WO2011033663A1 - 赤外線撮像素子 - Google Patents

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channel mos
row
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row selection
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雅子 小形
英之 舟木
和拓 鈴木
浩大 本多
啓太 佐々木
梨紗子 上野
浩一 石井
郁夫 藤原
均 八木
鎬楠 権
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株式会社 東芝
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/33—Transforming infrared radiation

Definitions

  • the present invention is an infrared imaging device.
  • Infrared imaging devices that mainly support infrared rays in the 8 to 12 ⁇ m band are particularly sensitive to infrared rays emitted from objects near room temperature. It has been.
  • MEMS Micro-Electro-Mechanical System
  • an uncooled (thermal) infrared sensor that senses infrared rays without cooling an element is becoming mainstream.
  • the forward drive current If of the diode is preferably about 1 ⁇ A to 100 ⁇ A.
  • the operating point V f at this time is about 9 V at room temperature. If a thermoelectric conversion efficiency of 10 mV / K is required for this operating point, a structure in which about 10 diodes are connected in series is required. That is, in order to drive the diode in a low noise state, it is necessary to supply a voltage of about 10 V between the anode and cathode of the diode, and it is necessary to generate a 10 V pulse signal in the drive circuit.
  • pulse oscillation circuits such as Schmitt inverters used in general-purpose logic integrated circuits (ICs)
  • the power supply voltage has been improved since the 1990s due to improvements in the CMOS process aimed at reducing size, cost and power consumption. Operation at 5 V or less is common.
  • the logic circuit and the analog sensor circuit are generally formed on the same semiconductor substrate from the viewpoint of cost reduction, and a pulse oscillation circuit that oscillates a 10 V rectangular wave pulse in a process for general-purpose logic ICs In order to realize this, a booster circuit is required.
  • Patent Documents 1 and 2 disclose that the drive voltage Buf_Vdd is supplied to the anode of the pixel diode selected by the row selection pulse.
  • the booster circuit generally has a configuration in which inverters are connected in multiple stages.
  • the voltage applied to the anode of the pixel diode is a rectangular wave that swings between Buf_Vdd and Vss.
  • the withstand voltage between the source and drain of the transistor constituting this booster circuit must be Buf_Vdd ⁇ Vss or higher. is there.
  • the transistor withstand voltage has been lowered to 5 V or less by improving the process for downsizing, cost reduction, and power consumption. It is becoming difficult to configure.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide an infrared imaging device that can be formed of a low breakdown voltage transistor.
  • a semiconductor substrate and a plurality of detection pixels that detect incident infrared rays are arranged in a matrix on the semiconductor substrate, and each detection pixel has at least one thermoelectric conversion element.
  • a plurality of row selection lines provided corresponding to each row of the detection pixels and corresponding to each row of the detection pixels.
  • Each of the first MOS transistors has a gate connected to a row selection line for selecting a detection pixel in a corresponding row, a source connected to a first power supply, and a drain connected to a corresponding row.
  • thermoelectric conversion elements of the detection pixels A plurality of first MOS transistors connected to one end of the thermoelectric conversion elements of the detection pixels, and provided in the imaging region corresponding to each column of the detection pixels, each of the detection pixels in the corresponding column A plurality of signal lines connected to the other end of the thermoelectric conversion element for reading out an electric signal from the detection pixel in the corresponding column as a signal potential, and a plurality of signal lines provided corresponding to each of the plurality of signal lines
  • Each constant current source includes a second MOS transistor, and each second transistor has a source connected to a second power source, a gate receiving a control signal, and a drain corresponding to a signal line. And a plurality of constant current sources connected to each other.
  • an infrared imaging device in which a drive circuit can be configured with a low breakdown voltage transistor.
  • FIG. 1 is a circuit diagram showing an infrared imaging device according to a first embodiment.
  • FIG. 3A to FIG. 3E are waveform diagrams showing simulation results of the circuit shown in FIG.
  • FIG. 5A to FIG. 5D are waveform diagrams showing simulation results of the row selection circuit of the first specific example.
  • FIGS. 7A to 7E are waveform diagrams showing simulation results of the row selection circuit of the second specific example.
  • the infrared imaging device 1 of this embodiment includes an imaging region 10 including eight infrared detection pixels (hereinafter also referred to as pixels) 11 11 to 11 42 arranged in a matrix of 4 rows and 2 columns on a semiconductor substrate.
  • the imaging region 10 is usually provided with more infrared detection pixels, but here it is assumed to be 8 pixels for the sake of simplicity.
  • a pixel diode 12 pn junction diode
  • thermoelectric conversion element hereinafter also referred to as a pixel diode
  • Row selection circuit 40 the row select line 42 1 provided corresponding to each row, 42 2, 42 3, 42 selects one of the row selection line from among 4. That is, the row selection circuit 40 gives a pulse signal for controlling selection or non-selection to the row selection line.
  • the read circuit 50 selects one vertical signal line from the vertical signal lines 52 1 and 52 2 provided corresponding to each column, and reads a signal from the selected vertical signal line.
  • Each of the load transistors 54 1 and 54 2 operates in a saturation region by adjusting its gate voltage, and supplies a constant current to the pixels in the selected row. That is, the load transistors 54 1 and 54 2 define a forward current when the pixel diode 21 is driven, and serve as constant current sources.
  • each pixel diode 12 has a pixel selection function.
  • the voltage of the row selection rectangular wave Vclk at this time may be such that the “H” level is Buf_Vdd and the “L” level is Buf_Vdd ⁇ Vth or less, or Buf_Vdd ⁇
  • the load transistor 54 j (j 1,2) in a defined bias current I f flows, and the temperature T of the pn junction of the pixel diodes 12,
  • the forward bias current If determines the voltage V f at the operating point of the pixel diode 12, and the pixel signal output voltage Vsig is generated on the vertical signal line 52 j connected to the cathode of the pixel diode 12.
  • the bias current If of the pixel diode 12 decreases, the voltage V f at the operating point also decreases.
  • a circuit diagram of this circuit is shown in FIG.
  • the bias voltage Buf_Vdd used in this simulation is 10V
  • the substrate voltage GL1_Vss is 0V
  • the control voltage GL1 is 1.3V
  • a rectangular wave Vclk1 is applied to the row selection line 42.
  • the “H” level is set to 10V and the “L” level is set to 8V.
  • the “L” level may be a potential at which the P-channel MOS transistor 44 reaches the saturation region, It is not limited to 8V.
  • FIG. 3A to 3E show simulation results.
  • FIG. 3A shows voltage waveforms at node A (source of P-channel MOS transistor 44) and node B (gate of P-channel MOS transistor 44) of the circuit shown in FIG. 2, and
  • FIG. 2 shows voltage waveforms at node A and node C (drain of P-channel MOS transistor 44) shown in FIG. 2,
  • FIG. 3C shows voltage waveforms at node C and node D (drain of load transistor 54) shown in FIG. 3D shows voltage waveforms at the node D and the node E (the gate of the load transistor 54) shown in FIG. 2, and
  • FIG. 3E shows the node E and the node F (the load transistor shown in FIG. 2).
  • the voltage waveform at 54 sources) is shown.
  • a maximum voltage of about 7 V and 5 V is applied between the anode and cathode of the pixel diode 12 when the P-channel MOS transistor 44 is ON and OFF, respectively.
  • the voltage applied to the P-channel MOS transistor 44 and the load transistor 54 is 5 V at the maximum.
  • the breakdown voltage required for the P-channel MOS transistor 44 and the load transistor 54 may be 5V.
  • the rectangular wave Vclk1 input to the gate of the P-channel MOS transistor 44 is supplied from a row selection circuit 40 formed on the same semiconductor substrate as the infrared sensor, even if it is directly supplied from an external pulse generator (not shown). It may be a pulse signal. The latter case will be described below.
  • FIG. 4 shows a first specific example of the row selection circuit 40 used in the infrared imaging device 1 of the first embodiment.
  • the row selection circuit 40 applies a row selection rectangular wave Vclk1 to the row selection line 42.
  • the rectangular wave Vclk supplied from a pulse oscillation circuit (not shown) is boosted and leveled to the specifications of the row selection rectangular wave Vclk1.
  • a pulse oscillation circuit a circuit formed on the same semiconductor substrate or a general-purpose logic IC connected to the outside is used.
  • Schmitt inverters are typical pulse generators for general-purpose logic ICs, but their power supply voltage is 5 V or less since the 1990s due to improvements in the CMOS process aimed at miniaturization, cost reduction, and low power consumption.
  • the withstand voltage of the constituent transistors is also optimized to 5 V or less.
  • a general-purpose logic IC and a circuit for boosting a rectangular wave having a low power supply voltage standard to an input pulse of the P-channel MOS transistor 44 in order to obtain compatibility with a process are provided.
  • the row selection circuit 40 of this specific example includes an N channel MOS transistor 40a that is opened and closed by a clock signal Vclk, a load diode 40b for reducing the load applied to the N channel MOS transistor 40a, and a load resistor 40c for level adjustment. , And these are connected in series.
  • the N-channel MOS transistor 40a the ground voltage Vss is applied to the source, the clock signal Vclk is applied to the gate, and the drain is connected to the cathode of the load diode 40b.
  • the anode of the load diode 40b is connected to the gate of the P-channel MOS transistor 44 functioning as a switch and to one end of the load resistor 40c.
  • a power supply voltage Vdd is applied to the other end of the load resistor 40c.
  • the load diode 40b may be other than a pn junction diode, for example, a Zener diode.
  • the N-channel MOS transistor 40a When the clock signal Vclk input to the gate of the N-channel MOS transistor 40a is at “H” level, the N-channel MOS transistor 40a operates in the saturation region, and the potential of the row selection line 53 is determined by the on-resistance of the N-channel MOS transistor 40a An intermediate potential determined by the ON resistance of the load diode 40b and the load resistance 40c is generated. At this time, the voltage applied to the source / drain of the N-channel MOS transistor 40a can be reduced by the load diode 40b and the load resistor 40c.
  • the N-channel MOS transistor 40a When the clock signal Vclk is at the “L” level, the N-channel MOS transistor 40a enters the operation of the tripolar region, thereby reducing the current and increasing the source-drain resistance of the N-channel MOS transistor 40a.
  • the load diode 40b is loaded with a voltage Vf corresponding to the current value at this time.
  • the resistance value R1 of the load resistor 40c is set to be lower at the order level than the on-resistance of the N-channel MOS transistor 40a and the on-resistance of the load diode 40b. Then, the potential of the row selection line 42 rises to the power supply voltage Vdd.
  • the source-drain voltage of the N-channel MOS transistor 40a is set to the forward voltage V of the load diode 40b. It can be reduced by f .
  • the rectangular wave Vclk1 output from the row selection line 42 is an arbitrary voltage equal to or less than Buf ⁇ Vdd if the “H” level is adjusted by the Buf_Vdd and the “L” level is adjusted by the load resistor 40c.
  • the row selection circuit 40 functions as a level shift circuit that generates a rectangular wave that satisfies the specifications of the row selection rectangular wave.
  • FIG. 5A shows voltage waveforms at the node G (the other end of the load resistor 40c) and the node H (the one end of the load resistor 40c (the anode of the load diode 40b)) of the row selection circuit 40 shown in FIG. 5 (b) shows voltage waveforms at node H and node I (cathode of load diode 40b) shown in FIG. 4, and FIG.
  • FIG. 5 (c) shows node J (gate of N channel MOS transistor 40a) shown in FIG.
  • FIG. 5D shows the voltage waveform at node I and node K shown in FIG. 4.
  • FIG. 5D shows the voltage waveform at node K (source of N-channel MOS transistor 54).
  • the row selection circuit (level shift circuit) 40 shown in FIG. 4 can supply a row selection pulse signal having a breakdown voltage or higher to the P channel MOS transistor 44 using a low breakdown voltage transistor. Since the operating voltage Vf greatly fluctuates due to a small change in current due to the non-linearity of the IV characteristic of the load diode 40b, it is advantageous that it can be configured with a smaller area than when a resistor is used.
  • FIG. 6 shows a second specific example of the row selection circuit 40 used in the infrared imaging device 1 of the first embodiment.
  • the row selection circuit 40 of this specific example gives a row selection rectangular wave Vclk1 to the row selection line 42.
  • the row selection circuit 40 in this specific example includes a diode-connected P-channel MOS transistor 401, a P-channel MOS transistor 402 and an N-channel MOS transistor 403 that form an inverter and receives a clock signal Vclk, and a diode-connected N-channel MOS transistor A transistor 404 and a P-channel MOS transistor 405 and an N-channel MOS transistor 406 that constitute an inverter for waveform shaping are provided.
  • P channel MOS transistor 401 power supply voltage Vdd is applied to its source, and its drain is connected to the source of P channel MOS transistor 402.
  • Pulse signal Vclk is applied to the gates of P channel MOS transistor 402 and N channel MOS transistor 403 constituting the inverter.
  • the source of N channel MOS transistor 403 is connected to the drain of N channel MOS transistor 404, and the source of N channel MOS transistor 404 is connected to ground power supply Vss.
  • the output of the inverter composed of P channel MOS transistor 402 and N channel MOS transistor 403 is connected to the gates of P channel MOS transistor 405 and N channel MOS transistor 406 constituting the inverter.
  • Output Vclk1 of the inverter formed of P channel MOS transistor 405 and N channel MOS transistor 406 is sent to row selection line 42 connected to the gate of P channel MOS transistor 44 shown in FIG.
  • a power supply voltage Vdd is applied to the source of the P-channel MOS transistor.
  • a DC voltage Shift_Vss that determines the “L” level of the pulse signal Vclk 1 is applied to the source of the N-channel MOS transistor 406.
  • the diode-connected P-channel MOS transistor 401 and N-channel MOS transistor 404 are always reverse biased, and the reverse bias voltage is controlled by the gate voltages of the MOS transistors 403 and 402. As the gate voltage changes, the reverse saturation current flowing in the circuit changes, and the voltage applied to each transistor shifts.
  • FIG. 7A to 7E show simulation results when the clock signal Vclk is a rectangular wave of 0-5V in the row selection circuit of the second specific example. In this simulation, the potential shift-Vss is set to 5V.
  • FIG. 7A shows voltage waveforms at node G (sources of P-channel MOS transistors 401 and 405) and node L (drains of P-channel MOS transistor 401) of the row selection circuit 40 shown in FIG.
  • FIG. 7B shows voltage waveforms at node L and node M (gate of P channel MOS transistor 402) shown in FIG. 6, and
  • FIG. 7C shows node L and node N shown in FIG. 6 (P channel MOS transistor 402).
  • FIG. 7 (d) shows the voltage waveform at node M and node O (the source of N-channel MOS transistor 403) shown in FIG. 6, and
  • FIG. 7 (e) shows the voltage waveform at FIG.
  • the voltage waveform at the node P (the drain of the P-channel MOS transistor 405) shown is shown.
  • the drive pulse Vclk1 output from the row selection circuit 40 is a rectangular wave of 5V-10V, and the maximum value of the voltage applied to each transistor constituting the row selection circuit 40 is about 5V. Therefore, the row selection circuit can be configured with low breakdown voltage transistors.
  • an infrared imaging device according to a second embodiment of the present invention is shown in FIG.
  • the switches 44 1 to 44 4 composed of P-channel MOS transistors are replaced with N-channel MOS transistors 44A 1 to 44A 4.
  • the load transistors 54 1 and 54 2 made of N-channel MOS transistors are replaced with P-channel MOS transistors 54A 1 and 54A 2 . That is, it has the following configuration.
  • the read circuit 50 selects one vertical signal line from the vertical signal lines 52 1 and 52 2 provided corresponding to each column, and reads a signal from the selected vertical signal line.
  • Each of the load transistors 54A 1 and 54A 2 operates in a saturation region by adjusting its gate voltage, and supplies a constant current to the pixels in the selected row. That is, the load transistors 54A 1 and 54A 2 define a forward current when the pixel diode 21 is driven, and serve as constant current sources.
  • the gate control voltage GL1_P from the control line 56 is applied to the gate of the load transistor 54A 1, 54A 2, load transistors 54A 1, 54A 2 are turned on, Assume that the potentials of the signal lines 52 1 and 52 2 are equal to the bias voltage Buffer_Vdd (for example, 10 V).
  • Buffer_Vdd for example, 10 V
  • the switch 44A 1 is turned on. and the potential of the node 46A 1 becomes equal to the substrate voltage GL1_Vss (e.g., 0V).
  • a voltage of 10 V is applied between the anode and the cathode of the pixel diode 12 whose cathode is connected to the selected row, and a pixel selection state is established.
  • the switch 44A 1 is turned off, and increase the potential of the node 46A 1 is, it falls a voltage applied between the anode and the cathode of the pixel diodes 12, The pixel is not selected.
  • this embodiment can also be composed of a low breakdown voltage transistor.
  • the infrared imaging device of the present embodiment has the polarity of the transistor configured in the infrared imaging device of the first embodiment reversed. Then, by setting the signal line to the readout circuit 50 on the anode side of the pixel diode 12, the drive voltage can be supplied without using the row selection circuit having the configuration shown in FIG. 4 or 6 described in the first embodiment. it can.
  • a low breakdown voltage transistor can be used. For this reason, it is possible to reduce the thickness of the interlayer insulating film.
  • the drive voltage can be increased, the value of the current that can be passed through the infrared detection pixel also increases, which is effective in reducing sensor noise.

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Abstract

［課題］低耐圧のトランジスタで構成することができる赤外線撮像素子を提供することを可能にする。 ［解決手段］半導体基板上に、入射赤外線を検出する複数の検出画素がマトリクス状に配列され、各検出画素が少なくとも１個の熱電変換素子を有している撮像領域と、検出画素の各行に対応して設けられ、前記対応する行の検出画素を選択する複数の行選択線と、検出画素の各行に対応して設けられた複数の第１のＭＯＳトランジスタであって、各第１のＭＯＳトランジスタはゲートが対応する行の検出画素を選択する行選択線に接続され、ソースが第１の電源に接続され、ドレインが対応する行の検出画素の熱電変換素子の一端に接続された複数の第１のＭＯＳトランジスタと、撮像領域内に、検出画素の各列に対応して設けられ、それぞれが対応する列の検出画素の前記熱電変換素子の他端に接続されて対応する列の検出画素からの電気信号を信号電位として読み出すための複数の信号線と、複数の信号線のそれぞれに対応して設けられた複数の定電流源であって、各定電流源は第２のＭＯＳトランジスタを含み、各第２のトランジスタはソースが第２の電源に接続され、ゲートに制御信号を受け、ドレインが対応する信号線に接続される、複数の定電流源と、を備えている。　

Description

赤外線撮像素子
　本発明は、赤外線撮像素子。
　主に８μｍ～１２μｍ帯の赤外線に対応する赤外線撮像素子（以下、赤外線センサとも云う）は、特に室温近傍の物体から放射される赤外線に感度が高いことから、セキュリティカメラ、車載前方監視カメラに用いられている。近年、ＭＥＭＳ（Micro-Electro-Mechanical System）プロセスの発展に伴って、素子を冷却することなく赤外線を感知する非冷却型（熱型）の赤外線センサが主流となりつつある。
　赤外線センサの感熱画素であるｐｎ接合ダイオードのショットノイズを低減させるためには、ダイオードの順方向駆動電流Ｉｆが１μＡ～１００μＡ程度であることが望ましい。この時の動作点Ｖｆは、室温でおよそ９Ｖ程度である。いま、この動作点に対して感熱ダイオードの熱電変換効率１０ｍＶ／Ｋが必要である場合、ダイオードを１０個程度直列に接続する構造が必要となる。すなわち、ダイオードを低ノイズの状態で駆動するには、ダイオードのアノードとカソード間に１０Ｖ程度の電圧を供給する必要があり、駆動回路において１０Ｖのパルス信号を生成する必要がある。
　汎用ロジック集積回路（ＩＣ）に用いられるシュミットインバータ等のパルス発振回路においては、その電源電圧は、小型化、低コスト化、低消費電力化を目的としたＣＭＯＳプロセスの改良により、１９９０年代以降は５Ｖ以下での動作が一般的となっている。上記プロセスで、ロジック回路とアナログセンサ回路を同一の半導体基板上に形成するのがコスト削減の観点からも一般的であり、汎用ロジックＩＣ用のプロセスにおいて１０Ｖの矩形波パルスを発振するパルス発振回路を実現するには、昇圧回路が必要となる。
　特許文献１および特許文献２には、行選択パルスにより選択された画素ダイオードのアノードに駆動電圧Ｂｕｆ＿Ｖｄｄを供給することが開示している。しかし、昇圧回路としては、インバータを多段に接続した構成が一般的であった。画素ダイオードのアノードに印加される電圧はＢｕｆ＿ＶｄｄとＶｓｓとの間でスイングする矩形波となり、結果としてこの昇圧回路を構成するトランジスタのソースとドレイン間の耐圧はＢｕｆ＿Ｖｄｄ－Ｖｓｓ以上であることが必要である。
特開２００９－７４８９８号公報 特開２００９－３００４７５号公報
　しかしながら、ＣＭＯＳ汎用ロジックプロセスでは小型化、低コスト化、低消費電力化を目的としたプロセスの改良によりトランジスタの耐圧も５Ｖ以下の低耐圧化が進んでいるため、インバータ多段方式で大きな駆動電圧を構成することは困難になりつつある。
　本発明は、上記事情を考慮してなされたものであって、低耐圧のトランジスタで構成することができる赤外線撮像素子を提供することを目的とする。
　本発明の一態様による赤外線撮像素子は、半導体基板と、前記半導体基板上に、入射赤外線を検出する複数の検出画素がマトリクス状に配列され、各検出画素が少なくとも１個の熱電変換素子を有している撮像領域と、前記検出画素の各行に対応して設けられ、前記対応する行の検出画素を選択する、複数の行選択線と、前記検出画素の各行に対応して設けられた複数の第１のＭＯＳトランジスタであって、各第１のＭＯＳトランジスタはゲートが対応する行の検出画素を選択する行選択線に接続され、ソースが第１の電源に接続され、ドレインが対応する行の検出画素の熱電変換素子の一端に接続された複数の第１のＭＯＳトランジスタと、前記撮像領域内に、前記検出画素の各列に対応して設けられ、それぞれが対応する列の検出画素の前記熱電変換素子の他端に接続されて前記対応する列の検出画素からの電気信号を信号電位として読み出すための複数の信号線と、前記複数の信号線のそれぞれに対応して設けられた複数の定電流源であって、各定電流源は第２のＭＯＳトランジスタを含み、各第２のトランジスタはソースが第２の電源に接続され、ゲートに制御信号を受け、ドレインが対応する信号線に接続される、複数の定電流源と、を備えていることを特徴とする。
　本発明によれば、駆動回路を低耐圧のトランジスタで構成することができる赤外線撮像素子を提供することができる。
第１実施形態による赤外線撮像素子を示す回路図。 第１実施形態の赤外線撮像素子のシミュレーションの対象となる回路部分を示す回路図。 図３（ａ）乃至図３（ｅ）は図２に示す回路のシミュレーション結果を示す波形図。 第１実施形態の赤外線撮像素子に用いられる行選択回路の第１具体例を示す回路図。 図５（ａ）乃至図５（ｄ）は、第１具体例の行選択回路のシミュレーション結果を示す波形図。 第１実施形態の赤外線撮像素子に用いられる行選択回路の第２具体例を示す回路図。 図７（ａ）乃至図７（ｅ）は、第２具体例の行選択回路のシミュレーション結果を示す波形図。 第２実施形態による赤外線撮像素子を示す回路図。
　以下、図面を参照して本発明の実施形態を説明する。
（第１実施形態）
　本発明の第１実施形態による赤外線撮像素子を図１に示す。この実施形態の赤外線撮像素子１は、半導体基板上に４行２列のマトリクス状に配列された８個の赤外線検出画素（以下、画素とも云う）１１１１～１１４２を含む撮像領域１０と、直流電圧供給線３０と、行選択回路４０と、各行に設けられたＰチャネルＭＯＳトランジスタからなるスイッチ４４１～４４４と、列選択回路を含む読み出し回路５０と、各列に設けられたＮチャネルＭＯＳトランジスタからなる負荷トランジスタ５４１～５４２と、を備えている。
　撮像領域１０は、通常、より多くの赤外線検出画素を備えているが、ここでは、説明を簡単にするために８画素とする。各赤外線検出画素１１ｉｊ（ｉ＝１，・・・，４、ｊ＝１，２）は、熱電変換素子としてのｐｎ接合ダイオード（以下、画素ダイオードとも云う）１２を含む。図面上では、各画素には画素ダイオード１２が１個しか表示されていないが、各画素は、直列に接続された複数個の熱電変換素子（ダイオード）を含むことが好ましい。
　行選択回路４０は、各行に対応して設けられた行選択線４２１、４２２、４２３、４２４のなかからひとつの行選択線を選択する。すなわち、行選択回路４０は、行選択線に選択または非選択を制御するパルス信号を与える。各行選択線４２ｉ（ｉ＝１，・・・，４）に、スイッチ４４ｉのゲートが接続されている。スイッチ４４ｉ（ｉ＝１，・・・，４）のソースが直流電圧供給線３０に接続され、ドレインが電位供給線４６ｉに接続されている。すなわち、直流電圧供給線３０は、選択された行、例えば第ｉ行の電位供給線４６ｉに、スイッチ４４ｉを介して直流電圧（バイアス電圧）Ｂｕｆｆｅｒ＿Ｖｄｄを供給する。各電位供給線４６ｉ（ｉ＝１，・・・，４）に第ｉ行の画素１１ｉ１、１１ｉ２を構成する画素ダイオード１２のアノードが接続されている。
　読み出し回路５０は、各列に対応して設けられた垂直信号線５２１、５２２から一つの垂直信号線を選択し、この選択された垂直信号線からの信号を読み出す。各垂直信号線５２ｊ（ｊ＝１，２）には、画素１１ｉｊ（ｉ＝１，・・・，４）に含まれる画素ダイオード１２のカソードが接続されている。また、各垂直信号線５２ｊ（ｊ＝１，２）には、負荷トランジスタ５４ｊのドレインが接続されている。この負荷トランジスタ５４ｊ（ｊ＝１，２）のソースには基板電圧ＧＬ１＿Ｖｓｓが印加され、ゲートには制御線５６からのゲート制御電圧ＧＬ１が印加される。負荷トランジスタ５４１、５４２はそれぞれ、そのゲート電圧を調整することにより飽和領域で動作し、選択されている行の画素に定電流を供給する。すなわち、負荷トランジスタ５４１、５４２は、画素ダイオード２１の駆動時の順方向電流を定義し、定電流源となる。
　行選択回路１１がバイアス電圧Ｂｕｆｆｅｒ＿Ｖｄｄを選択された行のダイオード１２に印加すると、選択された行の画素ダイオード１２に直列電圧Ｂｕｆｆｅｒ＿Ｖｄｄ－ＧＬ１＿Ｖｓｓが印加されることになる。非選択の行のダイオード１２は、すべて逆バイアスされているので、行選択線４２１～４２４は垂直信号線５２１、５２２から分離されている。即ち、各画素ダイオード１２は、画素選択機能を担っているといってもよい。
　ＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）は、画素ダイオード１２にバイアス電圧Ｂｕｆ＿Ｖｄｄを与えるためのスイッチとして働き、スイッチの開閉は行選択線４２ｉを介してＰチャネルＭＯＳトランジスタ４４ｉのゲートに与えられる行選択矩形波Ｖｃｌｋにより決定される。この時の行選択矩形波Ｖｃｌｋの電圧は、「Ｈ」レベルがＢｕｆ＿Ｖｄｄであり、「Ｌ」レベルがＢｕｆ＿Ｖｄｄ－Ｖｔｈ以下、またはＢｕｆ＿Ｖｄｄ－｜Ｖｂｄ｜以上を満たせばよい。ここで、ＶｔｈはＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）の閾値電圧を示し、ＶｂｄはＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）のソース・ドレイン間の耐圧以上の電圧を示す。
　行選択矩形波Ｖｃｌｋが「Ｌ」レベルの時はＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）が飽和領域の動作となり、画素ダイオード１２のアノードに接続された電位供給線４６ｉが、直流電圧供給線３０と同電位となるため、画素ダイオード１２の両端にはＢｕｆ＿Ｖｄｄ－ＧＬ１＿Ｖｓｓに相当する電圧が与えられる。この時、画素ダイオード１２のｐｎ接合が順バイアスになると同時に、負荷トランジスタ５４ｊ（ｊ＝１，２）で定義されたバイアス電流Ｉｆが流れ、画素ダイオード１２のｐｎ接合部の温度Ｔと、順バイアス電流Ｉｆとにより、画素ダイオード１２の動作点の電圧Ｖｆが決まり、画素ダイオード１２のカソードに接続された垂直信号線５２ｊに画素信号出力電圧Ｖｓｉｇが発生する。これにより画素ダイオード１２に電圧負荷がかかるため、ＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）、負荷トランジスタ５４ｊ（ｊ＝１，２）のソース・ドレイン間の電圧の負荷を抑えることができる。
　行選択矩形波Ｖｃｌｋが「Ｈ」レベルの時は、ＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）が三極間領域で動作することにより、回路全体に流れる電流がゼロに近いレベルにまで減少する。この時、画素ダイオード１２のバイアス電流Ｉｆが減少するため、動作点の電圧Ｖｆも低減する。しかし、ＰチャネルＭＯＳトランジスタ（ｉ＝１，・・・，４）および負荷トランジスタ５４ｊ（ｊ＝１，２）のソース・ドレイン間のＯＦＦ抵抗値が画素ダイオード１２のＯＦＦ時のインピーダンスとオーダーレベルで同等であれば、画素ダイオード１２に一定の電圧が負荷され、ＰチャネルＭＯＳトランジスタ（ｉ＝１，・・・，４）にかかるソース・ドレイン間電圧は低減される。
　以上説明したように、本実施形態によれば、トランジスタの耐圧以上のパルス駆動電圧を画素ダイオード１２に与えることが可能となり、ＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）および負荷トランジスタ５４ｊ（ｊ＝１，２）を低耐圧のトランジスタとすることができる。
　次に、ＰチャネルＭＯＳトランジスタ４４ｉ（ｉ＝１，・・・，４）および負荷トランジスタ５４ｊ（ｊ＝１，２）を低耐圧のトランジスタとすることが可能であることを確かめるために、本実施形態の赤外線撮像素子１における、ＰチャネルＭＯＳトランジスタ４４、画素ダイオード１２、および負荷トランジスタ５６からなる回路についてシミュレーションを行った。この回路の回路図を図２に示す。このシミュレーションに用いたバイアス電圧Ｂｕｆ＿Ｖｄｄが１０Ｖ、基板電圧ＧＬ１＿Ｖｓｓが０Ｖ、制御電圧ＧＬ１が１．３Ｖで、行選択線４２に矩形波Ｖｃｌｋ１を与えている。なお、この矩形波Ｖｃｌｋ１は、「Ｈ」レベルが１０Ｖ、「Ｌ」レベルを８Ｖに設定しているが、「Ｌ」レベルはＰチャネルＭＯＳトランジスタ４４が飽和領域に達する電位であればよいため、８Ｖに限定されものではない。
　図３（ａ）乃至図３（ｅ）にシミュレーション結果を示す。図３（ａ）は、図２に示す回路のノードＡ（ＰチャネルＭＯＳトランジスタ４４のソース）およびノードＢ（ＰチャネルＭＯＳトランジスタ４４のゲート）における電圧波形を示し、図３（ｂ）は、図２に示すノードＡおよびノードＣ（ＰチャネルＭＯＳトランジスタ４４のドレイン）における電圧波形を示し、図３（ｃ）は、図２に示すノードＣおよびノードＤ（負荷トランジスタ５４のドレイン）における電圧波形を示し、図３（ｄ）は、図２に示すノードＤおよびノードＥ（負荷トランジスタ５４のゲート）における電圧波形を示し、図３（ｅ）は、図２に示すノードＥおよびノードＦ（負荷トランジスタ５４のソース）における電圧波形を示す。
　図３（ｃ）に示すように、画素ダイオード１２のアノード－カソード間にはＰチャネルＭＯＳトランジスタ４４のＯＮ時、ＯＦＦ時でそれぞれ最大約７Ｖ、５Ｖの電圧が付加されている。この時、図３（ａ）、３（ｂ）、３（ｄ）、３（ｅ）からわかるように、ＰチャネルＭＯＳトランジスタ４４および負荷トランジスタ５４に付加される電圧は最大で５Ｖであるため、ＰチャネルＭＯＳトランジスタ４４および負荷トランジスタ５４に必要な耐圧は５Ｖでよい。
　ＰチャネルＭＯＳトランジスタ４４のゲートに入力される矩形波Ｖｃｌｋ１は、図示しない外部パルス発生器より直接与えられたものでも、上記赤外線センサと同じ半導体基板上に形成される行選択回路４０から供給されるパルス信号でもよい。後者の場合について、以下に説明する。
　（行選択回路の第１具体例）
　次に、第１実施形態の赤外線撮像素子１に用いられる行選択回路４０の第１具体例を図４に示す。この具体例の行選択回路４０は行選択線４２に行選択矩形波Ｖｃｌｋ１を与えるものであり、図示しないパルス発振回路から供給される矩形波Ｖｃｌｋを、行選択矩形波Ｖｃｌｋ１の仕様に昇圧、レベルシフトするものである。上記パルス発振回路は、同一の半導体基板上に形成される回路、もしくは外部に接続される汎用ロジックＩＣが用いられる。汎用ロジックＩＣのパルス発振回路はシュミットインバータが代表的であるが、その電源電圧は、小型化、低コスト化、低消費電力化を目的としたＣＭＯＳプロセスの改良により、１９９０年代以降は５Ｖ以下での動作が一般的となっており、構成するトランジスタの耐圧も５Ｖ以下に最適化されている。
　本具体例においては、汎用ロジックＩＣ、及びプロセスとの互換性を得るために、低電源電圧の規格を持った矩形波を、ＰチャネルＭＯＳトランジスタ４４の入力パルスに昇圧するための回路である。
　この具体例の行選択回路４０は、クロック信号Ｖｃｌｋにより開閉するＮチャネルＭＯＳトランジスタ４０ａと、このＮチャネルＭＯＳトランジスタ４０ａにかかる負荷を低減するための負荷ダイオード４０ｂと、レベル調整用の負荷抵抗４０ｃと、を有し、これらが直列に接続された構成となっている。ＮチャネルＭＯＳトランジスタ４０ａはソースに接地電圧Ｖｓｓが印加され、ゲートにクロック信号Ｖｃｌｋが印加され、ドレインが負荷ダイオード４０ｂのカソードに接続されている。負荷ダイオード４０ｂのアノードは、スイッチとして機能するＰチャネルＭＯＳトランジスタ４４のゲートに接続されるとともに、負荷抵抗４０ｃの一端に接続される。この負荷抵抗４０ｃの他端には電源電圧Ｖｄｄが印加される。なお、負荷ダイオード４０ｂはｐｎ接合ダイオード以外のものでもよく、例えばツェナーダイオードを用いてもよい。
　ＮチャネルＭＯＳトランジスタ４０ａのゲートに入力するクロック信号Ｖｃｌｋが「Ｈ」レベルの時、ＮチャネルＭＯＳトランジスタ４０ａが飽和領域の動作となり、行選択線５３の電位は、ＮチャネルＭＯＳトランジスタ４０ａのオン抵抗、負荷ダイオード４０ｂのオン抵抗、および負荷抵抗４０ｃによって決定される中間電位が生成される。この時、負荷ダイオード４０ｂと、負荷抵抗４０ｃとにより、ＮチャネルＭＯＳトランジスタ４０ａのソース・ドレインに付加する電圧を低減することができる。
　クロック信号Ｖｃｌｋが「Ｌ」レベルの時、ＮチャネルＭＯＳトランジスタ４０ａが三極間領域の動作に入ることによって電流が絞られ、ＮチャネルＭＯＳトランジスタ４０ａのソース・ドレイン間抵抗が高くなる。負荷ダイオード４０ｂにはこの時の電流値に応じた電圧Ｖｆが負荷される。負荷抵抗４０ｃの抵抗値Ｒ１は、ＮチャネルＭＯＳトランジスタ４０ａのオン抵抗および負荷ダイオード４０ｂのオン抵抗よりもオーダーレベルで低くなるように設定しておく。すると、行選択線４２の電位は電源電圧Ｖｄｄまで上昇する。この時、負荷ダイオード４０ｂには電圧Ｖｆが付加されているので、負荷ダイオード４０ｂとして適切なダイオードを選択すれば、ＮチャネルＭＯＳトランジスタ４０ａのソース・ドレイン間電圧を負荷ダイオード４０ｂの順方向電圧Ｖｆにより低減することができる。
　Ｖｄｄ＝Ｂｕｆ＿Ｖｄｄ、Ｖｓｓ＝ＧＬ１＿Ｖｓｓとすると、行選択線４２より出力される矩形波Ｖｃｌｋ１は、「Ｈ」レベルがＢｕｆ＿Ｖｄｄ、「Ｌ」レベが負荷抵抗４０ｃにより調整すればＢｕｆ－Ｖｄｄ以下の任意の電圧に設定することができる。すなわち、行選択回路４０は、行選択矩形波の仕様を満たす矩形波を生成するレベルシフト回路として機能する。
　本具体例の行選択回路４０において、負荷抵抗４０ｃの抵抗値Ｒ１を１００ｋΩ、Ｖｃｌｋの「Ｈ」レベルを５Ｖ、「Ｌ」レベルを０Ｖとした時のシミュレーション結果を図５（ａ）乃至図５（ｄ）に示す。図５（ａ）は、図４に示す行選択回路４０のノードＧ（負荷抵抗４０ｃの他端）およびノードＨ（負荷抵抗４０ｃの一端（負荷ダイオード４０ｂのアノード））における電圧波形を示し、図５（ｂ）は、図４に示すノードＨおよびノードＩ（負荷ダイオード４０ｂのカソード）における電圧波形を示し、図５（ｃ）は、図４に示すノードＪ（ＮチャネルＭＯＳトランジスタ４０ａのゲート）およびノードＫ（ＮチャネルＭＯＳトランジスタ５４のソース）における電圧波形を示し、図５（ｄ）は、図４に示すノードＩおよびノードＫにおける電圧波形を示す。図５（ｃ）、５（ｄ）からわかるように、ＮチャネルＭＯＳトランジスタ４０ａに負荷されるソース・ドレイン間電圧及びソース・ゲート間電圧が最大で５Ｖ程度であることがわかる。したがって、図４に示す行選択回路（レベルシフト回路）４０は低耐圧のトランジスタを用いて耐圧以上の行選択パルス信号を、ＰチャネルＭＯＳトランジスタ４４に与えることができる。負荷ダイオード４０ｂのＩＶ特性の非線形性により、微小な電流変化で動作電圧Ｖｆが大きく変動するため、抵抗を用いた場合よりも低面積で構成できることがメリットである。
　（行選択回路の第２具体例）
　次に、第１実施形態の赤外線撮像素子１に用いられる行選択回路４０の第２具体例を図６に示す。この具体例の行選択回路４０は行選択線４２に行選択矩形波Ｖｃｌｋ１を与えるものである。
　この具体例の行選択回路４０は、ダイオード接続されたＰチャネルＭＯＳトランジスタ４０１と、インバータを構成しクロック信号Ｖｃｌｋを受けるＰチャネルＭＯＳトランジスタ４０２およびＮチャネルＭＯＳトランジスタ４０３と、ダイオード接続されたＮチャネルＭＯＳトランジスタ４０４と、波形整形用のインバータを構成するＰチャネルＭＯＳトランジスタ４０５およびＮチャネルＭＯＳトランジスタ４０６と、備えている。ＰチャネルＭＯＳトランジスタ４０１は、ソースに電源電圧Ｖｄｄが印加され、ドレインがＰチャネルＭＯＳトランジスタ４０２のソースに接続される。インバータを構成するＰチャネルＭＯＳトランジスタ４０２およびＮチャネルＭＯＳトランジスタ４０３のゲートにパルス信号Ｖｃｌｋが印加される。ＮチャネルＭＯＳトランジスタ４０３のソースはＮチャネルＭＯＳトランジスタ４０４のドレインに接続され、ＮチャネルＭＯＳトランジスタ４０４のソースは接地電源Ｖｓｓに接続される。ＰチャネルＭＯＳトランジスタ４０２およびＮチャネルＭＯＳトランジスタ４０３からなるインバータの出力は、インバータを構成するＰチャネルＭＯＳトランジスタ４０５およびＮチャネルＭＯＳトランジスタ４０６のゲートに接続される。そして、ＰチャネルＭＯＳトランジスタ４０５およびＮチャネルＭＯＳトランジスタ４０６からなるインバータの出力Ｖｃｌｋ１は、図２に示すＰチャネルＭＯＳトランジスタ４４のゲートに接続する行選択線４２に送られる。ＰチャネルＭＯＳトランジスタのソースは電源電圧Ｖｄｄが印加される。ＮチャネルＭＯＳトランジスタ４０６のソースには、パルス信号Ｖｃｌｋ１の「Ｌ」レベルを決定する直流電圧Ｓｈｉｆｔ＿Ｖｓｓを与える。ダイオード接続されたＰチャネルＭＯＳトランジスタ４０１およびＮチャネルＭＯＳトランジスタ４０４は常に逆バイアスになっており、逆バイアス電圧は、ＭＯＳトランジスタ４０３、４０２のゲート電圧により制御される。ゲート電圧の変化により、回路に流れる逆方向飽和電流が変化し、それぞれのトランジスタに付加される電圧がシフトする。
　この第２具体例の行選択回路において、クロック信号Ｖｃｌｋが０－５Ｖの矩形波である場合のシミュレーション結果を図７（ａ）乃至図７（ｅ）に示す。なお、このシミュレーションにおいては、電位ｓｈｉｆｔ－Ｖｓｓは５Ｖに設定している。図７（ａ）は、図６に示す行選択回路４０のノードＧ（ＰチャネルＭＯＳトランジスタ４０１、４０５のソース）およびノードＬ（ＰチャネルＭＯＳトランジスタ４０１のドレイン）における電圧波形を示し、図７（ｂ）は、図６に示すノードＬおよびノードＭ（ＰチャネルＭＯＳトランジスタ４０２のゲート）における電圧波形を示し、図７（ｃ）は、図６に示すノードＬおよびノードＮ（ＰチャネルＭＯＳトランジスタ４０２のドレイン）における電圧波形を示し、図７（ｄ）は、図６に示すノードＭおよびノードＯ（ＮチャネルＭＯＳトランジスタ４０３のソース）における電圧波形を示し、図７（ｅ）は、図６に示すノードＰ（ＰチャネルＭＯＳトランジスタ４０５のドレイン）における電圧波形を示す。
　図７（ｅ）からわかるように、行選択回路４０から出力される駆動パルスＶｃｌｋ１は５Ｖ－１０Ｖの矩形波となり、行選択回路４０を構成する各トランジスタに付加される電圧の最大値は５Ｖ程度であるため、低耐圧のトランジスタで、行選択回路を構成することが可能となる。
（第２実施形態）
　次に、本発明の第２実施形態における赤外線撮像素子を図８に示す。この実施形態の赤外線撮像素子１Ａは、図１に示す第１実施形態の赤外線撮像素子１において、ＰチャネルＭＯＳトランジスタからなるスイッチ４４１～４４４をＮチャネルＭＯＳトランジスタ４４Ａ１～４４Ａ４に置き換えるととともに、ＮチャネルＭＯＳトランジスタからなる負荷トランジスタ５４１、５４２をＰチャネルＭＯＳトランジスタ５４Ａ１、５４Ａ２に置き換えた構成となっている。すなわち、以下の構成となる。
　スイッチ４４Ａｉ（ｉ＝１，・・・，４）のソースに基板電圧ＧＬ１＿Ｖｓｓが印加され、ドレインがノード４６Ａｉに接続されている。すなわち、スイッチ４４Ａ１～４４Ａ４は、選択された行、例えば第ｉ行のノード４６Ａｉに、基板電圧ＧＬ１＿Ｖｓｓを供給する。各ノード４６Ａｉ（ｉ＝１，・・・，４）に第ｉ行の画素１１ｉ１、１１ｉ２を構成する画素ダイオード１２のカソードが接続されている。
　読み出し回路５０は、各列に対応して設けられた垂直信号線５２１、５２２から一つの垂直信号線を選択し、この選択された垂直信号線からの信号を読み出す。各垂直信号線５２ｊ（ｊ＝１，２）には、画素１１ｉｊ（ｉ＝１，・・・，４）に含まれる画素ダイオード１２のアノードが接続されている。また、各垂直信号線５２ｊ（ｊ＝１，２）には、負荷トランジスタ５４Ａｊのソースが接続されている。この負荷トランジスタ５４Ａｊ（ｊ＝１，２）のドレインには直流電圧供給線３０を介してバイアス電圧Ｂｕｆｆｅｒ＿Ｖｄｄが印加され、ゲートには制御線５６Ａを介してゲート制御電圧ＧＬ１＿Ｐが印加される。負荷トランジスタ５４Ａ１、５４Ａ２はそれぞれ、そのゲート電圧を調整することにより飽和領域で動作し、選択されている行の画素に定電流を供給する。すなわち、負荷トランジスタ５４Ａ１、５４Ａ２は、画素ダイオード２１の駆動時の順方向電流を定義し、定電流源となる。
　このように構成された本実施形態の赤外線撮像素子１Ａにおいて、制御線５６からのゲート制御電圧ＧＬ１＿Ｐが負荷トランジスタ５４Ａ１、５４Ａ２のゲートに印加され、負荷トランジスタ５４Ａ１、５４Ａ２がオンし、信号線５２１、５２２の電位がバイアス電圧Ｂｕｆｆｅｒ＿Ｖｄｄ（例えば、１０Ｖ）に等しくなっているとする。このとき、行選択回路４０から、選択する行選択線（例えば、行選択線４２１）に、行選択信号として、５Ｖ（「Ｈ」レベル）の矩形波が送られると、スイッチ４４Ａ１がオンし、ノード４６Ａ１の電位が基板電圧ＧＬ１＿Ｖｓｓ（例えば、０Ｖ）に等しくなる。すると、選択された行にカソードが接続する画素ダイオード１２のアノードとカソード間には１０Ｖの電圧が印加され、画素選択状態となる。
　一方、選択信号の矩形波を０Ｖ（「Ｌ」レベル）とすると、スイッチ４４Ａ１はオフとなり、ノード４６Ａ１の電位が上昇し、画素ダイオード１２のアノードとカソード間に印加される電圧は下がり、画素非選択状態となる。
　この実施形態も第１実施形態と同様に、低耐圧のトランジスタで構成することができる。
　また、本実施形態の赤外線撮像素子は、第１実施形態の赤外線撮像素子において、構成されるトランジスタの極性を反転させている。そして読み出し回路５０への信号線を画素ダイオード１２のアノード側にすることにより、第１実施形態で説明した図４または図６に示す構成の行選択回路を用いずに駆動電圧を供給することができる。
　以上説明したように、本発明の各実施形態によれば、低耐圧のトランジスタで構成することができる。このため、層間絶縁膜の薄膜化が可能となる。また、駆動電圧を上げることができるため、赤外線検知画素に流すことのできる電流値も上昇し、センサのノイズ低減に効果がある。
１　赤外線撮像素子
１Ａ　赤外線撮像素子
１０　撮像領域
１１１１～１１４２　赤外線検出画素
１２　画素ダイオード
３０　直流電圧供給線
４０　行選択回路
４２１～４２４　行選択線
４４１～４４４　スイッチ（ＰチャネルＭＯＳトランジスタ）
４４Ａ１～４４Ａ４　スイッチ（ＮチャネルＭＯＳトランジスタ）
４６１～４６４　電位供給線
４６Ａ１～４６Ａ４　ノード
５０　読み出し回路
５２１、５２２　垂直信号線
５４１、５４２　負荷トランジスタ（ＮチャネルＭＯＳトランジスタ）
５４Ａ１、５４Ａ２　負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）
５６　制御線
５６Ａ　制御線　 

Claims (7)

  1. 　半導体基板と、
    　前記半導体基板上に、入射赤外線を検出する複数の検出画素がマトリクス状に配列され、各検出画素が少なくとも１個の熱電変換素子を有している撮像領域と、
    　前記検出画素の各行に対応して設けられ、前記対応する行の検出画素を選択する、複数の行選択線と、
    　前記検出画素の各行に対応して設けられた複数の第１のＭＯＳトランジスタであって、各第１のＭＯＳトランジスタはゲートが対応する行の検出画素を選択する行選択線に接続され、ソースが第１の電源に接続され、ドレインが対応する行の検出画素の熱電変換素子の一端に接続された複数の第１のＭＯＳトランジスタと、
    　前記撮像領域内に、前記検出画素の各列に対応して設けられ、それぞれが対応する列の検出画素の前記熱電変換素子の他端に接続されて前記対応する列の検出画素からの電気信号を信号電位として読み出すための複数の信号線と、
    　前記複数の信号線のそれぞれに対応して設けられた複数の定電流源であって、各定電流源は第２のＭＯＳトランジスタを含み、各第２のトランジスタはソースが第２の電源に接続され、ゲートに制御信号を受け、ドレインが対応する信号線に接続される、複数の定電流源と、
    　を備えていることを特徴とする赤外線撮像素子。
  2. 　前記第１のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１記載の赤外線撮像素子。
  3. 　前記熱電変換素子は直列に接続された第１のダイオードを有し、前記第１のダイオードはアノードが対応する前記第１のＭＯＳトランジスタの前記ドレインに接続され、カソードが対応する前記信号線に接続されることを特徴とする請求項２記載の赤外線撮像素子。
  4. 　前記行選択線に選択信号を送る行選択回路を更に備え、
    　前記行選択回路は、各行選択線に対応して設けられた直列回路を有し、各直列回路は、一端が駆動電源に接続され、他端が対応する行選択線に接続された抵抗体と、アノードが前記抵抗体の他端に接続された第２のダイオードと、ドレインが前記第２のダイオードのカソードに接続され、ゲートに選択用のパルス信号を受け、ソースが接地されるＮチャネルＭＯＳトランジスタと、を備えていることを特徴とする請求項３記載の赤外線撮像素子。
  5. 　前記行選択線に選択信号を送る行選択回路を更に備え、
    　前記行選択回路は、各行選択線に対応して設けられたレベルシフト回路を有し、前記レベルシフト回路は、
    　ソースが駆動電源に接続され、ゲートが前記ソースに接続された第１のＰチャネルＭＯＳトランジスタと、
    　ソースが前記第１のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートに選択用のパルス信号を受ける第２のＰチャネルＭＯＳトランジスタと、
    　ゲートが前記第２のＰチャネルＭＯＳトランジスタのゲートに接続され、ドレインが前記第２のＰチャネルＭＯＳトランジスタのドレインに接続された第１のＮチャネルＭＯＳトランジスタと、
    　ソースが接地され、ゲートが前記ソースに接続され、ドレインが前記第１のＮチャネルＭＯＳトランジスタのソースに接続された第２のＮチャネルＭＯＳトランジスタと、
    　ソースが前記駆動電源に接続され、ゲートが前記第２のＰチャネルＭＯＳトランジスタのドレインに接続された第３のＰチャネルＭＯＳトランジスタと、
    　ドレインが前記第３のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートが前記第３のＰチャネルＭＯＳトランジスタのゲートに接続され、ソースが接地される第３のＮチャネルＭＯＳトランジスタと、
    　を備えていることを特徴とする請求項３記載の赤外線撮像素子。
  6. 　前記第１のＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであることを特徴とする請求項１記載の赤外線撮像素子。
  7. 　前記熱電変換素子は直列に接続された第１のダイオードを有し、前記第１のダイオードはアノードが対応する前記信号線に接続され、カソードが対応する前記第１のＭＯＳトランジスタの前記ドレインに接続されることを特徴とする請求項６記載の赤外線撮像素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629396B2 (en) 2011-03-11 2014-01-14 Kabushiki Kaisha Toshiba Uncooled infrared imaging element and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999031471A1 (fr) * 1997-12-18 1999-06-24 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur de prise d'image infrarouge
JP2003250088A (ja) * 2001-11-29 2003-09-05 Toshiba Corp センサ装置
JP2004336099A (ja) * 2003-04-30 2004-11-25 Mitsubishi Electric Corp 熱型赤外線固体撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999031471A1 (fr) * 1997-12-18 1999-06-24 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur de prise d'image infrarouge
JP2003250088A (ja) * 2001-11-29 2003-09-05 Toshiba Corp センサ装置
JP2004336099A (ja) * 2003-04-30 2004-11-25 Mitsubishi Electric Corp 熱型赤外線固体撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629396B2 (en) 2011-03-11 2014-01-14 Kabushiki Kaisha Toshiba Uncooled infrared imaging element and manufacturing method thereof

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