WO2007136050A1 - 高周波スイッチ回路 - Google Patents

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WO2007136050A1
WO2007136050A1 PCT/JP2007/060408 JP2007060408W WO2007136050A1 WO 2007136050 A1 WO2007136050 A1 WO 2007136050A1 JP 2007060408 W JP2007060408 W JP 2007060408W WO 2007136050 A1 WO2007136050 A1 WO 2007136050A1
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WO
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terminal
circuit
bias
frequency
switch unit
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Application number
PCT/JP2007/060408
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English (en)
French (fr)
Inventor
Yuji Takahashi
Keiichi Numata
Original Assignee
Nec Corporation
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Publication date
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Priority to US12/301,488 priority patent/US7915946B2/en
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit

Definitions

  • the present invention relates to a high frequency switch circuit for passing or blocking high frequency signals.
  • FIG. 1 is an example of a high-frequency switch circuit using an FET, and is a circuit diagram showing a configuration of an SPDT (single pole double through) type high-frequency switch circuit.
  • FIG. 1 shows the circuit disclosed in FIG. 1 of JP-A-8-139014.
  • the high-frequency switch circuit shown in FIG. 1 includes a first switch unit 121 and a second switch unit 122 that pass or block high-frequency signals.
  • the first switch unit 121 includes a plurality of FETs (four in FIG. 1) connected in series, and both ends thereof are connected to two high-frequency terminals 101 and 102.
  • the gate terminal of each FET is connected to the control terminal 111 through a resistance element.
  • the second switch unit 122 includes a plurality of FETs (four in FIG. 1) connected in series, and both ends thereof are connected to the two high-frequency terminals 101 and 103.
  • the gate terminal of each FET is connected to the control terminal 112 through a resistance element.
  • the high frequency terminal 101 is shared by the first switch unit 121 and the second switch unit 122.
  • a high-level or low-level control signal is input to the control terminal 111 provided in the first switch unit 121 and the control terminal 112 provided in the second switch unit 122.
  • the on / off of the first switch unit 121 and the second switch unit 122 is controlled.
  • the control terminal 111 and the control terminal 112 have a high level and a low level. If the two control signals are complementarily input, the high frequency signal input from the high frequency terminal 101 is output from the high frequency terminal 102 or the high frequency terminal 103, or the high frequency signal input from the high frequency terminal 102 and the high frequency terminal 103 is output. Either one can be output from the high-frequency terminal 101.
  • the drain source A technique for stabilizing the potential between the terminals is generally employed.
  • the circuit shown in FIGS. 2 and 3 is a circuit that passes or blocks a high-frequency signal passing between the two high-frequency terminals Tl and ⁇ 2 by turning the FET on and off with the control signal Vc.
  • 2 is the circuit disclosed in FIG. 1 of the above-mentioned Japanese Patent Application Laid-Open No. 2004-320439
  • FIG. 3 is the circuit disclosed in FIG. 1 of Japanese Patent Application Laid-Open No. 11-239048.
  • an object of the present invention is to provide a high-frequency switch circuit that can reduce distortion that occurs when a high-frequency signal passes.
  • the present invention provides a high-frequency switch circuit that passes or blocks a high-frequency signal in accordance with a control signal, A field effect transistor that is turned on and off according to the control signal applied through a resistance element and that serves as a passage path for the high-frequency signal, and a potential difference is generated between the drain terminal and the source terminal of the field effect transistor.
  • a switch unit having a plurality of bias circuits for applying different bias voltages that are lower than the voltage of the control signal, and generating a potential to generate the bias voltage from the control signal and supply the bias circuit to the bias circuit. Circuit,
  • the high-frequency switch circuit configured as described above, by applying a bias voltage lower than the voltage of the control signal to the passage path of the high-frequency signal, the potential of the RF node decreases, and the field effect The voltage applied to the gate terminal of the transistor is increased.
  • the on-state field effect transistor has a low on-resistance, and the drain terminal or source terminal force can suppress the on-resistance variation of the field-effect transistor with respect to the voltage variation of the input high-frequency signal.
  • the field effect transistor in the off state since the input resistance is large, a noise voltage is applied as it is to the drain terminal and the source terminal, and a potential difference can be given between the drain and source terminals.
  • FIG. 1 is a circuit diagram showing a configuration example of a high-frequency switch circuit according to related art.
  • FIG. 1 is a circuit diagram showing another configuration example of a high-frequency switch circuit according to related art.
  • FIG. 3 is a circuit diagram showing another configuration example of the high-frequency switch circuit of the related art.
  • FIG. 4 is a block diagram showing the configuration of the high-frequency switch circuit of the first embodiment.
  • FIG. 5 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 6 is a circuit diagram showing a specific example of the first switch portion and the second switch portion shown in FIG. 4.
  • FIG. 6 is a circuit diagram showing a specific example of the first switch portion and the second switch portion shown in FIG. 4.
  • FIG. 7 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG. FIG.
  • FIG. 8 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG.
  • FIG. 9 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 10 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 11 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 12 is a circuit diagram showing a specific example of the first switch unit and the second switch unit shown in FIG.
  • FIG. 13 is a circuit diagram showing a specific example of the first switch portion and the second switch portion shown in FIG. 4.
  • FIG. 14 is a circuit diagram showing a specific example of a noise circuit provided in the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 15 is a circuit diagram showing a specific example of a noise circuit provided in the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 16 is a circuit diagram showing a specific example of a noisy circuit included in the first switch unit and the second switch unit shown in FIG. 4.
  • FIG. 17 is a circuit diagram showing a specific example of the potential generating circuit shown in FIG.
  • FIG. 18 is a circuit diagram showing a specific example of the potential generating circuit shown in FIG.
  • FIG. 19 is a circuit diagram showing a specific example of the potential generating circuit shown in FIG.
  • FIG. 20 is a circuit diagram showing an example of the high-frequency switch circuit shown in FIG.
  • FIG. 21 is a circuit diagram showing an example of the high-frequency switch circuit shown in FIG.
  • FIG. 22 is a graph showing the effect of the high-frequency switch circuit of the first embodiment, and is a graph showing the relationship of the on-resistance of the FET to the input voltage.
  • FIG. 23 is a diagram showing the effect of the high-frequency switch circuit of the first embodiment, and is a graph showing the relationship between the off-capacitance of the FET and the input voltage.
  • FIG. 24 is a diagram showing the effect of the high-frequency switch circuit of the first embodiment, and is a graph showing how harmonic distortion is reduced.
  • FIG. 25 is a block diagram showing a configuration of a high-frequency switch circuit according to a second embodiment.
  • FIG. 26 is a circuit diagram showing an example of the high-frequency switch circuit shown in FIG.
  • FIG. 4 is a block diagram showing the configuration of the high-frequency switch circuit of the first embodiment.
  • FIG. 4 shows an example in which the configuration of the first embodiment is applied to an SPDT type high-frequency switch circuit.
  • the high-frequency switch circuit of the first embodiment includes a first switch unit 21 and a second switch unit 22 that pass or block high-frequency signals, and a first switch unit 21 and a second switch unit. And a potential generation circuit 41 that supplies a predetermined bias voltage to the two switch sections 22.
  • the first switch unit 21 is inserted between the first high-frequency terminal 1 and the second high-frequency terminal 2 through which high-frequency signals are input and output, and the second switch unit 22 is input and output from the high-frequency signals.
  • the first high frequency terminal 1 and the third high frequency terminal 3 are inserted.
  • the first high-frequency terminal 1 is shared by the first switch unit 21 and the second switch unit 22.
  • the first switch unit 21 includes a control terminal 11 to which a control signal for passing or blocking a high-frequency signal is input, and a bias terminal for supplying a bias voltage to a circuit in the first switch unit 21 31 and 32.
  • the second switch unit 22 includes a control terminal 12 to which a control signal for passing or blocking a high-frequency signal is input, and a noise switch for supplying a bias voltage to the circuit in the second switch unit 22. Terminals 33 and 34 are provided.
  • the bias terminal 32 of the first switch unit 21 and the bias terminal 34 of the second switch unit 22 are connected to the output terminal 47 of the potential generation circuit 41, and the bias terminal 31 and the first terminal of the first switch unit 21 are connected.
  • the bias terminal 33 of the second switch unit 22 is connected to the output terminal 48 of the potential generation circuit 41.
  • the control terminal 11 of the first switch unit 21 is connected to the input terminal 43 of the potential generation circuit 41, and the control terminal 12 of the second switch unit 22 is the input terminal of the potential generation circuit 41. Connected with 42.
  • the first switch unit 21 is turned on / off in accordance with a control signal input from the control terminal 11.
  • the second switch unit 22 is turned on and off by the force S applied to the control signal input from the control terminal 12.
  • the potential generation circuit 41 generates a bias voltage from control signals input to the control terminal 11 and the control terminal 12, and supplies the bias voltage to the first switch unit 21 and the second switch unit 22 respectively.
  • the circuits shown in FIGS. 5 to 13 can be used.
  • 5 to 13 are circuit diagrams showing specific examples of the first switch unit and the second switch unit shown in FIG. In the following description, the circuit configuration will be described using the first switch unit 21 as an example.
  • the second switch unit 22 has the same configuration.
  • the circuit shown in FIG. 5 includes a FET 51, a resistance element 91, a bias circuit 101, and a bias circuit 102 that serve as a high-frequency signal passage path.
  • the drain ′ source terminal of the FET 51 is connected to the first high frequency terminal 1 and the second high frequency terminal 2, and the gate terminal of the FET 51 is connected to the control terminal 11 via the resistance element 91.
  • the drain terminal (or source terminal) of FET 51 is connected to bias terminal 31 via noise circuit 101, and the source terminal (or drain terminal) of FET 51 is connected to bias terminal 32 via bias circuit 102. Yes.
  • the bias circuit 101 shown in FIG. 5 is connected between the drain terminal (or source terminal) and the gate terminal of the FET 51, and the source terminal (or drain terminal) of the FET 51 is the bias circuit 102. This is connected to the bias terminal 32 via the.
  • Other configurations are the same as those of the circuit shown in FIG.
  • the bias circuit 102 is connected between the drain terminal (or source terminal) and the gate terminal of the FET 51, and the source terminal (or drain terminal) of the FET 51 is connected to the bias terminal 31 via the bias circuit 101. There may be.
  • the unused bias terminal 31 may be opened. Using the circuit shown in Fig. 6 requires only a bias terminal force.
  • the circuit shown in FIG. 7 includes four FETs 5 1 to 54 connected in series, four resistance elements 91 to 94, and four bias circuits 101 to 105, which are high-frequency signal passing paths. Constitution It is. Both ends of the FETs 51 to 54 connected in series are connected to the first high frequency terminal 1 and the second high frequency terminal 2.
  • the gate terminals of the FETs 51 to 54 are connected to the control terminal 11 through resistance elements 91 to 94, and bias circuits 101 to 105 are connected to the connection points of the drain terminals and the source terminals of the FETs 51 to 54.
  • the drain and source terminals of the FETs 51 to 54 are connected to the bias terminal 31 or the bias terminal 32 via the bias circuits 101 to 105.
  • the bias circuits 101, 103, and 105 are connected to the bias terminal 31, and the noise circuits 102 and 104 are connected to the noise terminal 32.
  • the bias circuit 101 shown in FIG. 7 is connected between the drain terminal (or source terminal) and the gate terminal of the FET 51, and the bias circuit 103 is connected to the source terminal (or drain terminal) of the FET 52.
  • the bias circuit 105 is connected between the source terminal (or drain terminal) of the FET 54 and the gate terminal.
  • the FET51 source terminal (or drain terminal) is connected to the bias terminal 31 via the bias circuit 102, and the FET53 source terminal (or drain terminal) is connected to the noisy terminal 31 via the bias circuit 104.
  • the bias terminal 32 that is not used in the circuit shown in Fig. 8 should be open. If the circuit shown in Fig. 8 is used, the bias terminal can be used in the same way as the circuit shown in Fig. 6.
  • the bias circuit 101 shown in FIG. 7 is connected between the drain terminal (or source terminal) and the gate terminal of the FET 51, and the bias circuit 105 is connected to the source terminal (or drain terminal) of the FET 54. And the gate terminal. Also, the source terminal (or drain terminal) of FET 51 is connected to bias terminal 31 via bias circuit 102, and the source terminal (or drain terminal) of FET 52 is connected to bias terminal 32 via noise circuit 103. The source terminal (or drain terminal) of the FET 53 is connected to the bias terminal 31 via the bias circuit 104. Other configurations are the same as those of the circuit shown in FIG. The bias terminal 32 that is not used in the circuit shown in Fig. 9 may be left open. If the circuit shown in Fig. 9 is used, the bias terminal can be used in the same way as the circuit shown in Fig. 6.
  • the circuit shown in FIG. 10 includes four FETs 51 to 54 connected in series, four resistance elements 91 to 94, and two bias circuits 101 and 102, which are high-frequency signal passing paths. It is a configuration. Both ends of the FETs 51 to 54 connected in series are connected to the first high frequency terminal 1 and the second Connected to high frequency terminal 2. The gate terminals of the FETs 51 to 54 are connected to the control terminal 11 via the resistance elements 91 to 94, and the first high frequency terminal 1 and the second high frequency terminal located at both ends of the FETs 51 to 54 connected in series are Bias circuits 101 and 102 are connected. The first high frequency terminal is connected to the noise terminal 31 via the bias circuit 101, and the second high frequency terminal is connected to the bias terminal 32 via the bias circuit 102.
  • the circuit shown in FIG. 11 is configured to be connected between the drain terminal (or source terminal) and the gate terminal of the bias circuit 102 force FET 54 shown in FIG. Other configurations are the same as those of the circuit shown in FIG. If the circuit shown in Fig. 11 is not used, the bias terminal 32 should be open. If the circuit shown in Fig. 11 is adopted, only one bias terminal is required, as in the circuits shown in Figs.
  • the circuit shown in FIG. 12 has a configuration in which resistance elements are connected in parallel between the drain terminals and the source terminals of the four FETs 51 to 54 shown in FIG.
  • a resistance element 95 is connected between the drain terminal and the source terminal of the FET 51
  • a resistance element 96 is connected between the drain terminal and the source terminal of the FET 52
  • a resistance element 97 is connected between the drain terminal and the source terminal of the FET 53.
  • the resistor element 98 is connected between the drain terminal and the source terminal of the FET 54.
  • Other configurations are the same as those of the circuit shown in FIG.
  • the circuit shown in FIG. 13 has a configuration in which resistance elements are connected in parallel between the drain terminals and the source terminals of the four FETs 51 to 54 shown in FIG.
  • a resistance element 95 is connected between the drain terminal and the source terminal of the FET 51
  • a resistance element 96 is connected between the drain terminal and the source terminal of the FET 52
  • a resistance element 97 is connected between the drain terminal and the source terminal of the FET 53.
  • the resistor element 98 is connected between the drain terminal and the source terminal of the FET 54.
  • Other configurations are the same as those of the circuit shown in FIG.
  • FIGS. 5 to 13 show an example of a circuit in which the first switch unit 21 includes one FET 51 or an example of a circuit in which the first switch unit 21 includes four FETs 51 to 54.
  • the switch unit 21 may be configured to include two or more FETs connected in series.
  • the bias circuit may be inserted at any position as long as a potential difference can be applied between the drain terminal and the source terminal of each FET.
  • FIGS. 5 to 13 the force of the first switch unit 21 including one or two bias terminals is shown.
  • Each of the switch unit 21 and the second switch unit 22 may include three or more bias terminals.
  • bias circuits are connected between the gate terminal and the drain terminal or the source terminal of the same FET.
  • the bias circuit gives a potential difference between the drain and source terminals of each FET. If possible, they may be connected between the gate terminal and drain terminal or source terminal of different FETs.
  • bias circuits 101 to 105 shown in FIGS. 5 to 13 for example, the circuits shown in FIGS. 14 to 16 can be used.
  • FIGS. 14 to 16 are circuit diagrams showing specific examples of the bias circuit included in the first switch unit and the second switch unit shown in FIG.
  • FIG. 14 shows an example using a resistance element R as a bias circuit
  • FIG. 15 shows an example using an inductor element L as a noise circuit
  • FIG. 16 shows an example using a resistance element R and an inductor element L connected in parallel as a noise circuit.
  • the bias circuit is not limited to the circuits shown in FIGS. 14 to 16, and any circuit may be used as long as a DC voltage applied to one terminal is output from the other terminal.
  • a circuit including a resistance element and an inductor element connected in series can be used.
  • circuits shown in FIGS. 17 to 19 can be used for the potential generation circuit 41 shown in FIG.
  • FIGS. 17 to 19 are circuit diagrams showing specific examples of the potential generating circuit shown in FIG.
  • the circuit shown in FIG. 17 has a configuration including four diodes 113 to 116 and resistance elements 87 to 89.
  • the anode of the diode 113 and the cathode of the diode 114 are connected to the input terminal 42, and the anode of the diode 115 and the cathode of the diode 116 are connected to the input terminal 43.
  • resistance elements 87 to 89 connected in series are inserted.
  • the connection point between the resistance element 87 and the resistance element 88 is connected to the output terminal 47, and the connection point between the resistance element 88 and the resistance element 89 is connected to the output terminal 48.
  • the circuit shown in FIG. 18 includes a diode 117, a diode 118, and a resistance element 88 connected in series between the power sword of the diode 113 and the diode 115 shown in FIG. 17 and the anode of the diode 114 and the diode 116. It is the inserted configuration.
  • connection point between the force sword of the diode 118 and the resistance element 88 is connected to the output terminal 47, and the connection point between the force sword of the diode 113 and the diode 115 and the anode of the diode 117 is connected to the output terminal 48.
  • Other configurations are the same as those of the circuit shown in FIG.
  • the circuit shown in FIG. 19 has a configuration including only four diodes 113 to 116.
  • the anode of the diode 113 and the force sword of the diode 114 are connected to the input terminal 42, and the anode of the diode 115 and the force sword of the diode 116 are connected to the input terminal 43.
  • the power swords of the diode 113 and the diode 115 are connected to the output terminal 48, and the anodes of the diode 114 and the diode 116 are connected to the output terminal 47.
  • the force shown in the potential generation circuit 41 is provided with two output terminals 47 and 48.
  • the bias terminals of the first switch unit 21 and the second switch unit 22 are one, (See Figures 6, 8, 11, and 13) only one of the output terminals needs to be used.
  • the first switch unit 21 and the second switch unit 22 include three or more bias terminals, for example, the power swords of the diode 113 and the diode 115 and the diode 114 shown in FIGS.
  • a resistance element or a diode may be further inserted in series between the anodes of the diode 116 and the connection point may be connected to the output terminal.
  • the potential generation circuit 41 is not limited to the circuits shown in FIGS. 17 to 19 and can generate one or more voltages from the control signals input to the first switch unit 21 and the second switch unit 22. Any circuit may be used as long as it is a circuit.
  • FIG. 20 Next, the operation of the high-frequency switch circuit according to the first embodiment will be described with reference to FIGS. 20 and 21.
  • FIG. 20 uses the circuit shown in FIG. 7 for the first switch portion 21 and the second switch portion 22 shown in FIG. 4, and the first switch portion 21 and the second switch portion 22 are provided.
  • the bias circuit 101 having a resistance element force is shared by the first switch unit 21 and the second switch unit 22.
  • the high frequency shown in FIG. the bias terminal 31 of the first switch section 21 and the bias terminal 33 of the second switch section 22 are used in common, and the bias terminal 32 of the first switch section 21 and the second switch section are used. 22 bias terminals 34 are used in common.
  • the high-frequency switch circuit shown in FIG. 20 includes the control terminal 11 of the first switch unit 21 and the control terminal 12 of the second switch unit 22 as in the related art high-frequency switch circuit shown in FIG.
  • High level and low level binary control signals are input complementary.
  • the operation will be described using an example in which a high-level control signal is input to the control terminal 11 of the first switch unit 21 and a low-level control signal is input to the control terminal 12 of the second switch unit.
  • a high-level control signal is input to the control terminal 11 of the first switch unit 21 and a low-level control signal is input to the control terminal 12 of the second switch unit.
  • the FETs 51 to 54 connected in series are turned on.
  • the second switch unit 22 turns off the FETs 51 to 54 connected in series.
  • the potential generation circuit 41 When a high level voltage is supplied to the input terminal 43 and a low level voltage is supplied to the input terminal 42, the potential generation circuit 41 generates a potential difference between the low level and the low level by the diodes 113 to 116. An approximately equal voltage is applied to the resistance elements 87 to 89 connected in series. At this time, voltages divided by the resistance elements 87 to 89 are output from the output terminal 47 and the output terminal 48, respectively.
  • the output voltage of the output terminal 47 is supplied to the noise terminal 32 of the first switch unit 21 and the bias terminal 34 of the second switch unit 22, and the output voltage of the output terminal 48 is supplied to the first switch unit 21. This is supplied to the bias terminal 31 and the bias terminal 33 of the second switch section 22.
  • the potential of the drain electrode and the source electrode of each FET in the ON state provided in the first switch unit 21 is substantially the same as the noise level applied to the control terminal 11.
  • the high voltage applied to the control terminal 11 with respect to the bias terminals 31 and 32 is high.
  • the potential of the RF node is lowered and the applied voltage of the gate terminal is increased.
  • the on-resistance of the FET in the on state is reduced, and fluctuations in the on-resistance of the FET with respect to fluctuations in the input voltage input to the drain terminal or source terminal force are suppressed.
  • FIG. 21 shows a bias provided in the first switch unit 21 and the second switch unit 22 using the circuit shown in FIG. 12 for the first switch unit 21 and the second switch unit 22 shown in FIG.
  • the first switch unit 21 and the second switch unit 22 share a bias circuit 101 having a resistance element force.
  • the bias terminal 31 of the first switch section 21 and the bias terminal 33 of the second switch section 22 are used in common, and the bias terminal 32 of the first switch section 21 is used.
  • the bias terminal 34 of the second switch section 22 are commonly used.
  • the high-frequency switch circuit shown in FIG. 21 includes the control terminal 11 of the first switch unit 21 and the control terminal 12 of the second switch unit 22 as in the related art high-frequency switch circuit shown in FIG.
  • High level and low level binary control signals are input complementary.
  • the operation will be described using an example in which a high-level control signal is input to the control terminal 11 of the first switch unit 21 and a low-level control signal is input to the control terminal 12 of the second switch unit.
  • a high-level control signal is input to the control terminal 11 of the first switch unit 21 and a low-level control signal is input to the control terminal 12 of the second switch unit.
  • the FETs 51 to 54 connected in series are turned on.
  • the second switch unit 22 turns off the FETs 51 to 54 connected in series.
  • the potential generation circuit 41 uses the diodes 113 to 116 to change the potential difference between the N level and the mouth level. An approximately equal voltage is applied to the resistance elements 87 to 89 connected in series. At this time, voltages divided by the resistance elements 87 to 89 are output from the output terminal 47 and the output terminal 48, respectively.
  • the output voltage of the output terminal 47 is supplied to the noise terminal 32 of the first switch unit 21 and the bias terminal 34 of the second switch unit 22, and the output voltage of the output terminal 48 is supplied to the first switch unit 21. This is supplied to the bias terminal 31 and the bias terminal 33 of the second switch section 22.
  • the potential of the drain electrode and the source electrode of each FET in the ON state provided in the first switch unit 21 is substantially the same as the noise level applied to the control terminal 11.
  • the potential of the RF node decreases, and the gate terminal It acts to increase the applied voltage.
  • the on-resistance of the FET in the on state is reduced, and fluctuations in the on-resistance of the FET with respect to fluctuations in the input voltage input to the drain or source terminal are suppressed.
  • the voltages of the high-frequency terminal 1 and the high-frequency terminal 3 at both ends of the second switch section 22 are applied to the high-frequency terminal 1 as shown in the description of the RF node voltage in the first switch section 21 described above.
  • the voltage of 32 is divided and applied by the bias circuit 101 and the noise circuit 102, and the voltage of the bias terminal 31 is applied to the high frequency terminal 3 via the bias circuit 105.
  • a voltage obtained by dividing the voltage force applied to the high-frequency terminal 1 and the high-frequency terminal 3 by the resistance elements 95 to 98 is applied to the drain terminal and the source terminal of each FET in the off state included in the second switch unit 22. Applied. That is, a potential difference can be applied between the drain and source of the FET in the off state.
  • the circuit shown in FIG. 12 used as the first switch unit 21 and the second switch unit 22 is connected in parallel between the drain terminal and the source terminal of the FET. Resistance elements 95 to 98 are provided.
  • the circuit shown in FIG. 10 does not include the resistor elements 95 to 98, but the circuit shown in FIG. 10 is also applied between the high-frequency terminals connected to both ends of a plurality of FETs connected in series. Voltage is distributed by the resistance of the FET in the off state, creating a potential difference between the drain and source terminals of each FET in the off state. Therefore, the same effect as when the circuit shown in FIG. 12 is used can be obtained.
  • each FET has a higher resistance than the FET OFF-state resistance, which depends on the applied voltage. Since a potential difference can be stably applied between the drain terminal and the source terminal, a greater distortion reduction effect can be obtained.
  • the configuration in which a resistance element is connected between the drain terminal and the source terminal of the FET can also be applied to the misaligned switch portion shown in FIGS. The same applies to the second embodiment described later, as well as the first embodiment.
  • the first switch unit 21 and the second switch unit 22 may be any one of the circuits shown in Figs. 5 to 13, and the first switch unit 21 and the second switch unit may be used. Any of the circuits shown in FIGS. 14 to 16 may be used as the bias circuit included in 22, and any of the circuits shown in FIGS. 17 to 19 may be used as the potential generation circuit 41.
  • the first switch unit 21 and the second switch unit 22 are configured using one FET in the examples shown in FIGS. 5 and 6, and in the examples shown in FIGS. Forces showing an example configured using four FETs
  • the number of FETs constituting these switch parts is not limited to the number shown in FIGS. Also, no matter how these circuits are combined, as in the circuits shown in Fig. 20 and Fig. 21, the drain of the FET in the on state decreases the potential of the source terminal, and the drain of the FET in the off state Can be given a potential difference.
  • the on-resistance of the FET is negligible for each resistance element used in the bias circuit.
  • Fig. 24 shows the results of simulation to determine the harmonic (twice the input frequency) level for the input power of the high-frequency switch circuit shown in Fig. 21 and the related-art high-frequency switch circuit shown in Fig. 1. Shown in As shown in FIG. 24, the high-frequency switch circuit of the first embodiment is improved in harmonics by about 5 dBc compared to the related-art high-frequency switch circuit.
  • FIG. 25 is a block diagram showing the configuration of the high-frequency switch circuit of the second embodiment.
  • FIG. 25 shows an example in which the configuration of the second embodiment is applied to a DPDT (double pole double through) type high-frequency switch circuit.
  • DPDT double pole double through
  • the high-frequency switch circuit of the second embodiment includes a first switch unit 21, a second switch unit 22, a third switch unit 23, and a fourth switch that pass or block high-frequency signals. And a potential generation circuit 41 that supplies a bias voltage to the first switch unit 21 to the fourth switch unit 24.
  • the first switch unit 21 is inserted between the first high-frequency terminal 1 and the second high-frequency terminal 2 through which high-frequency signals are input and output, and the second switch unit 22 is input and output from the high-frequency signals.
  • the second high frequency terminal 2 and the fourth high frequency terminal 3 are inserted.
  • the third switch unit 23 is inserted between the third high-frequency terminal 3 and the fourth high-frequency terminal 4 through which high-frequency signals are input / output, and the fourth switch unit 24 is connected to the fourth high-frequency signal through the fourth high-frequency signal.
  • the first switch portion 21 to the fourth switch portion 24 are connected in a ring shape by sharing their high-frequency terminals.
  • the first switch unit 21 includes a control terminal 11 to which a control signal for passing or blocking a high-frequency signal is input, and a bias terminal for supplying a bias voltage to a circuit in the first switch unit 21 31 and 32.
  • the second switch unit 22 includes a control terminal 12 to which a control signal for passing or blocking a high-frequency signal is input, and a second switch unit 22. Bias terminals 33 and 34 for supplying a bias voltage to the internal circuit are provided.
  • the third switch unit 23 includes a control terminal 13 to which a control signal for controlling on / off is input, and bias terminals 35 and 36 for supplying a bias voltage to a circuit in the third switch unit 23.
  • the fourth switch unit 24 includes a control terminal 14 to which a control signal for controlling on / off is input, and noisy terminals 37 and 38 for supplying a bias voltage to the circuits in the fourth switch unit 24. And have.
  • the bias terminal 32 of the first switch unit 21, the bias terminal 34 of the second switch unit 22, the bias terminal 36 of the third switch unit 23, and the bias terminal 38 of the fourth switch unit 24 are potentials. Connected to the output terminal 47 of the generation circuit 41, the bias terminal 31 of the first switch section 21, the bias terminal 33 of the second switch section 22, the bias terminal 35 of the third switch section 23, and the fourth switch section 24 The bias terminal 37 is connected to the output terminal 48 of the potential generating circuit 41.
  • control terminal 11 of the first switch unit 21 and the control terminal 13 of the third switch unit 23 are connected to the input terminal 42 of the potential generation circuit 41, and the control terminal 12 of the second switch unit 22 and The control terminal 14 of the fourth switch unit 24 is connected to the input terminal 43 of the potential generation circuit 41.
  • the first switch unit 21 is turned on / off according to the control signal input from the control terminal 11, and the second switch unit 22 is turned on / off according to the control signal input from the control terminal 12.
  • the third switch section 23 is turned on / off according to the control signal input from the control terminal 13
  • the fourth switch section 24 is turned on according to the control signal input to the control terminal 14 force. Turn off.
  • the potential generation circuit 41 also generates a predetermined bias voltage for the control signal force input to the control terminals 11 to 14, and supplies the bias voltage to the first switch unit 21 to the fourth switch unit 24, respectively.
  • the circuits shown in FIGS. 5 to 13 can be used for the first switch portion 21 to the second switch portion 24 shown in FIG.
  • the circuits shown in FIGS. 14 to 16 can be used as the bias circuits included in the first switch unit 21 to the fourth switch unit 24.
  • the circuits shown in FIGS. 17 to 19 can be used as the potential generation circuit 41 shown in FIG.
  • the 26 uses the circuit shown in FIG. 8 for the first switch portion 21 to the fourth switch portion 24 shown in FIG. 25, and the first switch portion 21 to the fourth switch portion 24 are 14 is an example in which the circuit shown in FIG. 14 is used as the bias circuit provided, and the circuit shown in FIG. However, the potential generation circuit 41 is an example including only the diodes 113 and 115.
  • the first switch unit 21 to the fourth switch unit are used.
  • the bias terminal provided with 24 is shared (bias terminal 31), and the bias voltage is supplied from the output terminal 48 of the potential generation circuit 41.
  • a high-level control signal is input to the control terminal 11 of the first switch unit 21 and the control terminal 13 of the third switch unit 23, and the control terminal 12 and the fourth switch unit of the second switch unit 21
  • the operation will be described by taking as an example a case where a low level control signal is input to the control terminal 14 of the switch unit 24.
  • each FET connected in series is turned on.
  • each FET connected in series is turned off.
  • a high level control signal is input to the control terminal 11 of the first switch unit 21 and the control terminal 13 of the third switch unit 23, and the control terminal 12 and the fourth switch unit of the second switch unit 22 are input.
  • a low level control signal is input to 24
  • a high level voltage is supplied to the input terminal 42 of the potential generation circuit 41, and a low level voltage is supplied to the input terminal 43.
  • the potential generation circuit 41 When a high-level voltage is supplied to the input terminal 42 and a low-level voltage is supplied to the input terminal 43, the potential generation circuit 41 has a high-level voltage from the diodes 113 and 115. A voltage that is lower than the forward voltage is generated and supplied from the output terminal 48 to the bias terminal 31 shared by each switch circuit.
  • any of the circuits shown in FIGS. 5 to 13 may be used for the first switch portion 21 to the fourth switch portion 24.
  • the bias circuit included in the fourth switch section 24 can use any of the circuits shown in Figs. 14 to 16.
  • the potential generator 41 can use any of the circuits shown in Figs. 17 to 19. May be.
  • the first switch unit 21 to the fourth switch unit 24 are configured by using one FET in the examples shown in FIGS. 5 and 6, and four FETs in the examples shown in FIGS.
  • the force shown in Fig. 5 to Fig. 13 is not limited to the number of FETs composing these switch parts.
  • each resistance element used in the bias circuit is sufficiently large so that the on-resistance of the FET can be ignored and power loss due to leakage of a high-frequency signal through these resistance elements does not increase. It is preferable to use a large value. However, it should be set to a value that is smaller than the FET off-resistance and negligible for the voltage drop caused by the current flowing through the resistance element.
  • SPDT is described as an example of a high-frequency switch circuit
  • DPDT is described as an example of a high-frequency switch circuit.
  • the configuration shown in the first and second embodiments is also suitable for the switch circuit. Is available.
  • the switch unit can also be configured using a P-channel FET. In that case, if the polarity of the control signal is reversed, the operation is the same as above.

Abstract

　高周波スイッチ回路は、複数のバイアス回路を備えた電界効果トランジスタから成るスイッチ部と、制御信号からバイアス電圧を生成し、バイアス回路へ供給する電位生成回路とを有する。電界効果トランジスタは、制御信号にしたがってオン・オフする、高周波信号の通過経路となる。バイアス回路は、電界効果トランジスタのドレイン端子とソース端子間に電位差が生じるようにすると共に、制御信号の電圧よりも低いバイアス電圧をドレイン端子やソース端子に印加するために設けられる。

Description

明 細 書
高周波スィッチ回路
技術分野
[0001] この出願は、 2006年 5月 23日に出願された特願 2006— 142575号及び 2007年 3月 27日に出願された特願 2007— 081695号を基礎とする優先権を主張し、その 開示の全てをここに取り込む。
[0002] 本発明は高周波信号を通過または遮断するための高周波スィッチ回路に関する。
背景技術
[0003] 従来力 高周波信号を通過または遮断するための高周波スィッチ回路として、ダイ オードを使用したものや電界効果トランジスタ（FET: field effect transistor)を用い たものが知られている。
[0004] 図 1は FETを用いた高周波スィッチ回路の例であり、 SPDT (単極双投： single pol e double through)型の高周波スィッチ回路の構成を示す回路図である。なお、図 1 は特開平 8— 139014号公報の図 1で開示された回路である。
[0005] 図 1に示す高周波スィッチ回路は、高周波信号を通過または遮断する第 1のスイツ チ部 121及び第 2のスィッチ部 122を備えた構成である。
[0006] 第 1のスィッチ部 121は、直列に接続された複数の FET (図 1では 4つ）を備え、そ の両端が 2つの高周波端子 101、 102と接続されている。各 FETのゲート端子は抵 抗素子を介して制御端子 111と接続されている。同様に、第 2のスィッチ部 122は、 直列に接続された複数の FET (図 1では 4つ）を備え、その両端が 2つの高周波端子 101、 103と接続されている。各 FETのゲート端子は抵抗素子を介して制御端子 11 2と接続されている。なお、高周波端子 101は第 1のスィッチ部 121及び第 2のスイツ チ部 122で共有される。
[0007] 図 1に示す高周波スィッチ回路では、第 1のスィッチ部 121が備える制御端子 111 及び第 2のスィッチ部 122が備える制御端子 112にハイレベルまたはロウレベルの制 御信号を入力することで、第 1のスィッチ部 121及び第 2のスィッチ部 122のオン ·ォ フを制御する。このとき、制御端子 111及び制御端子 112にハイレベルとロウレベル の 2値の制御信号を相補入力すれば、高周波端子 101から入力された高周波信号 を高周波端子 102または高周波端子 103から出力させたり、高周波端子 102と高周 波端子 103から入力された高周波信号のいずれか一方を高周波端子 101から出力 させることが可會である。
[0008] この図 1に示した関連技術の高周波スィッチ回路では、例えば特開 2004— 32043 9号公報の段落 0009に記載されて 、るように、オフして 、る各 FETのドレイン ·ソース 間の抵抗 (オフ抵抗)の値が極めて大き!/、ため、直列に接続された各 FETのドレイン •ソース端子間の電位が不安定になる問題がある。
[0009] そのような問題を回避するため、例えば図 2や図 3に示すように抵抗素子等を介し て FETのドレイン端子やソース端子にバイアス電圧 Vaを印加することで、ドレイン'ソ ース端子間の電位を安定させる手法が一般に採用されている。図 2及び図 3に示す 回路は、制御信号 Vcにより FETをオン'オフさせることで、 2つの高周波端子 Tl、 Τ2 間を通過する高周波信号を通過または遮断する回路である。なお、図 2は上記特開 2004— 320439号公報の図 1で開示された回路であり、図 3は特開平 11— 23904 8号公報の図 1で開示された回路である。
[0010] 上記したような FETを用いた高周波スィッチ回路では、高周波スィッチ回路を通過 した高周波信号に歪みが発生する問題がある。
[0011] 通常、高周波スィッチ回路が備える FETのドレインまたはソース端子には、入力さ れる高周波信号の強度に応じた振幅の電圧が印加される。このとき、オン状態の FE Τでは入力される高周波信号の電圧に応じてオン抵抗が変化し、オフ状態の FETで は入力される高周波信号の電圧に応じてオフ容量が変化する。この入力電圧に依存 して FETのオン抵抗及びオフ容量が変化する現象が高周波スィッチ回路を通過した 高周波信号に歪みが発生する原因となる。
発明の開示
[0012] そこで、本発明は、高周波信号が通過することで発生する歪を低減できる高周波ス イッチ回路を提供することを目的とする。
[0013] 上記目的を達成するため本発明では、制御信号にしたがって高周波信号を通過ま たは遮断する高周波スィッチ回路であって、 抵抗素子を介して印加される前記制御信号にしたがってオン'オフする、前記高周 波信号の通過経路となる電界効果トランジスタ、及び前記電界効果トランジスタのドレ イン端子とソース端子間に電位差が生じるように、前記制御信号の電圧よりも低 ヽ、 異なるバイアス電圧を印加するための複数のバイアス回路を備えたスィッチ部と、 前記制御信号から前記バイアス電圧を生成し、前記バイアス回路へ供給する電位 生成回路と、
を有する。
[0014] 上記のように構成された高周波スィッチ回路では、高周波信号の通過経路に対し て制御信号の電圧よりも低 ヽバイアス電圧を印加することで、 RFノードの電位が下が り、電界効果トランジスタのゲート端子への印加電圧が大きくなるように作用する。そ の結果、オン状態の電界効果トランジスタではオン抵抗力 、さくなり、ドレイン端子ま たはソース端子力 入力される高周波信号の電圧変動に対する電界効果トランジス タのオン抵抗の変動が抑制される。一方、オフ状態の電界効果トランジスタでは、入 力抵抗が大き ヽため、ドレイン端子及びソース端子にノ ィァス電圧がそのまま印加さ れ、ドレイン 'ソース端子間に電位差を与えることができる。その結果、ドレイン端子ま たはソース端子力 入力される高周波信号の電圧変動に対する電界効果トランジス タのオフ容量の変動が抑制される。したがって、高周波スィッチ回路を通過すること で発生する高周波信号の歪を低減できる。
図面の簡単な説明
[0015] [図 1]図 1は関連技術の高周波スィッチ回路の一構成例を示す回路図である。
[図 2]図 1は関連技術の高周波スィッチ回路の他の構成例を示す回路図である。
[図 3]図 3は関連技術の高周波スィッチ回路の他の構成例を示す回路図である。
[図 4]図 4は第 1実施例の高周波スィッチ回路の構成を示すブロック図である。
[図 5]図 5は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回路 図である。
[図 6]図 6は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回路 図である。
[図 7]図 7は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回路 図である。
[図 8]図 8は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回路 図である。
[図 9]図 9は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回路 図である。
[図 10]図 10は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回 路図である。
[図 11]図 11は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回 路図である。
[図 12]図 12は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回 路図である。
[図 13]図 13は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す回 路図である。
[図 14]図 14は図 4に示した第 1のスィッチ部及び第 2のスィッチ部が備えるノ ィァス回 路の具体例を示す回路図である。
[図 15]図 15は図 4に示した第 1のスィッチ部及び第 2のスィッチ部が備えるノ ィァス回 路の具体例を示す回路図である。
[図 16]図 16は図 4に示した第 1のスィッチ部及び第 2のスィッチ部が備えるノ ィァス回 路の具体例を示す回路図である。
圆 17]図 17は図 4に示した電位生成回路の具体例を示す回路図である。
圆 18]図 18は図 4に示した電位生成回路の具体例を示す回路図である。
圆 19]図 19は図 4に示した電位生成回路の具体例を示す回路図である。
[図 20]図 20図 4に示した高周波スィッチ回路の一例を示す回路図である。
[図 21]図 21は図 4に示した高周波スィッチ回路の一例を示す回路図である。
圆 22]図 22は第 1実施例の高周波スィッチ回路の効果を示す図であり、入力電圧に 対する FETのオン抵抗の関係を示すグラフである。
圆 23]図 23は第 1実施例の高周波スィッチ回路の効果を示す図であり、入力電圧に 対する FETのオフ容量の関係を示すグラフである。 [図 24]図 24は第 1実施例の高周波スィッチ回路の効果を示す図であり、高調波歪が 低減する様子を示すグラフである。
[図 25]図 25は第 2実施例の高周波スィッチ回路の構成を示すブロック図である。
[図 26]図 26は図 20に示した高周波スィッチ回路の一例を示す回路図である。
発明を実施するための最良の形態
[0016] 次に本発明につ 、て図面を参照して説明する。
(第 1実施例）
図 4は第 1実施例の高周波スィッチ回路の構成を示すブロック図である。なお、図 4 は SPDT型の高周波スィッチ回路に第 1実施例の構成を適用した例である。
[0017] 図 4に示すように、第 1実施例の高周波スィッチ回路は、高周波信号を通過または 遮断する第 1のスィッチ部 21及び第 2のスィッチ部 22と、第 1のスィッチ部 21及び第 2のスィッチ部 22に所定のバイアス電圧を供給する電位生成回路 41とを有する構成 である。
[0018] 第 1のスィッチ部 21は高周波信号が入出力される第 1の高周波端子 1と第 2の高周 波端子 2間に挿入され、第 2のスィッチ部 22は高周波信号が入出力される第 1の高 周波端子 1と第 3の高周波端子 3間に挿入されている。第 1の高周波端子 1は第 1の スィッチ部 21及び第 2のスィッチ部 22で共有される。
[0019] 第 1のスィッチ部 21は、高周波信号を通過または遮断するための制御信号が入力 される制御端子 11と、第 1のスィッチ部 21内の回路にバイアス電圧を供給するため のバイアス端子 31及び 32とを備えている。同様に、第 2のスィッチ部 22は、高周波 信号を通過または遮断するための制御信号が入力される制御端子 12と、第 2のスィ ツチ部 22内の回路にバイアス電圧を供給するためのノィァス端子 33及び 34とを備 えている。
[0020] 第 1のスィッチ部 21のバイアス端子 32及び第 2のスィッチ部 22のバイアス端子 34 は電位生成回路 41の出力端子 47に接続され、第 1のスィッチ部 21のバイアス端子 3 1及び第 2のスィッチ部 22のバイアス端子 33は電位生成回路 41の出力端子 48に接 続されている。また、第 1のスィッチ部 21の制御端子 11は電位生成回路 41の入力端 子 43と接続され、第 2のスィッチ部 22の制御端子 12は電位生成回路 41の入力端子 42と接続されている。
[0021] 第 1のスィッチ部 21は、制御端子 11から入力される制御信号にしたがってオン'ォ フする。同様に第 2のスィッチ部 22は、制御端子 12から入力される制御信号にした 力 Sつてオン'オフする。電位生成回路 41は、制御端子 11及び制御端子 12に入力さ れる制御信号からバイアス電圧を生成し、第 1のスィッチ部 21及び第 2のスィッチ部 2 2へそれぞれ供給する。
[0022] 図 4に示した第 1のスィッチ部 21及び第 2のスィッチ部 22には、例えば図 5〜図 13 に示す回路を用いることができる。
[0023] 図 5〜図 13は図 4に示した第 1のスィッチ部及び第 2のスィッチ部の具体例を示す 回路図である。なお、以下では、第 1のスィッチ部 21を例にして回路構成を説明する 力 第 2のスィッチ部 22も同様の構成である。
[0024] 図 5に示す回路は、高周波信号の通過経路となる FET51、抵抗素子 91、バイアス 回路 101及びバイアス回路 102を備えた構成である。 FET51のドレイン 'ソース端子 は第 1の高周波端子 1及び第 2の高周波端子 2と接続され、 FET51のゲート端子は 抵抗素子 91を介して制御端子 11と接続されている。また、 FET51のドレイン端子（ またはソース端子）はノ ィァス回路 101を介してバイアス端子 31と接続され、 FET51 のソース端子 (またはドレイン端子）はバイアス回路 102を介してバイアス端子 32と接 続されている。
[0025] 図 6に示す回路は、図 5に示したバイアス回路 101が FET51のドレイン端子（また はソース端子）とゲート端子間に接続され、 FET51のソース端子 (またはドレイン端子 )がバイアス回路 102を介してバイアス端子 32と接続された構成である。その他の構 成は図 5に示した回路と同様である。なお、バイアス回路 102が FET51のドレイン端 子 (またはソース端子）とゲート端子間に接続され、 FET51のソース端子 (またはドレ イン端子）がバイアス回路 101を介してバイアス端子 31と接続された構成であっても よい。図 6に示す回路では、使用しないバイアス端子 31を開放しておけばよい。図 6 に示す回路を採用するとバイアス端子力^つで済む。
[0026] 図 7に示す回路は、高周波信号の通過経路となる、直列に接続された 4つの FET5 1〜54と、 4つの抵抗素子 91〜94と、 4つのバイアス回路 101〜105とを有する構成 である。直列に接続された FET51〜54の両端は第 1の高周波端子 1及び第 2の高 周波端子 2と接続されている。 FET51〜54のゲート端子は抵抗素子 91〜94を介し て制御端子 11と接続され、 FET51〜 54のドレイン端子とソース端子の接続点には バイアス回路 101〜105が接続されている。 FET51〜54のドレイン 'ソース端子はバ ィァス回路 101〜105を介してバイアス端子 31またはバイアス端子 32と接続されて いる。図 7に示す例では、バイアス回路 101、 103及び 105がバイアス端子 31と接続 され、ノ ィァス回路 102及び 104がノ ィァス端子 32と接続されて ヽる。
[0027] 図 8に示す回路は、図 7に示したバイアス回路 101が FET51のドレイン端子（また はソース端子）とゲート端子間に接続され、バイアス回路 103が FET52のソース端子 (またはドレイン端子）とゲート端子間に接続され、バイアス回路 105が FET54のソー ス端子 (またはドレイン端子）とゲート端子間に接続された構成である。また、 FET51 のソース端子 (またはドレイン端子）がバイアス回路 102を介してバイアス端子 31と接 続され、 FET53のソース端子 (またはドレイン端子）がバイアス回路 104を介してノ ィ ァス端子 31と接続されている。その他の構成は図 7に示した回路と同様である。図 8 に示す回路でも使用しないバイアス端子 32は開放しておけばよい。図 8に示す回路 を採用すると図 6に示した回路と同様にバイアス端子力 つで済む。
[0028] 図 9に示す回路は、図 7に示したバイアス回路 101が FET51のドレイン端子（また はソース端子）とゲート端子間に接続され、バイアス回路 105が FET54のソース端子 (またはドレイン端子）とゲート端子間に接続された構成である。また、 FET51のソー ス端子 (またはドレイン端子）がバイアス回路 102を介してバイアス端子 31と接続され 、 FET52のソース端子 (またはドレイン端子）がノ ィァス回路 103を介してバイアス端 子 32と接続され、 FET53のソース端子 (またはドレイン端子）がバイアス回路 104を 介してバイアス端子 31と接続されている。その他の構成は図 7に示した回路と同様で ある。図 9に示す回路でも使用しないバイアス端子 32は開放しておけばよい。図 9に 示す回路を採用すると図 6に示した回路と同様にバイアス端子力 つで済む。
[0029] 図 10に示す回路は、高周波信号の通過経路となる、直列に接続された 4つの FET 51〜54と、 4つの抵抗素子 91〜94と、 2つのバイアス回路 101、 102とを有する構 成である。直列に接続された FET51〜54の両端は第 1の高周波端子 1及び第 2の 高周波端子 2と接続されている。 FET51〜54のゲート端子は抵抗素子 91〜94を介 して制御端子 11と接続され、直列接続された FET51〜 54の両端に位置する第 1の 高周波端子 1と第 2の高周波端子には、バイアス回路 101、 102が接続されている。 第 1の高周波端子はバイアス回路 101を介してノィァス端子 31に、第 2の高周波端 子はバイアス回路 102を介してバイアス端子 32と接続されている。
[0030] 図 11に示す回路は、図 10に示したバイアス回路 102力FET54のドレイン端子（ま たはソース端子）とゲート端子間に接続された構成である。その他の構成は図 10に 示した回路と同様である。図 11に示す回路では使用しな 、バイアス端子 32を開放し ておけばよい。図 11に示す回路を採用すると、図 6及び図 8に示した回路と同様にバ ィァス端子が 1つで済む。
[0031] 図 12に示す回路は図 10に示した 4つの FET51〜 54のドレイン端子とソース端子 間に抵抗素子がそれぞれ並列に接続された構成である。 FET51のドレイン端子とソ ース端子間には抵抗素子 95が接続され、 FET52のドレイン端子とソース端子間に は抵抗素子 96が接続され、 FET53のドレイン端子とソース端子間には抵抗素子 97 が接続され、 FET54のドレイン端子とソース端子間には抵抗素子 98が接続されてい る。その他の構成は図 10に示した回路と同様である。
[0032] 図 13に示す回路は図 11に示した 4つの FET51〜54のドレイン端子とソース端子 間に抵抗素子がそれぞれ並列に接続された構成である。 FET51のドレイン端子とソ ース端子間には抵抗素子 95が接続され、 FET52のドレイン端子とソース端子間に は抵抗素子 96が接続され、 FET53のドレイン端子とソース端子間には抵抗素子 97 が接続され、 FET54のドレイン端子とソース端子間には抵抗素子 98が接続されてい る。その他の構成は図 11に示した回路と同様である。
[0033] 図 5〜図 13では、第 1のスィッチ部 21に 1つの FET51を備える回路例、あるいは第 1のスィッチ部 21に 4つの FET51〜 54を備える回路例を示して 、る力 第 1のスイツ チ部 21には、直列に接続された 2つ以上の FETを備えた構成を用いることも可能で ある。また、バイアス回路は、各 FETのドレイン端子とソース端子間に電位差を与える ことができれば、どのような位置に挿入されていてもよい。また、図 5〜図 13では、第 1 のスィッチ部 21に 1つまたは 2つのバイアス端子を備える例を示した力 第 1のスイツ チ部 21及び第 2のスィッチ部 22にそれぞれ 3つ以上のバイアス端子を備える構成で あってもよい。
[0034] また、図 6、図 8、図 9、図 11、図 13に示した第 1のスィッチ部 21では、一部のバイ ァス回路が同じ FETのゲート端子とドレイン端子またはソース端子間に接続された構 成例を示しているが、通常、直列に接続された FETのゲート端子は同一の直流電位 であるため、バイアス回路は、各 FETのドレイン端子とソース端子間に電位差を与え ることができれば、異なる FETのゲート端子とドレイン端子またはソース端子間に接 続されていてもよい。
[0035] この図 5〜図 13に示したバイアス回路 101〜105には、例えば図 14〜図 16に示 す回路を用いることができる。
[0036] 図 14〜図 16は図 4に示した第 1のスィッチ部及び第 2のスィッチ部が備えるバイァ ス回路の具体例を示す回路図である。
[0037] 図 14はバイアス回路として抵抗素子 Rを用いた例であり、図 15はノィァス回路とし てインダクタ素子 Lを用いた例である。また、図 16はノ ィァス回路として並列に接続さ れた抵抗素子 R及びインダクタ素子 Lを用いた例である。バイアス回路は、図 14〜図 16で示した回路に限定されるものではなぐ一方の端子へ印加された直流電圧が他 方の端子から出力されればどのような回路を用いてもよい。例えば直列に接続された 抵抗素子とインダクタ素子を備えた回路を用いることも可能である。
[0038] また、図 4に示した電位生成回路 41には、例えば図 17〜図 19に示す回路を用い ることがでさる。
[0039] 図 17〜図 19は図 4に示した電位生成回路の具体例を示す回路図である。
[0040] 図 17に示す回路は、 4つのダイオード 113〜116及び抵抗素子 87〜89を備えた 構成である。入力端子 42にはダイオード 113のアノード及びダイオード 114のカソー ドが接続され、入力端子 43にはダイオード 115のアノード及びダイオード 116のカソ ードが接続されて 、る。ダイオード 113及びダイオード 115の力ソードとダイオード 11 4及びダイオード 116のアノード間には直列に接続された抵抗素子 87〜89が挿入さ れている。また、抵抗素子 87と抵抗素子 88の接続点は出力端子 47と接続され、抵 抗素子 88と抵抗素子 89の接続点は出力端子 48と接続されている。 [0041] 図 18に示す回路は、図 17に示したダイオード 113及びダイオード 115の力ソードと ダイオード 114及びダイオード 116のアノード間に、直列に接続されたダイオード 11 7、ダイオード 118及び抵抗素子 88が挿入された構成である。また、ダイオード 118 の力ソードと抵抗素子 88の接続点が出力端子 47と接続され、ダイオード 113及びダ ィオード 115の力ソードとダイオード 117のアノードの接続点が出力端子 48と接続さ れている。その他の構成は図 17に示した回路と同様である。
[0042] 図 19に示す回路は、 4つのダイオード 113〜116のみ備えた構成である。入力端 子 42にはダイオード 113のアノード及びダイオード 114の力ソードが接続され、入力 端子 43にはダイオード 115のアノード及びダイオード 116の力ソードが接続されて ヽ る。ダイオード 113及びダイオード 115の力ソードは出力端子 48と接続され、ダイォ ード 114及びダイオード 116のアノードは出力端子 47と接続されている。
[0043] 図 17〜図 19では、電位生成回路 41に 2つの出力端子 47、 48を備える回路例を 示した力 第 1のスィッチ部 21及び第 2のスィッチ部 22のバイアス端子が 1つの場合 ( 図 6、図 8、図 11及び図 13参照）は、いずれか一方の出力端子のみ用いればよい。 また、第 1のスィッチ部 21及び第 2のスィッチ部 22が 3つ以上のバイアス端子を備え て 、る場合は、例えば図 17〜図 19に示したダイオード 113及びダイオード 115の力 ソードとダイオード 114及びダイオード 116のアノード間にさらに抵抗素子やダイォー ドを直列に挿入し、その接続点を出力端子と接続すればよい。電位生成回路 41は、 図 17〜図 19に示した回路に限定されるものではなぐ第 1のスィッチ部 21及び第 2 のスィッチ部 22へ入力される制御信号から 1つ以上の電圧を生成できる回路であれ ば、どのような回路を用いてもよい。
[0044] 次に第 1実施例の高周波スィッチ回路の動作について図 20、図 21を用いて説明 する。
[0045] 図 20は図 4に示した第 1のスィッチ部 21及び第 2のスィッチ部 22に図 7に示した回 路を用い、第 1のスィッチ部 21及び第 2のスィッチ部 22が備えるバイアス回路に図 1 4に示した回路を用い、電位生成回路 41に図 17に示した回路を用 、た例である。
[0046] 図 20に示す高周波スィッチ回路では、抵抗素子力も成るバイアス回路 101が第 1 のスィッチ部 21と第 2のスィッチ部 22とで共有されている。また、図 20に示す高周波 スィッチ回路では、第 1のスィッチ部 21のバイアス端子 31と第 2のスィッチ部 22のバ ィァス端子 33とが共通に用いられ、第 1のスィッチ部 21のバイアス端子 32と第 2のス イッチ部 22のバイアス端子 34とが共通に用いられて 、る。
[0047] 図 20に示す高周波スィッチ回路には、図 1に示した関連技術の高周波スィッチ回 路と同様に、第 1のスィッチ部 21の制御端子 11と第 2のスィッチ部 22の制御端子 12 にハイレベルとロウレベルの 2値の制御信号が相補入力される。以下では、第 1のス イッチ部 21の制御端子 11にハイレベルの制御信号が入力され、第 2のスィッチ部の 制御端子 12にロウレベルの制御信号が入力される場合を例にして、その動作を説明 する。
[0048] 第 1のスィッチ部 21は、制御端子 11にハイレベルの制御信号が入力されると、直列 に接続された FET51〜54がそれぞれオンする。一方、第 2のスィッチ部 22は、制御 端子 12にロウレベルの制御信号が入力されると、直列に接続された FET51〜54が それぞれオフする。
[0049] 第 1のスィッチ部 21の制御端子 11にハイレベルの制御信号が入力され、第 2のスィ ツチ部 22の制御端子 12にロウレベルの制御信号が入力されると、電位生成回路 41 の入力端子 43にハイレベルの電圧が供給され、入力端子 42にロウレベルの電圧が 供給される。
[0050] 電位生成回路 41は、入力端子 43にハイレベルの電圧が供給され、入力端子 42に ロウレベルの電圧が供給されると、ダイオード 113〜116により、ノ、ィレベルと口ウレ ベルの電位差にほぼ等しい電圧を直列に接続された抵抗素子 87〜89に印加する。 このとき、出力端子 47及び出力端子 48からは抵抗素子 87〜89によって分圧された 電圧がそれぞれ出力される。
[0051] 出力端子 47の出力電圧は第 1のスィッチ部 21のノ ィァス端子 32と第 2のスィッチ 部 22のバイアス端子 34へ供給され、出力端子 48の出力電圧は第 1のスィッチ部 21 のバイアス端子 31と第 2のスィッチ部 22のバイアス端子 33へ供給される。
[0052] 通常、第 1のスィッチ部 21が備えるオン状態の各 FETのドレイン電極とソース電極 の電位は制御端子 11に印加されたノヽィレベルとほぼ同じ電位になる。しかしながら、 図 20に示す回路では、バイアス端子 31、 32に対して制御端子 11に印加されるハイ レベルの電圧よりも低い電圧を印加することで、 RFノードの電位が下がり、ゲート端 子の印加電圧が大きくなるように作用する。その結果、図 22に示すようにオン状態の FETのオン抵抗が小さくなり、ドレイン端子またはソース端子力 入力される入力電 圧の変動に対する FETのオン抵抗の変動が抑制される。一方、第 2のスィッチ部 22 が備えるオフ状態の各 FETの入力抵抗は大きいため、第 2のスィッチ部 22が備える 各 FETのドレイン端子及びソース端子には、バイアス端子 31〜 34に入力された電圧 がそのまま印加される。すなわち、オフ状態の FETのドレイン 'ソース間に電位差を与 えることができる。その結果、図 23に示すように入力電圧の変動に対する FETのオフ 容量の変動が抑制される。そのため、図 20に示す高周波スィッチ回路を通過するこ とで発生する高周波信号の歪を低減できる。
[0053] 図 21は図 4に示した第 1のスィッチ部 21及び第 2のスィッチ部 22に図 12に示した 回路を用い、第 1のスィッチ部 21及び第 2のスィッチ部 22が備えるバイアス回路に図 14に示した回路を用い、電位生成回路 41に図 17に示した回路を用いた例である。
[0054] 図 21に示す高周波スィッチ回路では、抵抗素子力も成るバイアス回路 101が第 1 のスィッチ部 21と第 2のスィッチ部 22とで共有されている。また、図 21に示す高周波 スィッチ回路では、第 1のスィッチ部 21のバイアス端子 31と第 2のスィッチ部 22のバ ィァス端子 33とが共通に用いられ、第 1のスィッチ部 21のバイアス端子 32と第 2のス イッチ部 22のバイアス端子 34とが共通に用いられて 、る。
[0055] 図 21に示す高周波スィッチ回路には、図 1に示した関連技術の高周波スィッチ回 路と同様に、第 1のスィッチ部 21の制御端子 11と第 2のスィッチ部 22の制御端子 12 にハイレベルとロウレベルの 2値の制御信号が相補入力される。以下では、第 1のス イッチ部 21の制御端子 11にハイレベルの制御信号が入力され、第 2のスィッチ部の 制御端子 12にロウレベルの制御信号が入力される場合を例にして、その動作を説明 する。
[0056] 第 1のスィッチ部 21は、制御端子 11にハイレベルの制御信号が入力されると、直列 に接続された FET51〜54がそれぞれオンする。一方、第 2のスィッチ部 22は、制御 端子 12にロウレベルの制御信号が入力されると、直列に接続された FET51〜54が それぞれオフする。 [0057] 第 1のスィッチ部 21の制御端子 11にハイレベルの制御信号が入力され、第 2のスィ ツチ部 22の制御端子 12にロウレベルの制御信号が入力されると、電位生成回路 41 の入力端子 43にハイレベルの電圧が供給され、入力端子 42にロウレベルの電圧が 供給される。
[0058] 電位生成回路 41は、入力端子 43にハイレベルの電圧が供給され、入力端子 42に ロウレベルの電圧が供給されると、ダイオード 113〜116により、ノ、ィレベルと口ウレ ベルの電位差にほぼ等しい電圧を直列に接続された抵抗素子 87〜89に印加する。 このとき、出力端子 47及び出力端子 48からは抵抗素子 87〜89によって分圧された 電圧がそれぞれ出力される。
[0059] 出力端子 47の出力電圧は第 1のスィッチ部 21のノ ィァス端子 32と第 2のスィッチ 部 22のバイアス端子 34へ供給され、出力端子 48の出力電圧は第 1のスィッチ部 21 のバイアス端子 31と第 2のスィッチ部 22のバイアス端子 33へ供給される。
[0060] 通常、第 1のスィッチ部 21が備えるオン状態の各 FETのドレイン電極とソース電極 の電位は制御端子 11に印加されたノヽィレベルとほぼ同じ電位になる。しかしながら、 図 21に示す回路では、バイアス端子 31、 32に対して、制御端子 11に印加されるハ ィレベルの電圧よりも低い電圧を印加することで、 RFノードの電位が下がり、ゲート端 子の印加電圧を大きくするように作用する。その結果、図 22に示すようにオン状態の FETのオン抵抗が小さくなり、ドレイン端子またはソース端子力 入力される入力電 圧の変動に対する FETのオン抵抗の変動が抑制される。一方、第 2のスィッチ部 22 の両端の高周波端子 1及び高周波端子 3の電圧は、高周波端子 1には、前述の第 1 スィッチ部 21における RFノードの電圧の説明の様に、バイアス端子 31、 32の電圧 がバイアス回路 101, ノィァス回路 102により分圧されて印加され、高周波端子 3に は、バイアス回路 105を介してバイアス端子 31の電圧が印加される。第 2のスィッチ 部 22が備えるオフ状態の各 FETのドレイン端子及びソース端子には、抵抗素子 95 〜98により、前記高周波端子 1と高周波端子 3に印加された電圧力も分圧された電 圧が印加される。すなわち、オフ状態の FETのドレイン 'ソース間に電位差を与えるこ とができる。その結果、図 23に示すように入力電圧の変動に対する FETのオフ容量 の変動が抑制される。そのため、図 21に示す高周波スィッチ回路を通過することで 発生する高周波信号の歪を低減できる。
[0061] 図 21に示した高周波スィッチ回路にお 、て第 1のスィッチ部 21及び第 2のスィッチ 部 22として用いる図 12に示した回路は、 FETのドレイン端子とソース端子間に並列 に接続された抵抗素子 95〜98を備えている。それに対して図 10に示した回路は抵 抗素子 95〜98を備えていないが、図 10に示した回路も直列に接続された複数の F ETの両端と接続される高周波端子間に印加された電圧がオフ状態の FETの抵抗で 分配されるため、オフ状態の各 FETのドレイン端子とソース端子間に電位差が発生 する。そのため、図 12に示した回路を用いる場合と同様の効果を得ることができる。
[0062] 図 12に示しように、スィッチ部に抵抗素子 95〜98を備えることで、印加電圧に依存 する、非常に高抵抗である FETのオフ状態の抵抗を使用するよりも、各 FETのドレイ ン端子とソース端子間に電位差を安定して与えることができるため、より大きな歪低減 の効果を得ることができる。 FETのドレイン端子とソース端子間に抵抗素子を接続す る構成は、図 5〜図 11に示した 、ずれのスィッチ部にも適用することが可能である。 このことは、第 1実施例だけでなぐ後述する第 2実施例でも同様である。
[0063] なお、第 1のスィッチ部 21及び第 2のスィッチ部 22には、図 5〜図 13に示した回路 のいずれを用いてもよぐ第 1のスィッチ部 21及び第 2のスィッチ部 22が備えるバイァ ス回路には図 14〜図 16に示した回路のいずれを用いてもよぐ電位生成回路 41に は図 17〜図 19に示した回路のいずれを用いてもよい。
[0064] なお、第 1のスィッチ部 21及び第 2のスィッチ部 22は、図 5及び図 6に示した例では 1つの FETを用 、て構成され、図 7〜図 13に示した例では 4つの FETを用 、て構成 された例を示している力 これらスィッチ部を構成する FETの数は図 5〜図 13で示し た数に限定されるものではない。また、これらの回路をどのように組み合わせても、図 20や図 21に示した回路と同様に、オン状態の FETのドレイン 'ソース端子の電位を 低下させ、オフ状態の FETのドレイン 'ソース間に電位差を与えることができる。その ため、オン状態の各 FETのオン抵抗の変動及びオフ状態の FETのオフ容量の変動 が抑制され、高周波スィッチ回路を通過することで発生する高周波信号の歪を低減 できる。
[0065] なお、バイアス回路に用いる各抵抗素子には、 FETのオン抵抗を無視できる程度 に、かつそれらの抵抗素子を介して高周波信号が漏洩することによる電力損失が大 きくならないように十分に大きな値のものを用いることが好ましい。但し、 FETのオフ 抵抗よりは小さぐかつ抵抗素子に流れる電流によって生じる電圧降下が無視できる 程度の値に設定する。
[0066] 図 21に示した高周波スィッチ回路と図 1に示した関連技術の高周波スィッチ回路 の入力パワーに対する高調波（入力周波数の 2倍の周波数）レベルをシミュレーショ ンにより求めた結果を図 24に示す。図 24に示すように、第 1実施例の高周波スィッチ 回路は、関連技術の高周波スィッチ回路に比べて高調波が約 5dBcだけ改善される ことが分力ゝる。
(第 2実施例）
図 25は第 2実施例の高周波スィッチ回路の構成を示すブロック図である。なお、図 25は DPDT (2極双投： double pole double through)型の高周波スィッチ回路に第 2実施例の構成を適用した例である。
[0067] 図 25に示すように、第 2実施例の高周波スィッチ回路は、高周波信号を通過または 遮断する第 1のスィッチ部 21、第 2のスィッチ部 22、第 3のスィッチ部 23及び第 4のス イッチ部 24と、第 1のスィッチ部 21〜第 4のスィッチ部 24にバイアス電圧を供給する 電位生成回路 41とを有する構成である。
[0068] 第 1のスィッチ部 21は高周波信号が入出力される第 1の高周波端子 1と第 2の高周 波端子 2間に挿入され、第 2のスィッチ部 22は高周波信号が入出力される第 2の高 周波端子 2と第 4の高周波端子 3間に挿入されている。また、第 3のスィッチ部 23は 高周波信号が入出力される第 3の高周波端子 3と第 4の高周波端子 4間に挿入され、 第 4のスィッチ部 24は高周波信号が入出力される第 4の高周波端子 4と第 1の高周 波端子 1間に挿入されている。図 25に示すように、第 1のスィッチ部 21〜第 4のスイツ チ部 24は、互 、の高周波端子を共有することでリング状に接続された構成である。
[0069] 第 1のスィッチ部 21は、高周波信号を通過または遮断するための制御信号が入力 される制御端子 11と、第 1のスィッチ部 21内の回路にバイアス電圧を供給するため のバイアス端子 31及び 32とを備えている。第 2のスィッチ部 22は、高周波信号を通 過または遮断するための制御信号が入力される制御端子 12と、第 2のスィッチ部 22 内の回路にバイアス電圧を供給するためのバイアス端子 33及び 34とを備えている。 第 3のスィッチ部 23は、オン'オフを制御するための制御信号が入力される制御端子 13と、第 3のスィッチ部 23内の回路にバイアス電圧を供給するためのバイアス端子 3 5及び 36とを備えている。第 4のスィッチ部 24は、オン'オフを制御するための制御信 号が入力される制御端子 14と、第 4のスィッチ部 24内の回路にバイアス電圧を供給 するためのノィァス端子 37及び 38とを備えて 、る。
[0070] 第 1のスィッチ部 21のノ ィァス端子 32、第 2のスィッチ部 22のバイアス端子 34、第 3のスィッチ部 23のバイアス端子 36及び第 4のスィッチ部 24のバイアス端子 38は電 位生成回路 41の出力端子 47と接続され、第 1のスィッチ部 21のバイアス端子 31、 第 2のスィッチ部 22のバイアス端子 33、第 3のスィッチ部 23のバイアス端子 35及び 第 4のスィッチ部 24のバイアス端子 37は電位生成回路 41の出力端子 48と接続され ている。
[0071] また、第 1のスィッチ部 21の制御端子 11及び第 3のスィッチ部 23の制御端子 13は 電位生成回路 41の入力端子 42と接続され、第 2のスィッチ部 22の制御端子 12及び 第 4のスィッチ部 24の制御端子 14は電位生成回路 41の入力端子 43と接続されて いる。
[0072] 第 1のスィッチ部 21は制御端子 11から入力される制御信号にしたがってオン ·オフ し、第 2のスィッチ部 22は制御端子 12から入力される制御信号にしたがってオン'ォ フする。同様に第 3のスィッチ部 23は制御端子 13から入力される制御信号にしたが つてオン'オフし、第 4のスィッチ部 24は制御端子 14力も入力される制御信号にした がってオン ·オフする。
[0073] 電位生成回路 41は、制御端子 11〜14に入力される制御信号力も所定のバイアス 電圧を生成し、第 1のスィッチ部 21〜第 4のスィッチ部 24へそれぞれ供給する。
[0074] なお、第 1実施例と同様に、図 25に示す第 1のスィッチ部 21〜第 2のスィッチ部 24 には、例えば図 5〜図 13に示した回路を用いることができる。また、第 1のスィッチ部 21〜第 4のスィッチ部 24が備えるバイアス回路には、例えば図 14〜図 16に示した 回路を用いることができる。また、図 25に示す電位生成回路 41には、例えば図 17〜 図 19に示した回路を用いることができる。 [0075] 次に第 2実施例の高周波スィッチ回路の動作について図 26を用いて説明する。
[0076] 図 26は、図 25に示した第 1のスィッチ部 21〜第 4のスィッチ部 24に図 8に示した回 路を用い、第 1のスィッチ部 21〜第 4のスィッチ部 24が備えるバイアス回路に図 14に 示した回路を用い、電位生成回路 41に図 19に示した回路を用いた例である。但し、 電位生成回路 41は、ダイオード 113及び 115のみ備えた例である。
[0077] 図 26に示す高周波スィッチ回路では、第 1のスィッチ部 21〜第 4のスィッチ部 24に 図 8に示した回路を用いているため、第 1のスィッチ部 21〜第 4のスィッチ部 24が備 えるバイアス端子が共有され (バイアス端子 31)、電位生成回路 41の出力端子 48か らバイアス電圧が供給される。
[0078] 以下では、第 1のスィッチ部 21の制御端子 11及び第 3のスィッチ部 23の制御端子 13にハイレベルの制御信号が入力され、第 2のスィッチ部の制御端子 12及び第 4の スィッチ部 24の制御端子 14にロウレベルの制御信号が入力される場合を例にして、 その動作を説明する。
[0079] 第 1のスィッチ部 21及び第 3のスィッチ部 23は、各々の制御端子にハイレベルの制 御信号が入力されると、直列に接続された各 FETがそれぞれオンする。一方、第 2の スィッチ部 22及び第 4のスィッチ部 24は、各々の制御端子にロウレベルの制御信号 が入力されると、直列に接続された各 FETがそれぞれオフする。
[0080] 第 1のスィッチ部 21の制御端子 11及び第 3のスィッチ部 23の制御端子 13にハイレ ベルの制御信号が入力され、第 2のスィッチ部 22の制御端子 12及び第 4のスィッチ 部 24にロウレベルの制御信号が入力されると、電位生成回路 41の入力端子 42にハ ィレベルの電圧が供給され、入力端子 43にロウレベルの電圧が供給される。
[0081] 電位生成回路 41は、入力端子 42にハイレベルの電圧が供給され、入力端子 43に ロウレベルの電圧が供給されると、ダイオード 113及び 115〖こより、ハイレベルの電圧 カゝらダイオードの順方向電圧だけ低い電圧を生成し、出力端子 48から各スィッチ回 路で共有するバイアス端子 31へ供給する。
[0082] このとき、図 26に示す回路では、バイアス端子 31に対して制御端子 11、 13に印カロ されるハイレベルの電圧よりも低い電圧を印加することで、 RFノードの電位が下がり、 ゲート端子の印加電圧を大きくするように作用する。その結果、第 1実施例と同様に オン状態の FETのオン抵抗が小さくなり、ドレイン端子またはソース端子力も入力さ れる入力電圧の変動に対する FETのオン抵抗の変動が抑制される。一方、第 2のス イッチ部 22及び第 4のスィッチ部 24が備えるオフ状態の各 FETの入力抵抗は大き いため、第 2のスィッチ部 22及び第 4のスィッチ部 24が備える各 FETのドレイン端子 及びソース端子には、バイアス端子 31に供給された電圧がそのまま印加される。す なわち、オフ状態の FETのドレイン 'ソース間に電位差を与えることができる。その結 果、第 1実施例と同様に、ドレイン端子またはソース端子力 入力される入力電圧の 変動に対する FETのオフ容量の変動が抑制される。
[0083] 第 1実施例と同様に、第 1のスィッチ部 21〜第 4のスィッチ部 24には、図 5〜図 13 に示した回路のいずれを用いてもよぐ第 1のスィッチ部 21〜第 4のスィッチ部 24が 備えるバイアス回路には図 14〜図 16に示した回路のいずれを用いてもよぐ電位生 成回路 41には図 17〜図 19に示した回路のいずれを用いてもよい。なお、第 1のスィ ツチ部 21〜第 4のスィッチ部 24は、図 5及び図 6に示した例では 1つの FETを用いて 構成され、図 7〜図 13に示した例では 4つの FETを用いて構成された例を示してい る力 これらスィッチ部を構成する FETの数は図 5〜図 13で示した数に限定されるも のではない。また、これらの回路をどのように組み合わせても、図 26に示す回路と同 様に、オン状態の FETのドレイン 'ソース端子の電位を低下させ、オフ状態の FETの ドレイン 'ソース間に電位差を与えることができる。そのため、オン状態の各 FETのォ ン抵抗の変動及びオフ状態の FETのオフ容量の変動が抑制され、高周波スィッチ 回路を通過することで発生する高周波信号の歪を低減できる。
[0084] なお、バイアス回路に用いる各抵抗素子には、 FETのオン抵抗を無視できる程度 に、かつそれらの抵抗素子を介して高周波信号が漏洩することによる電力損失が大 きくならないように十分に大きな値のものを用いることが好ましい。但し、 FETのオフ 抵抗よりは小さぐかつ抵抗素子に流れる電流によって生じる電圧降下が無視できる 程度の値に設定する。
[0085] 上述した第 1実施例では高周波スィッチ回路として SPDTを例にして説明し、第 2 実施例では高周波スィッチ回路として DPDTを例にして説明したが、他の複数のポ ートを備える高周波スィッチ回路にも第 1実施例及び第 2実施例で示した構成は適 用可能である。
また、第 1実施例及び第 2実施例では、スィッチ部に Nチャネル FETを用いる回路 例を示したが、スィッチ部は Pチャネル FETを用いて構成することも可能である。その 場合、制御信号の極性を反転させれば上記と同様に動作する。

Claims

請求の範囲
[1] 制御信号にしたがって高周波信号を通過または遮断する高周波スィッチ回路であ つて、
抵抗素子を介して印加される前記制御信号にしたがってオン'オフする、前記高周 波信号の通過経路となる電界効果トランジスタ、及び前記電界効果トランジスタのドレ イン端子とソース端子間に電位差が生じるように、前記制御信号の電圧よりも低 ヽ、 異なるバイアス電圧を印加するための複数のバイアス回路を備えたスィッチ部と、 前記制御信号から前記バイアス電圧を生成し、前記バイアス回路へ供給する電位 生成回路と、
を有する高周波スィッチ回路。
[2] 前記スィッチ部は、
前記抵抗素子を介して印加される前記制御信号にしたがってオン'オフする、前記 高周波信号の通過経路となる、直列に接続された複数の電界効果トランジスタを備 え、
前記バイアス回路が、前記複数の電界効果トランジスタのドレイン端子とソース端子 の接続点毎にそれぞれ設けられた請求項 1記載の高周波スィッチ回路。
[3] 前記複数の電界効果トランジスタのドレイン端子とソース端子の接続点毎にそれぞ れ設けられたバイアス回路の少なくとも 1つが該電界効果トランジスタのゲート端子と 前記接続点間に設けられた請求項 2記載の高周波スィッチ回路。
[4] 前記スィッチ部は、
前記抵抗素子を介して印加される前記制御信号にしたがってオン'オフする、前記 高周波信号の通過経路となる、直列に接続された複数の電界効果トランジスタを備 え、
前記バイアス回路が、直列に接続された複数の電界効果トランジスタの両端に位置 するドレイン端子またはソース端子と前記高周波信号の入出力端子との 2つの接続 点に設けられた請求項 1記載の高周波スィッチ回路。
[5] 一方のバイアス回路が、直列に接続された複数の電界効果トランジスタの両端に位 置するドレイン端子またはソース端子と前記高周波信号の入出力端子の接続点に設 けられ、
他方のバイアス回路が、直列に接続された複数の電界効果トランジスタの両端に位 置するドレイン端子またはソース端子と該電界効果トランジスタのゲート端子間に設 けられた請求項 4記載の高周波スィッチ回路。
[6] 前記電界効果トランジスタのドレイン端子とソース端子間に並列に接続された抵抗 素子を備える請求項 1から 5のいずれか 1項記載の高周波スィッチ回路。
[7] 前記電位生成回路は、
前記制御信号の電圧よりも順方向電圧だけ低い電圧を前記バイアス電圧として供 給するダイオードを有する請求項 1から 6のいずれか 1項記載の高周波スィッチ回路
[8] 前記電位生成回路は、
前記ダイオードの出力電圧を分圧し、前記バイアス電圧として供給する複数の抵抗 素子を有する請求項 7記載の高周波スィッチ回路。
[9] 前記ノィァス回路は、
抵抗素子である請求項 1から 8のいずれか 1項記載の高周波スィッチ回路。
[10] 前記バイアス回路は、
インダクタ素子である請求項 1から 8のいずれ力 1項記載の高周波スィッチ回路。
[11] 前記バイアス回路は、
並列に接続された抵抗素子及びインダクタ素子である請求項 1から 8のいずれか 1 項記載の高周波スィッチ回路。
[12] 前記高周波信号が入出力される高周波端子の一方を共有する請求項 1から 11の いずれか 1項記載の 2つのスィッチ部と、
前記 2つのスィッチ部に前記バイアス電圧を供給する請求項 1から 11のいずれか 1 項記載の電位生成部と、
を有する高周波スィッチ回路。
[13] 前記高周波信号が入出力される高周波端子を共有することでリング状に接続され た請求項 1から 11のいずれ力 1項記載の 4つのスィッチ部と、
前記 4つのスィッチ部に前記バイアス電圧を供給する請求項 1から 12のいずれか 1 項記載の電位生成部と、 を有する高周波スィッチ回路。
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