KR20230133237A - 비교 수단을 구비한 장치 및 비교 수단을 구비한 장치의 작동 방법 - Google Patents

Abstract

본 발명은 제1 비교 수단을 포함하는 장치에 관한 것으로, 상기 제1 비교 수단은 제1 기준 전류를 제공하는 제1 기준 전류 제공 수단 및 제1 비교 전류를 제공하는 제1 비교 전류 제공 수단을 포함하고, 상기 제1 비교 수단은, 제1 비교 결과를 얻기 위해 제1 기준 전류를 제1 비교 전류와 비교하도록, 그리고 상기 제1 비교 결과에 기반하여 제1 비교 결과를 특성화하는 제1 출력 신호를 출력하도록 구성된다.

Description

비교 수단을 구비한 장치 및 비교 수단을 구비한 장치의 작동 방법{DEVICE WITH A COMPARING MEANS AND METHOD FOR OPERATING A DEVICE WITH A COMPARING MEANS}

본 발명의 개시내용은 비교 수단을 구비한 장치에 관한 것이다.

본 발명의 개시내용은 또한 비교 수단을 구비한 장치의 작동 방법에 관한 것이다.

실시예들은 제1 비교 수단을 포함하는 장치에 관한 것으로, 상기 제1 비교 수단은 제1 기준 전류를 제공하는 제1 기준 전류 제공 수단 및 제1 비교 전류를 제공하는 제1 비교 전류 제공 수단을 포함하며, 상기 제1 비교 수단은, 제1 비교 결과를 얻기 위해 제1 기준 전류를 제1 비교 전류와 비교하도록, 그리고 상기 제1 비교 결과에 기반하여 제1 비교 결과를 특성화하는 제1 출력 신호를 출력하도록 구성된다.

또 다른 실시예에서, 상기 장치는 적어도 하나의 제2 비교 수단을 포함하도록 구성되고, 상기 제2 비교 수단은 제2 기준 전류를 제공하는 제2 기준 전류 제공 수단 및 제2 비교 전류를 제공하는 제2 비교 전류 제공 수단을 포함하며, 상기 제2 비교 수단은, 제2 비교 결과를 얻기 위해 제2 기준 전류를 제2 비교 전류와 비교하도록, 그리고 상기 제2 비교 결과에 기반하여 제2 비교 결과를 특성화하는 제2 출력 신호를 출력하도록 구성된다. 이는 또 다른 실시예에서 예를 들어, 아날로그/디지털 변환 수단, 예컨대 2-스테이지(two-stage) 아날로그/디지털 변환 수단의 제공을 가능하게 하며, 이 경우 제1 스테이지(stage)는 예컨대 MSB(most significant bit)에 상응하게, 예를 들어 제1 비교 수단에 의해 구현될 수 있고, 제2 스테이지는 예컨대 LSB(least significant bit)에 상응하게, 예를 들어 제2 비교 수단에 의해 구현될 수 있다.

또 다른 실시예에서, 제2 비교 수단은, 제1 출력 신호를 수신하도록, 그리고 제2 기준 전류와 제2 비교 전류와 제1 출력 신호에 기반하여 제2 비교 결과를 구하도록 구성된다.

또 다른 실시예에서, 제2 비교 수단은, 제1 출력 신호에 기반하여 제1 비교 수단과 연관된 전류를 제공하도록, 그리고 제1 비교 수단과 연관된 전류를 비교 시 함께 고려하도록 구성되며, 예를 들어 제2 비교 수단은, 제1 비교 수단과 연관된 전류를 제공하기 위해, 제1 출력 신호에 기반하여 제어 가능한 전류원을 포함한다. 이를 통해, 예를 들어 아날로그/디지털 변환 수단이 제공될 경우, 예를 들어 제1 비교 수단과 연관된 전류에 기반하여 LSB 스테이지의 전류 비교에 영향이 미침으로써, 예컨대 MSB의 상태 변경이 고려될 수 있다.

또 다른 실시예에서, 제2 비교 수단은, 제1 비교 수단과 연관된 전류와 제2 비교 전류의 합을 구하고, 이 합으로부터 제2 기준 전류를 감산하도록 구성된다.

또 다른 실시예에서, 제2 비교 수단은, 제1 비교 수단과 연관된 전류 및 제2 비교 전류를 제2 비교 수단과 연관된 회로 노드점에 공급하고, 제2 비교 수단과 연관된 회로 노드점으로부터 제2 기준 전류를 방출하도록 구성된다. 또 다른 실시예에서, 예를 들어 제2 비교 수단과 연관된 회로 노드점의 전기 전위가 제2 출력 신호로서 사용될 수 있다. 이는 또 다른 실시예에서 유사한 방식으로, 예를 들어 제1 비교 수단에도 적용되며, 복수의(예컨대 2개 이상의) 비교 수단이 제공된 경우에는 복수의 비교 수단에도 적용된다.

또 다른 실시예에서, 상기 장치는 n개의(n=1, 2, 3, ...) 비교 수단을 포함하고(예를 들어 위에서 이미 예시적으로 언급한 제1 및/또는 제2 비교 수단을 포함하기도 함), n 번째 비교 수단은 n 번째 기준 전류를 제공하는 n 번째 기준 전류 제공 수단 및 n 번째 비교 전류를 제공하는 n 번째 비교 전류 제공 수단을 포함하며, n 번째 비교 수단은, n 번째 비교 결과를 얻기 위해 n 번째 기준 전류를 n 번째 비교 전류와 비교하도록, 그리고 상기 n 번째 비교 결과에 기반하여 n 번째 비교 결과를 특성화하는 n 번째 출력 신호를 출력하도록 구성된다. 달리 말하면, 그에 따라 또 다른 실시예에서, 상기 장치의 복수의 또는 모든 비교 수단이 예를 들어 각각의 기준 전류 제공 수단 및/또는 각각의 비교 전류 제공 수단과 관련하여 적어도 부분적으로 일치하거나 필적하는 구조를 가질 수 있다.

또 다른 실시예에서, n개의 비교 수단 중 k 번째 비교 수단(k=2, .., n)은, (k-1) 번째 비교 수단의 적어도 하나의 출력 신호를 수신하도록, 그리고 k 번째 기준 전류와 k 번째 비교 전류와 (k-1) 번째 비교 수단의 적어도 하나의 출력 신호에 기반하여 k 번째 비교 결과를 구하도록 구성된다. 그로 인해, 또 다른 실시예에서, 일부 스테이지들 또는 비교 수단들의 비교는 적어도 하나의 다른 비교 수단의 상태 또는 출력 신호에 기반하여 수행될 수 있다.

또 다른 실시예에서, n개의 비교 수단 중 k 번째 비교 수단(k=2, .., n)은, 매 i 번째 비교 수단(i=k-1, k-2, ..., 1)의 개별 출력 신호를 수신하도록, 그리고 k 번째 기준 전류와 k 번째 비교 전류와 매 i 번째 비교 수단의 개별 출력 신호에 기반하여 k 번째 비교 결과를 구하도록 구성된다. 이를 통해, 또 다른 실시예에서, 일부 스테이지들 또는 비교 수단들의 비교가 일부 다른 스테이지들 또는 비교 수단들의 상태 또는 출력 신호에 기반하여 수행될 수 있고, 예를 들어, 또 다른 실시예에 따른 아날로그/디지털 변환 수단의 영역에서 사용할 경우, 예컨대 MSB에서부터 LSB까지의 중요도 순서에 따라 k 번째 스테이지에 앞서 있는(따라서, k 번째 스테이지보다 중요도가 더 높은 스테이지와 관련된) 아날로그/디지털 변환 수단의 스테이지의 상태 또는 출력 신호에 기반하여 수행될 수 있다.

또 다른 실시예에서, k 번째 비교 수단은, 매 i 번째 비교 수단의 개별 출력 신호에 기반하여 i 번째 비교 수단과 연관된 전류를 제공하도록, 그리고 i 번째 비교 수단과 연관된 전류를 비교 시 함께 고려하도록 구성되며, 예를 들어 k 번째 비교 수단은, i 번째 비교 수단과 연관된 전류와 k 번째 비교 전류의 합을 구하고, 이 합으로부터 k 번째 기준 전류를 감산하도록 구성된다.

또 다른 실시예에서, 적어도 하나의 n 번째 비교 수단이 제1 트랜지스터 및 제2 트랜지스터로 구성된 직렬 회로를 가지며, 상기 제1 트랜지스터는 n 번째 기준 전류 제공 수단의 적어도 일부를 형성하고, 제2 트랜지스터는 n 번째 비교 전류 제공 수단의 적어도 일부를 형성한다.

또 다른 실시예에서, 제1 트랜지스터 및/또는 제2 트랜지스터가 전계 효과 트랜지스터, 예를 들어 MOSFET(예컨대 N-채널 MOSFET 또는 P-채널 MOSFET)로서 형성된다. 이 경우, 또 다른 실시예에서, 예컨대 제1 트랜지스터 및 제2 트랜지스터의 드레인-소스 경로가 앞서 예시적으로 기술한 직렬 회로에 따라 직렬로 연결된다.

또 다른 실시예에서, 제1 트랜지스터 및/또는 제2 트랜지스터가 예를 들어 NPN 타입 또는 PNP 타입의 바이폴라 트랜지스터로서 형성된다. 이 경우, 또 다른 실시예에서, 예컨대 제1 트랜지스터 및 제2 트랜지스터의 콜렉터-이미터 경로가 앞서 예시적으로 기술한 직렬 회로에 따라 직렬로 연결된다.

또 다른 실시예에서, 제1 트랜지스터 및/또는 제2 트랜지스터 대신 예컨대 각각 하나의 (예를 들어 다른 유형의) 제어 가능한 전류원 또는 제어 가능한 전기 저항이 제공될 수 있다.

또 다른 실시예에서, 직렬 회로에 예를 들어 제1 트랜지스터에서의 전압 강하를 보상하기 위한 보상 수단이 할당되며, 예를 들어 상기 보상 수단은 상기 직렬 회로에 직렬로 연결된다.

또 다른 실시예에서, 제1 트랜지스터와 제2 트랜지스터 사이에 위치한 직렬 회로의 회로 노드점에 적어도 일시적으로 i 번째 비교 수단과 연관된 전류가 인가될 수 있다.

또 다른 실시예에서, n 번째 기준 전류 제공 수단은 제1 전류 미러 수단의 부분이다. 또 다른 실시예에서, 제1 전류 미러 수단은 예를 들어 복수의 비교 수단에 각각 상응하는 기준 전류를 공급한다. 또 다른 실시예에서, 제1 전류 미러 수단은 예컨대 하나의 입력 및 n개의 출력을 갖는 전류 미러 수단으로서 형성될 수 있고, 제1 전류 미러 수단에는 그의 입력을 통해 예를 들어 기준 전류, 예컨대 기본 기준 전류가 공급될 수 있으며, 제1 전류 미러 수단은 그의 n개의 출력에 예를 들어, 기준 전류, 예컨대 기본 기준 전류로부터 유도된 각각 하나의 n 번째 기준 전류를 출력한다.

또 다른 실시예에서, n 번째 기준 전류 제공 수단은 제2 전류 미러 수단의 부분이다. 또 다른 실시예에서, 제2 전류 미러 수단은 예를 들어 복수의 비교 수단에 각각 상응하는 비교 전류를 공급한다. 또 다른 실시예에서, 제2 전류 미러 수단은 예컨대 하나의 입력 및 n개의 출력을 갖는 전류 미러 수단으로서 형성될 수 있고, 제2 전류 미러 수단에는 그의 입력을 통해 예를 들어 입력 전류, 예컨대 디지털 출력 신호로 변환될 (아날로그, 즉, 예컨대 시간- 및 값 연속적) 입력 전류가 공급될 수 있으며, 제2 전류 미러 수단은 그의 n개의 출력에 예를 들어, 입력 전류로부터 유도된 각각 하나의 n 번째 비교 전류를 출력한다.

또 다른 실시예들은 전술한 청구 대상 중 적어도 하나에 따른 적어도 하나의 장치를 갖는 아날로그/디지털 변환 수단과 관련되며, 이 변환 수단은 입력 전류를 수신하도록, 그리고 이 입력 전류에 기반하여 디지털 출력 신호를 생성하도록 구성된다. 예를 들어, 상기 변환 수단의 상응하는 중요도의 비트를 결정하기 위해, 상기 장치의 각각 하나의 비교 수단이 사용될 수 있다. 이를 위해, 또 다른 실시예에서, 상이한 비교 수단에 대해 기준 전류 및/또는 비교 전류의 전류 세기가 각각 적절하게 선택될 수 있다.

또 다른 실시예에서, 변환 수단은, 기준 전류에 기반하여 적어도 제1 기준 전류 또는 n 번째 기준 전류를 예를 들어 하나의 전류 미러 수단 또는 제1 전류 미러 수단을 이용하여 생성하도록 구성되며, 예를 들어, n 번째 기준 전류의 전류 세기는 변환 수단의 n 번째 스테이지의 중요도에 상응한다.

또 다른 실시예에서, 변환 수단은, 입력 전류에 기반하여 적어도 제1 비교 전류 또는 n 번째 비교 전류를 예를 들어 하나의 전류 미러 수단 또는 제2 전류 미러 수단을 이용하여 생성하도록 구성되며, 예를 들어, n 번째 비교 전류의 전류 세기는 변환 수단의 n 번째 스테이지의 중요도에 상응한다.

또 다른 실시예들은, 제1 비교 수단을 포함하는 장치의 작동 방법에 관한 것으로, 상기 제1 비교 수단은 제1 기준 전류 제공 수단 및 제1 비교 전류 제공 수단을 포함하고, 상기 방법은: 제1 기준 전류 제공 수단을 이용하여 제1 기준 전류를 제공하는 단계, 제1 비교 전류 제공 수단을 이용하여 제1 비교 전류를 제공하는 단계, 제1 비교 결과를 얻기 위해 제1 기준 전류와 제1 비교 전류를 비교하는 단계, 및 상기 제1 비교 결과에 기반하여 제1 비교 결과를 특성화하는 제1 출력 신호를 출력하는 단계를 포함한다.

또 다른 실시예에서, 상기 장치는 적어도 하나의 제2 비교 수단을 포함하도록 구성되고, 상기 제2 비교 수단은 제2 기준 전류를 제공하는 제2 기준 전류 제공 수단 및 제2 비교 전류를 제공하는 제2 비교 전류 제공 수단을 포함하며, 상기 제2 비교 수단은, 제2 비교 결과를 얻기 위해 제2 기준 전류를 제2 비교 전류와 비교하고, 상기 제2 비교 결과에 기반하여 제2 비교 결과를 특성화하는 제2 출력 신호를 출력하며, 예를 들어 제2 비교 수단은 제1 출력 신호를 수신하고, 제2 기준 전류와 제2 비교 전류와 제1 출력 신호에 기반하여 제2 비교 결과를 구한다.

또 다른 실시예에서, 상기 실시예들에 따른 원리는 n개의(n=1, 2, 3, ...) 비교 수단을 포함하는 장치 또는 그러한 장치를 작동하는 방법에도 유사한 방식으로 적용될 수 있다.

또 다른 실시예들은, 예컨대 제어 가능한 전기 저항을 갖는 요소의 행렬 및 상기 실시예들에 따른 적어도 하나의 아날로그/디지털 변환 수단을 포함하는, 예를 들어 스칼라 곱(scalar product)의 산출을 위한 계산 수단, 예컨대 벡터 행렬 곱셈기(vector matrix multiplier), 예컨대 내적 엔진(dot product engine)에 관련된다.

또 다른 실시예들은, 상기 실시예들에 따른 장치 및/또는 상기 실시예들에 따른 적어도 하나의 아날로그/디지털 변환 수단 및/또는 상기 실시예들에 따른 방법 및/또는 상기 실시예들에 따른 계산 수단을 하기의 요소들 중 적어도 하나를 위해 사용하는 것에 관련된다: a) 이진값으로의 전류 변환, b) 이진 코딩의 실행, c) 전기 구동식의, 예를 들어 완전 전기 구동식의 아날로그/디지털 변환기의 제공.

본 발명의 또 다른 특징, 이용 가능성 및 장점은 도면부의 도면들에 도시된 발명의 실시예의 하기 설명부에 명시되어 있다. 설명되거나 도시된 모든 특징은 그 자체로 또는 임의로 조합되어, 청구항 또는 그의 인용관계에서의 본 발명의 요약과 관계없이 또는 상세한 설명이나 도면부에서의 본 발명의 기재 형식이나 표현에 관계없이, 본 발명의 대상을 형성한다.

도 1은 실시예에 따른 간소화된 개략적 블록선도이다.
도 2는 실시예에 따른 간소화된 개략적 흐름도이다.
도 3은 실시예에 따른 간소화된 개략적 블록선도이다.
도 4는 실시예에 따른 간소화된 개략적 흐름도이다.
도 5는 실시예에 따른 간소화된 개략적 흐름도이다.
도 6은 실시예에 따른 간소화된 개략적 흐름도이다.
도 7은 실시예에 따른 간소화된 개략적 흐름도이다.
도 8은 실시예에 따른 간소화된 개략적 회로도이다.
도 9는 실시예에 따른 간소화된 개략적 블록선도이다.
도 10은 실시예에 따른 간소화된 개략적 흐름도이다.
도 11은 실시예에 따른 간소화된 개략적 흐름도이다.
도 12는 실시예에 따른 간소화된 개략적 블록선도이다.
도 13은 실시예에 따른 간소화된 개략적 흐름도이다.
도 14a는 실시예에 따른 간소화된 개략적 회로도이다.
도 14b는 실시예에 따른 간소화된 개략적 회로도이다.
도 15는 실시예에 따른 간소화된 개략적 회로도이다.
도 16은 실시예에 따른 간소화된 개략적 회로도이다.
도 17은 실시예에 따른 용례의 개략적 양태를 나타내는 도면이다.

도 1 및 도 2를 참조하는 실시예는 제1 비교 수단(110-1)을 포함하는 장치(100)에 관련되고, 제1 비교 수단(110-1)은 제1 기준 전류(I_Ref-1)를 제공하는(200)(도 2) 제1 기준 전류 제공 수단(120-1) 및 제1 비교 전류(I_Vergl-1)를 제공하는(202) 제1 비교 전류 제공 수단(130-1)을 포함하며, 상기 제1 비교 수단(110-1)은, 제1 비교 결과(VE-1)를 얻기 위해 제1 기준 전류(I_Ref-1)를 제1 비교 전류(I_Vergl-1)와 비교하도록(204), 그리고 상기 제1 비교 결과(VE-1)에 기반하여 제1 비교 결과(VE-1)를 특성화하는 제1 출력 신호(AS-1)를 예컨대 이진 신호 또는 논리 신호로서 출력하도록(206) 구성된다. 또 다른 실시예에서는, 도 2에 따른 블록들의 시간 순서가 본 실시예에서와 다르게 예시될 수도 있으며, 예를 들어 복수의 블록이 적어도 부분적으로 시간상 중첩되어 또는 서로 동시에 실행될 수 있다.

또 다른 실시예에서는(도 3, 도 4), 장치(100a)가 적어도 하나의 제2 비교 수단(110-2)을 포함하고, 상기 제2 비교 수단(110-2)은 제2 기준 전류(I_Ref-2)를 제공하는(210)(도 4) 제2 기준 전류 제공 수단(120-2) 및 제2 비교 전류(I_Vergl-2)를 제공하는(212) 제2 비교 전류 제공 수단(130-2)을 포함하며, 상기 제2 비교 수단(110-2)은, 제2 비교 결과(VE-2)를 얻기 위해 제2 기준 전류(I_Ref-2)를 제2 비교 전류(I_Vergl-2)와 비교하도록(214), 그리고 상기 제2 비교 결과(VE-2)에 기반하여 제2 비교 결과(VE-2)를 특성화하는 제2 출력 신호(AS-2)를 출력하도록(216) 구성된다.

이는 또 다른 실시예에서 예를 들어, 아날로그/디지털 변환 수단(1000), 예컨대 2-스테이지 아날로그/디지털 변환 수단의 제공을 가능하게 하며, 이 경우 제1 스테이지는 예컨대 MSB(most significant bit)에 상응하게, 예를 들어 제1 비교 수단(110-1)에 의해 구현될 수 있고, 제2 스테이지는 예컨대 LSB(least significant bit)에 상응하게, 예를 들어 제2 비교 수단(110-2)에 의해 구현될 수 있다. 아날로그/디지털 변환 수단(1000)의 디지털 출력 신호(AS-AD)는 예를 들어 상기 두 스테이지(110-1, 110-2)의 출력 신호(AS-1, AS-2)에 의해 특성화된다.

예를 들어, MSB와 연관된 제1 비교 수단(110-1)을 위해 사용 가능한 제1 기준 전류(I_Ref-1)는 예컨대 최대 전류의 절반에 상응하도록 선택될 수 있다. 예를 들어, LSB와 연관된 제2 비교 수단(110-2)을 위해 사용 가능한 제2 기준 전류(I_Ref-2)는 예컨대 최대 전류의 4분의 1에 상응하도록 선택될 수 있다. 또 다른 실시예에 따른 두 스테이지에 대한 비교 전류(I_Vergl-1, I_Vergl-2)의 제공에 대해 하기에서 더 상세히 설명한다.

또 다른 실시예에서(도 3 및 도 5), 제2 비교 수단(110-2)은, 제1 출력 신호(AS-1)를 수신하도록(도 5에 따른 블록(220) 참조), 그리고 제2 기준 전류(I_Ref-2)와 제2 비교 전류(I_Vergl-2)와 제1 출력 신호(AS-1)에 기반하여 제2 비교 결과(VE-2)를 구하도록{도 5에 따른 블록(222) 참조} 구성된다{제1 비교 수단(110-1)으로부터 제2 비교 수단(110-2)으로의 제1 출력 신호(AS-1)의 공급을 기호화한, 도 3의 파선 화살표(A1)도 참조}.

또 다른 실시예에서(도 6), 제2 비교 수단(110-2)(도 3)은, 제1 출력 신호(AS-1)에 기반하여 제1 비교 수단(110-1)과 연관된 전류(I-110-1)를 제공하도록(225)(도 6), 그리고 제1 비교 수단(110-1)과 연관된 전류(I-110-1)를 비교 시(214, 222) 함께 고려하도록(227) 구성되며, 예를 들어 제2 비교 수단(110-2)은, 제1 비교 수단(110-1)과 연관된 전류(I-110-1)를 제공하기 위해(225), 제1 출력 신호(AS-1)에 기반하여 제어 가능한 전류원(SQ2)(도 3)을 포함한다. 이를 통해, 예를 들어 아날로그/디지털 변환 수단(1000)이 제공될 경우, 예를 들어 제1 비교 수단(110-1)과 연관된 전류(I-110-1)에 기반하여 LSB 스테이지(120-2)의 전류 비교에 영향이 미침으로써, 예컨대 MSB의 상태 변경이 고려될 수 있다.

또 다른 실시예에서(도 7), 제2 비교 수단(110-2)은, 제1 비교 수단(110-1)과 연관된 전류(I-110-2)와 제2 비교 전류(I_Vergl-2)의 합(SUM-2)을 구하고(230), 이 합(SUM-2)으로부터 제2 비교 전류(I_Ref-2)를 감산하도록 구성된다.

또 다른 실시예에서(도 8), 제2 비교 수단(110-2)은, 제1 비교 수단(110-1)과 연관된 전류(I-110-1) 및 제2 비교 전류(I_Vergl-2)를 제2 비교 수단(110-2)과 연관된 회로 노드점(N-110-2)에 공급하고, 제2 비교 수단(110-2)과 연관된 회로 노드점(N-110-2)으로부터 제2 기준 전류(I_Ref-2)를 방출하도록 구성된다. 또 다른 실시예에서, 예를 들어 제2 비교 수단과 연관된 회로 노드점(N-110-2)의 전기 전위가 제2 출력 신호(AS-2)로서 사용될 수 있다. 이는 또 다른 실시예에서 유사한 방식으로, 예를 들어 제1 비교 수단(110-1)에도 적용되고, 복수의(예컨대 2개 이상의) 비교 수단이 제공된 경우에는 복수의 비교 수단에도 적용되며, 예를 들어, MSB 단독으로 두 전류(I_Ref-1, I_Vergl-1)의 비교가 수행되고(따라서 출력 신호(AS-1)를 특성화하는 전위가 생성되며), 즉, 예컨대, LSB의 경우와 같이 예컨대 MSB와 연관된 전류(I-110-1)와 같은 또 다른 전류의 고려는 수행되지 않는데, 이는 MSB가 이미 최상위 숫자를 나타내기 때문이다.

또 다른 실시예에서(도 9 및 도 10), 상기 장치(100b)는 n개의(n=1, 2, 3, ...) 비교 수단(110-1, 110-2, ..., 110-n)을 포함하고{예를 들어 위에서 이미 예시적으로 언급한 제1 및/또는 제2 비교 수단(110-1, 110-2)을 포함하기도 함}, n 번째 비교 수단(110-n)은 n 번째 기준 전류(I_Ref-n)를 제공하는(도 10에 따른 블록(240) 참조) n 번째 기준 전류 제공 수단(120-n) 및 n 번째 비교 전류(I_Vergl-n)를 제공하는(도 10에 따른 블록(242) 참조) n 번째 비교 전류 제공 수단(130-n)을 포함하며, n 번째 비교 수단(110-n)은, n 번째 비교 결과(VE-n)를 얻기 위해 n 번째 기준 전류(I_Ref-n)를 n 번째 비교 전류(I_Vergl-n)와 비교하도록(도 10에 따른 블록(244) 참조), 그리고 상기 n 번째 비교 결과(VE-n)에 기반하여 n 번째 비교 결과(VE-n)를 특성화하는 n 번째 출력 신호(AS-n)를 출력하도록(도 10에 따른 블록(246) 참조) 구성된다. 달리 말하면, 그에 따라 또 다른 실시예에서, 상기 장치(100b)의 복수의 또는 모든 비교 수단(110-1, 110-2, ..., 110-n)이 예를 들어 각각의 기준 전류 제공 수단 및/또는 각각의 비교 전류 제공 수단과 관련하여 적어도 부분적으로 일치하거나 필적하는 구조를 가질 수 있다.

또 다른 실시예에서(도 11), n개의 비교 수단 중 k 번째 비교 수단(k=2, .., n)은, (k-1) 번째 비교 수단의 적어도 하나의 출력 신호를 수신하도록(250), 그리고 k 번째 기준 전류와 k 번째 비교 전류와 (k-1) 번째 비교 수단의 적어도 하나의 출력 신호에 기반하여 k 번째 비교 결과(VE-k)를 구하도록(252) 구성되며, 예를 들어 k=2인 경우에 대해 이를 예시하는 화살표(A1), 예를 들어 k=3인 경우에 대해 이를 예시하는 화살표(A2), 예를 들어 k=n인 경우에 대해 이를 예시하는 화살표(An)를 참조한다. 그로 인해, 또 다른 실시예에서, 일부 스테이지들 또는 비교 수단들의 비교는 적어도 하나의 다른 비교 수단의 상태 또는 출력 신호에 기반하여 수행될 수 있다.

또 다른 실시예에서(도 12, 도 13), n개의 비교 수단 중 k 번째 비교 수단(110-k)(k=2, .., n)은, 매 i 번째 비교 수단(i=k-1, k-2, ..., 1)의 개별 출력 신호(AS-(k-1), AS-(k-2), ..., AS-1)를 수신하도록(255)(도 13), 그리고 k 번째 기준 전류(I_Ref-k)와 k 번째 비교 전류(I_Vergl-k)와 매 i 번째 비교 수단의 개별 출력 신호(AS-(k-1), AS-(k-2), ..., AS-1)에 기반하여 k 번째 비교 결과(VE-k)를 구하도록(257) 구성된다. 이를 통해, 또 다른 실시예에서, 일부 스테이지들 또는 비교 수단들의 비교가 일부 다른 스테이지들 또는 비교 수단들의 상태 또는 출력 신호에 기반하여 수행될 수 있고, 예를 들어, 또 다른 실시예에 따른 아날로그/디지털 변환 수단의 영역에서 사용할 경우, 예컨대 MSB에서부터 LSB까지의 중요도 순서에 따라 k 번째 스테이지에 앞서 있는, 그에 따라서, k 번째 스테이지보다 중요도가 더 높은 스테이지와 관련된, 아날로그/디지털 변환 수단의 스테이지의 상태 또는 출력 신호에 기반하여 수행될 수 있다.

또 다른 실시예에서(도 12), k 번째 비교 수단(110-k)(도 12)은, 매 i 번째 비교 수단의 개별 출력 신호에 기반하여 i 번째 비교 수단과 연관된 전류를 제공하도록, 그리고 i 번째 비교 수단과 연관된 전류를 비교 시 함께 고려하도록 구성되며, 예를 들어 k 번째 비교 수단은, i 번째 비교 수단과 연관된 전류와 k 번째 비교 전류의 합(SUM-k)을 구하고, 이 합(SUM-k)으로부터 k 번째 기준 전류(I_Ref-k)를 감산하도록 구성된다.

또 다른 실시예에서(도 14a), 적어도 하나의 n 번째 비교 수단이 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구성된 직렬 회로(SS)를 가지며, 상기 제1 트랜지스터(T1)는 n 번째 기준 전류 제공 수단(120-n)(도 9)의 적어도 일부를 형성하고, 제2 트랜지스터(T2)는 n 번째 비교 전류 제공 수단(130-n)의 적어도 일부를 형성한다. 직렬 회로(SS)는 예를 들어 제1 기준 전위(BP1), 예컨대 공급 전압 전위와 제2 기준 전위(BP2), 예컨대 접지 전위 사이에 연결된다.

또 다른 실시예에서, 제1 트랜지스터(T1) 및/또는 제2 트랜지스터(T2)가 전계 효과 트랜지스터, 예를 들어 MOSFET(예컨대 N-채널 MOSFET 또는 P-채널 MOSFET)로서 형성된다. 이 경우, 또 다른 실시예에서, 예컨대 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 드레인-소스 경로가 앞서 예시적으로 기술한 직렬 회로(SS)에 따라 직렬로 연결된다.

또 다른 실시예에서, 제1 트랜지스터(T1) 및/또는 제2 트랜지스터(T2)가 예를 들어 NPN 타입 또는 PNP 타입의 바이폴라 트랜지스터로서 형성된다. 이 경우, 또 다른 실시예에서, 예컨대 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 콜렉터-이미터 경로가 앞서 예시적으로 기술한 직렬 회로(SS)에 따라 직렬로 연결된다.

또 다른 실시예에서(도 14b), 직렬 회로(SS)에 예를 들어 제1 트랜지스터에서의 전압 강하를 보상하기 위한 선택적 보상 수단(KE)이 할당되며, 예를 들어 상기 보상 수단은 직렬 회로(SS)에 직렬로 연결된다(도 14a).

또 다른 실시예에서(도 14a, 도 14b), 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이에 위치한 직렬 회로(SS)의 회로 노드점(N-110-n)에 적어도 일시적으로 i 번째 비교 수단과 연관된 전류가 인가될 수 있다.

또 다른 실시예에서, n 번째 기준 전류 제공 수단(120-n)은 제1 전류 미러 수단(SP1)(도 3)의 부분이다. 또 다른 실시예에서, 제1 전류 미러 수단(SP1)은 예를 들어 복수의(예컨대 모든) 비교 수단(110-1, 110-2, ..., 110-n)에 각각 상응하는 기준 전류(I_Ref-1, I_Ref-2, ..., I_Ref-n)를 공급한다. 또 다른 실시예에서, 제1 전류 미러 수단(SP1)은 예컨대 하나의 입력 및 n개의 출력을 갖는 전류 미러 수단으로서 형성될 수 있고, 제1 전류 미러 수단(SP1)에는 그의 입력을 통해 예를 들어 기준 전류, 예컨대 기본 기준 전류가 공급될 수 있으며, 제1 전류 미러 수단(SP1)은 그의 n개의 출력에 예를 들어, 기준 전류, 예컨대 기본 기준 전류로부터 유도된 각각 하나의 n 번째 기준 전류를 출력한다.

또 다른 실시예에서, n 번째 기준 전류 제공 수단(130-n)은 제2 전류 미러 수단(SP2)(도 3)의 부분이다. 또 다른 실시예에서, 제2 전류 미러 수단(SP2)은 예를 들어 복수의(예컨대 모든) 비교 수단(110-1, 110-2, ..., 110-n)에 각각 상응하는 기준 전류를 공급한다. 또 다른 실시예에서, 제2 전류 미러 수단(SP2)은 예컨대 하나의 입력 및 n개의 출력을 갖는 전류 미러 수단으로서 형성될 수 있고, 제2 전류 미러 수단(SP2)에는 그의 입력을 통해 예를 들어 입력 전류, 예컨대 디지털 출력 신호(AS-AD)(도 3)로 변환될 (아날로그, 즉, 예컨대 시간- 및 값 연속적) 입력 전류가 공급될 수 있으며, 제2 전류 미러 수단(SP2)은 그의 n개의 출력에 예를 들어, 입력 전류로부터 유도된 각각 하나의 n 번째 비교 전류를 출력한다.

또 다른 실시예는(도 15) 전술한 청구 대상 중 적어도 하나에 따른 적어도 하나의 장치를 갖는 아날로그/디지털 변환 수단(1000a)과 관련되며, 이 변환 수단(1000a)은 입력 전류(I1)를 수신하도록, 그리고 이 입력 전류에 기반하여 디지털 출력 신호(AS-AD')를 생성하도록 구성된다. 예를 들어, 상기 변환 수단(1000a)의 상응하는 중요도의 비트를 결정하기 위해, 상기 장치의 각각 하나의 비교 수단이 사용될 수 있다. 이를 위해, 또 다른 실시예에서, 상이한 비교 수단에 대해 기준 전류 및/또는 비교 전류의 전류 세기가 각각 적절하게 선택될 수 있으며, 이는 하기에서 예시적으로 도 15를 참조하여 또 다른 실시예들에 따라 설명되고, 일반성의 제한 없이 도 15에 예로서 도시된 구성과 다른 구성에도 적용될 수 있다.

변환 수단(1000a)은 여기서 4개의 스테이지(S1, S2, S3, S4)를 가지며, 그 중 제1 스테이지(S1)는 예를 들어 MSB를 특성화하고 제4 스테이지(S4)는 예를 들어 LSB를 특성화한다. 제1 스테이지(S1)의 출력 신호는 회로 노드점(D)에서의 전위에 의해 특성화되고, 제2 스테이지(S2)의 출력 신호는 회로 노드점(C)에서의 전위에 의해 특성화되고, 제3 스테이지(S3)의 출력 신호는 회로 노드점(B)에서의 전위에 의해 특성화되고, 제4 스테이지(S4)의 출력 신호는 회로 노드점(A)에서의 전위에 의해 특성화된다. 이들 출력 신호(A, B, C, D)는 함께 여기서 예시적으로 4개의 비트를 갖는 디지털 출력 신호(AS-AD')를 형성한다.

제1 스테이지(S1)의 비교 수단은 여기서 예를 들어, 또 다른 실시예에서 실질적으로 앞서 도 14a 및 도 14b를 참조하여 기술된 트랜지스터(T1, T2)에 상응하는 2개의 트랜지스터(T1-D, T2-D)에 의해 구현되며, 도 15에 따른 회로 노드점(D)은 예를 들어 도 14a에 따른 회로 노드점(N-110-n)에 상응한다.

또 다른 실시예에서, 변환 수단(1000a)은, 기준 전류, 예컨대 기본 기준 전류(Iref)에 기반하여 적어도 제1 기준 전류 또는 n 번째 기준 전류를 예를 들어 하나의 전류 미러 수단 또는 제1 전류 미러 수단(SP1)(도 3)을 이용하여 생성하도록 구성되며, 예를 들어, n 번째 기준 전류의 전류 세기는 변환 수단의 n 번째 스테이지의 중요도에 상응한다. 이 경우, 도 15에서 트랜지스터(T-SP1, T1-A, T1-B, T1-C, T1-D)에 의해 제1 전류 미러 수단이 형성되며, 트랜지스터(T-SP1)는 제1 전류 미러 수단의 입력을 특성화하고, 트랜지스터(T1-A, T1-B, T1-C, T1-D)는 4개의 스테이지(S1, S2, S3, S4) 중 각각의 스테이지에 대한 출력을 각각 특성화한다.

또 다른 실시예에서, 변환 수단(1000a)은, 입력 전류(I1)에 기반하여 적어도 제1 비교 전류 또는 n 번째 비교 전류를 예를 들어 하나의 전류 미러 수단 또는 제2 전류 미러 수단(예컨대 도 3에 따른 SP2 참조)을 이용하여 생성하도록 구성되며, 여기서, 예를 들어 n 번째 비교 전류의 전류 세기는 변환 수단의 n 번째 스테이지의 중요도에 상응한다. 이 경우, 도 15에서 트랜지스터(T-SP2, T2-A, T2-B, T2-C, T2-D)에 의해 제2 전류 미러 수단이 형성되며, 트랜지스터(T-SP2)는 제2 전류 미러 수단의 입력을 특성화하고, 트랜지스터(T2-A, T2-B, T2-C, T2-D)는 4개의 스테이지(S1, S2, S3, S4) 중 각각의 스테이지에 대한 출력을 각각 특성화한다.

또 다른 실시예에서, 도 14b에 따른 보상 수단(KE)은 도 15에 따른 제1 스테이지(S1)에서 트랜지스터(KE-D)에 의해 구현된다. 이는, 그 다음 스테이지(S2, S3, S4) 및 제2 전류 미러 수단(SP2)(도 3)의 트랜지스터(T-SP-2)와 관련하여, 도 15에 따른 트랜지스터(KE-C, KE-B, KE-A, KE-SP2)에도 유사하게 적용된다.

이하에서는 도 15에 따른 실시예(1000a)의 또 다른 예시적 양태를 설명한다.

먼저, 각각의 전류(트랜지스터(T1-D)에 의해 제공되는 스테이지(S1)의 기준 전류, 트랜지스터(T2-D)에 의해 제공되는 스테이지(S1)의 비교 전류)를 제공하는 2개의 트랜지스터(T1-D, T2-D)를 갖는 제1 스테이지(S1)가 예시적으로 고려된다. 직렬 회로(T1-D, T2-D)에 기반하여 비교 수단이 구현되는데, 이는 더 큰 전류를 제공하는 트랜지스터(T1-D, T2-D)가 관련 비교 결과를 특성화하는 회로 노드점(D)의 전위를 결정하기 때문이다.

전류원 수단(SQ-2-D)을 통해, 예를 들어 회로 노드점(D)의 전위에 따라 달라지는, 스테이지(S1)와 연관된 전류(I2-D)가 스테이지(S2), 요컨대 그의 회로 노드점(C)에 제공된다. 따라서 스테이지(S2)의 비교 수단(T1-C, T2-C)에 의해 수행될 수 있는, 회로 노드점(C)에서의 전위를 결정하는 비교는 회로 노드점(D)의 전위에 기반해서, 즉, 그 다음으로 높은 (제1) 스테이지(S1)의 출력 신호(D)에 기반해서 수행될 수 있다.

유사한 방식으로, 전류원 수단(SQ-3D)을 통해, 예를 들어 회로 노드점(D)의 전위에 따라 달라지는, 스테이지(S1)와 연관된 전류(I3-D)가 스테이지(S3), 요컨대 그의 회로 노드점(B)에 제공된다. 따라서 스테이지(S3)의 비교 수단(T1-B, T2-B)에 의해 수행될 수 있는, 회로 노드점(B)에서의 전위를 결정하는 비교는 회로 노드점(D)의 전위에 기반해서, 즉, 제1 스테이지(S1)의 출력 신호(D)에 기반해서 수행될 수 있다.

유사한 방식으로, 전류원 수단(SQ-4D)을 통해, 예를 들어 회로 노드점(D)의 전위에 따라 달라지는, 스테이지(S1)와 연관된 전류(I4-D)가 스테이지(S4), 요컨대 그의 회로 노드점(A)에 제공된다. 따라서 스테이지(S4)의 비교 수단(T1-A, T2-A)에 의해 수행될 수 있는, 회로 노드점(A)에서의 전위를 결정하는 비교는 회로 노드점(D)의 전위에 기반해서, 즉, 제1 스테이지(S1)의 출력 신호(D)에 기반해서 수행될 수 있다.

유사한 방식으로, 전류원 수단(SQ-3C)을 통해, 예를 들어 회로 노드점(C)의 전위에 따라 달라지는, 스테이지(S2)와 연관된 전류(I3-C)가 스테이지(S2), 요컨대 그의 회로 노드점(B)에 제공된다. 따라서 스테이지(S3)의 비교 수단(T1-B, T2-B)에 의해 수행될 수 있는, 회로 노드점(B)에서의 전위를 결정하는 비교는 회로 노드점(C)의 전위에 기반해서도, 즉, 제2 스테이지(S2)의 출력 신호(C)에 기반해서도 수행될 수 있다.

유사한 방식으로, 전류원 수단(SQ-4C)을 통해, 예를 들어 회로 노드점(C)의 전위에 따라 달라지는, 스테이지(S2)와 연관된 전류(I4-C)가 스테이지(S4), 요컨대 그의 회로 노드점(A)에 제공된다. 따라서 스테이지(S4)의 비교 수단(T1-A, T2-A)에 의해 수행될 수 있는, 회로 노드점(A)에서의 전위를 결정하는 비교는 회로 노드점(C)의 전위에 기반해서, 즉, 제2 스테이지(S2)의 출력 신호(C)에 기반해서(도) 수행될 수 있다.

유사한 방식으로, 전류원 수단(SQ-4B)을 통해, 예를 들어 회로 노드점(B)의 전위에 따라 달라지는, 스테이지(S3)와 연관된 전류(I4-B)가 스테이지(S4), 요컨대 그의 회로 노드점(A)에 제공된다. 따라서 스테이지(S4)의 비교 수단(T1-A, T2-A)에 의해 수행될 수 있는, 회로 노드점(A)에서의 전위를 결정하는 비교는 회로 노드점(B)의 전위에 기반해서, 즉, 제3 스테이지(S3)의 출력 신호(B)에 기반해서(도) 수행될 수 있다.

이로써, 또 다른 실시예에서, 전류원 수단(SQ-2D, SQ-3D, SQ-3C, SQ-4D, SQ-4C, SQ-4B)은 더 높은 중요도를 갖는 변환 수단(1000a)의 스테이지들의 출력 신호를 고려할 수 있게 하며, 이 경우 관련 전류원 수단(SQ-2D, SQ-3D, SQ-3C, SQ-4D, SQ-4C, SQ-4B)을 이용하여 제공 가능한 전류(I2-D, I3-D, I3-C, I4-D, I4-C, I4-B)는 예를 들어 각각의 출력 신호(A, B, C)를 생성하는 데 사용될 수 있다.

또 다른 실시예에서, 전류원 수단(SQ-2D, SQ-3D, SQ-3C, SQ-4D, SQ-4C, SQ-4B)은 예를 들어, 그 게이트 전극이 또 다른 스테이지의 신호에 의해 제어될 수 있는 각각 하나의 제1 MOSFET 및 예컨대 상기 제1 MOSFET에 직렬로, 예컨대 제2 전류 미러 수단의 일부분도 형성할 수 있는 제2 MOSFET을 포함한다. 이는 이하에서 스테이지(S2)의 전류원 수단(SQ-2D)에 대한 예시로서 설명된다.

전류원 수단(SQ-2D)은, 그 게이트 전극이 MSB 스테이지(S1)의 신호(D)에 의해 제어될 수 있는 제1 MOSFET(T3) 및 예컨대 상기 제1 MOSFET(T3)에 직렬로, 예컨대 스테이지(S2)의 트랜지스터(T2-C)와 유사하게 제2 전류 미러 수단의 일부분도 형성할 수 있는 제2 MOSFET(T4)을 포함한다. 또 다른 실시예에서, 추가 전류원 수단(SQ-3D, SQ-3C, SQ-4D, SQ-4C, SQ-4B)이 예컨대 각각 적어도 대략 유사한 구조 또는 토폴로지를 가질 수 있다.

이미 언급한 바와 같이, 도 15의 우측에 도시된 제1 스테이지(S1)는 MSB를 형성하고, 도 15의 좌측에 도시된 제4 스테이지(S4)는 LSB를 형성한다.

변환 수단(1000a)의 기능의 예시적인 설명을 위해, 이하에서는 입력 전류(I1)가 0이라고 가정한다. 이 경우, 모든 출력 신호(A, B, C, D) 또는 이를 특성화하는 전위 또는 전압도 예컨대 접지 전위(BP2)와 관련하여 0이다. 이 상태에서, 예를 들어 전류원 수단(SQ-2D, SQ-3D, SQ-3C, SQ-4D, SQ-4C, SQ-4B)의 제3 트랜지스터(T3)는 스위치 온되며, 즉, 전도성이 된다(예컨대 로 임피던스). 스테이지(S1 내지 S4)의 기준 전류를 제공하는 트랜지스터(T1-A, T1-B, T1-C, T1-D)는 예를 들어 항상 스위치 온되어 있는데, 이는 상기 트랜지스터들에 제1 전류 미러 수단의 입력 트랜지스터(T-SP1)에 의해 0이 아닌(nonzero) 게이트 전압이 공급되기 때문이다.

트랜지스터(KE-SP2, KE-A, KE-B, KE-C, KE-D)는 앞서 이미 언급한 바와 같이 예를 들어 항상 스위치 온되어 있고, 각 스테이지의 트랜지스터(T-SP1, T1-A, T1-B, T1 -C, T1-D)의 전압 강하를 보상하는 데 사용된다.

변환 수단(1000a)의 기능의 예시적인 설명을 위해, 이하에서는 입력 전류가 주어지며 제1 스테이지(S1)(MSB)의 스위칭 임계치에 가까운 전류 세기를 갖는다고 가정한다. 이 상태에서 스테이지(S1)의 MSB를 제외한 모든 스테이지 또는 비트는 '1'이므로, 출력 신호(AS-AD')는 이진법으로 '1110'이 된다. 입력 전류(I1)가 MSB의 스위칭 임계치에 도달하는 즉시, MSB는 값 '1'을 가정하고 회로 노드점에서의 전압은 값 '1'에 상응하는 값을 갖는다. 이는 전류원 수단(SQ-2D, SQ-3D, SQ-4D)의 트랜지스터(T3)를 비활성화하고, 그럼으로써 스테이지(S2, S3, S4)의 하위 비트가 이제 각각의 비교 수단으로 더 작은 전류(요컨대, 예를 들어 전류(I2-D, I3-D, I4-D)만큼 더 작은 전류)를 보내며, 이는 예를 들어 스테이지(S2, S3, S4)의 하위 비트가 '1'에서 '0'으로 변경되게 한다.

또 다른 실시예에서, 스위칭 임계치 또는 사용된 전류의 구성이 다음과 같이 수행될 수 있다:

MSB, 즉, 제1 스테이지(S1)에 대한 임계 전류의 설정. 제1 스테이지(S1)의 비교 수단을 통해 흐르는 제1 기준 전류가 제1 전류 미러 수단의 트랜지스터(T-SP1, T1-D)에 의해 정해진다. 실시예에서 변환 수단(1000a)을 위한 최대 입력 전류 범위가 1600nA(나노암페어)일 경우, 제1 기준 전류는 예를 들어 MSB의 가중치, 예를 들어 800nA에 상응해야 한다. 실시예에서 입력 전류(I1)가 800nA인 경우, 제1 스테이지(S1)를 위한 제1 비교 전류는 예를 들어 800nA의 제1 기준 전류에 상응하도록 설정되어야 하며, 이는 (예를 들어 MOSFET의 경우) 예컨대 관련 트랜지스터의 게이트 길이 대 게이트 폭의 비("W/L 비")의 선택을 통해 구현될 수 있다.

또 다른 실시예에서, 또 다른 하위 스테이지(S2, S3, S4)의 구성이 예를 들어 다음과 같이 수행될 수 있다: a) 전류원 수단(SQ-2D, SQ-3D, SQ-3C, SQ-4D, SQ-4C, SQ-4B)의 트랜지스터, 예컨대 스테이지(S2)용 트랜지스터(T3)가 스위치 오프되어 있는지(하이 임피던스) 확인한다. 이 상태는, 예를 들어 출력 신호가 "1011"에서 "1100"으로 변경될 때, 스테이지(S2)의 "비트 3"과 같은 특정 입력 전류에서 발생하며, 이는 예를 들어 입력 전류 범위가 1600nA일 때 1200nA의 입력 전류에서 수행된다. 또 다른 실시예에서, 상기 상태에서는 (예를 들어, 트랜지스터(T2-C)의 w/l 비의 적절한 구성에 의해) 트랜지스터(T2-C)에 의해 제공되는 전류가 트랜지스터(T1-C)의 전류에 상응하는 것이 바람직하다. 트랜지스터(T3)가 예를 들어 스위치 오프되어 있는 점에 유의해야 한다.

b) 또 다른 실시예에서, 스테이지(S2)의 "C" 비트에 대한 제2 조건이 주어지며, 예를 들어 스테이지(S2)에 제공된 다음 트랜지스터(T4)가 활성화된다. 트랜지스터(T4)가 활성화되고 스테이지(S2)의 "C" 비트가 상태 변경을 행하면, 즉, 토글(toggle)되면, 입력 전류는 예를 들어 출력 신호가 "0011"에서 "0100"으로 전환됨에 따라 400nA이다. 이 상태에서는 스테이지(S2)의 기준 전류에 상응하는 전류가 상기 두 트랜지스터(T2-C, T4)를 통해 흐른다.

또 다른 실시예에서, 트랜지스터(T2-C)의 w/L 비는 전술한 a) 양태에서 이미 결정되었다. 또 다른 실시예에서, 예컨대 400nA의 입력 전류에서 트랜지스터(T2-C)가 얼마의 전류에 기여하는지 결정될 수 있다. 이는 예를 들어, 입력 전류가 400nA일 때 스테이지(S2)의 비교 수단을 통해 흐르는 총 전류의 3분의 1, 예를 들어 정확히 3분의 1이다. 따라서 추가 트랜지스터(T4)는 언급된 400nA에 대한 차동 전류를 제공해야 하므로, 트랜지스터(T4)의 w/l 비는 예를 들어 트랜지스터(T2-C)의 w/l 비의 2배가 되도록 적용된다.

또 다른 실시예에서, 추가 트랜지스터(T2-A, T2-B) 및 전류원 수단(SQ-4B, SQ-4C, SQ-4D, SQ-3C, SQ-3D)의 각각 네 번째(즉, 도 15에서 하단의) 트랜지스터는 위에 설명한 양태들에 기반하여 스케일링되거나 구성될 수 있다.

예를 들어, 트랜지스터(T-2D)가 1의 w/L 비를 갖는 경우, 다른 트랜지스터들에 대한 w/L 비는 다음과 같이 제공될 수 있으며: T2-C: 0.33; T4: 0.66; T4-B: 0.76; T4-B': 0.23; T4-A: 0.08; T3-A: 0.03; T3-A': 0.014; T2-A: 0.062, 이 경우 예를 들어, MSB에 대한 기준 분기는 미리 결정 가능한 기준 전류(Iref-1)로 설정되고, 스테이지(S2)의 기준 분기가 미리 결정 가능한 기준 전류(Iref-1)의 절반으로 설정되며, 스테이지(S3)의 기준 분기는 미리 결정 가능한 기준 전류(Iref-1)의 4분의 1로 설정되고, 스테이지(S1)의 기준 분기는 미리 결정 가능한 기준 전류(Iref-1)의 8분의 1로 설정된다.

또 다른 실시예에서, w/L 비는, 예를 들어 이 비가 너무 작아지면 예를 들어 해당 스테이지에 대한 기준 전류를 증가시킴으로써, 커질 수 있다. 이 경우, 동일한 스테이지의 다른 트랜지스터의 w/L 비도 스케일링될 수 있다. 예를 들어, 예컨대 기준 전류가 스테이지(S4)의 트랜지스터(T1-A)에 의해 2배가 될 경우, 동일한 스테이지의 추가 트랜지스터(T2-A, T4-A, T4-A', T4-A'')에 대한 w/L 비도 2배가 될 수 있다.

또 다른 실시예에서, 예를 들어 해당 트랜지스터의 폭 또는 여타의 구조 크기가 너무 작아지는 경우, 예를 들어 대상 시스템의 특정 생산 기술에 대해 예를 들어 원하는 w/L 비를 얻기 위해 해당 트랜지스터의 게이트 채널의 길이를 증가시킬 수 있다.

또 다른 실시예에서, 도 15에 따른 변환 수단(1000a)은 (앞서 예시로서 기술한 모든 다른 장치와 마찬가지로) 역회로(inverse circuit)를 이용하여, 예를 들어 도 15에 따른 회로의 수직 미러링을 통해 그리고 NMOS 트랜지스터를 PMOS 트랜지스터로, 또는 그 반대로 교체함으로써, 구현될 수 있다.

또 다른 실시예에서, 스테이지(S1, S2, S3, S4)의 비교 수단들의 출력(A, B, C, D)은 (도시되지 않은) 각각의 버퍼 회로만큼 확장될 수 있으며, 이들 버퍼 회로의 출력은 예를 들어 각각 하위 스테이지의 전류원 수단(SQ-2D, SQ-3D, ...)에 작용할 수 있으며, 이는 안정성을 높이고 장애(예: 글리치(glitch))를 감소시킬 수 있다.

또 다른 실시예에서, 바람직하지 않은 발진 경향에 대응하기 위해 예를 들어 적어도 일부 트랜지스터의 게이트 전극 영역에 (도시되지 않은) 저항이 제공될 수 있다.

또 다른 실시예들은(예컨대 도 1, 도 2 참조), 제1 비교 수단(110-1)을 포함하는 장치(100)의 작동 방법에 관한 것으로, 상기 제1 비교 수단은 제1 기준 전류 제공 수단 및 제1 비교 전류 제공 수단을 포함하고, 상기 방법은: 제1 기준 전류 제공 수단을 이용하여 제1 기준 전류(I_Ref-1)를 제공하는 단계(200), 제1 비교 전류 제공 수단을 이용하여 제1 비교 전류(I_Vergl-1)를 제공하는 단계(202), 제1 비교 결과(VE-1)를 얻기 위해 제1 기준 전류와 제1 비교 전류를 비교하는 단계(204), 및 상기 제1 비교 결과(VE-1)에 기반하여 제1 비교 결과(VE-1)를 특성화하는 제1 출력 신호(AS-1)를 출력하는 단계(206)를 포함한다.

또 다른 실시예에서(도 3, 도 4), 상기 장치(100a)는 적어도 하나의 제2 비교 수단(110-2)을 포함하도록 구성되고, 상기 제2 비교 수단은 제2 기준 전류를 제공하는 제2 기준 전류 제공 수단 및 제2 비교 전류를 제공하는 제2 비교 전류 제공 수단을 포함하며, 상기 제2 비교 수단은, 제2 비교 결과를 얻기 위해 제2 기준 전류를 제2 비교 전류와 비교하고, 상기 제2 비교 결과에 기반하여 제2 비교 결과를 특성화하는 제2 출력 신호를 출력하며, 예를 들어 제2 비교 수단은 제1 출력 신호를 수신하고, 제2 기준 전류와 제2 비교 전류와 제1 출력 신호에 기반하여 제2 비교 결과를 구한다.

또 다른 실시예에서, 상기 실시예들에 따른 원리는 n개의(n=1, 2, 3, ...) 비교 수단을 포함하는 장치 또는 그러한 장치를 작동하는 방법에도 유사한 방식으로 적용될 수 있다(예를 들어 도 9 참조).

또 다른 실시예들은(도 16), 예컨대 제어 가능한 전기 저항을 갖는 요소의 행렬(M) 및 상기 실시예들에 따른 적어도 하나의 아날로그/디지털 변환 수단(1000a, 1000b, 1000c)을 포함하는, 예를 들어 스칼라 곱의 산출을 위한 계산 수단(10), 예컨대 벡터 행렬 곱셈기, 예컨대 내적 엔진에 관련된다.

예를 들어, 실시예들에 따른 적어도 하나의 아날로그/디지털 변환 수단(1000a, 1000b, 1000c)은 행렬 M의 적어도 하나의 열과 관련한 전류 측정을 위해 사용될 수 있다(특히 "고압측(high side)"에서, 즉, 상대적으로 높은 전위, 예를 들어 접지 전위(BP2)와 상이한 작동 전압 전위(전압원(V4) 참조)의 영역에서의 전류(Ia, Ib, Ic) 참조).

또 다른 실시예에서, 계산 수단(10)은 예를 들어 머신 러닝(ML) 방법 또는 인공 지능 분야의 애플리케이션, 예를 들어 심층 신경망(DNN)의 트레이닝을 위한 하드웨어 가속기에 사용될 수 있다.

또 다른 실시예들은(도 17), 상기 실시예들에 따른 장치(100, 100a, 100b) 및/또는 상기 실시예들에 따른 적어도 하나의 아날로그/디지털 변환 수단(1000, 1000a, 1000b, 1000c) 및/또는 상기 실시예들에 따른 방법 및/또는 상기 실시예들에 따른 계산 수단(10)을 하기의 요소들 중 적어도 하나를 위해 사용하는 것(300)에 관련된다: a) 이진값(AS-AD')으로의 전류(I1)(도 15)의 변환(301), b) 이진 코딩의 실행(302), c) 전기 구동식의, 예를 들어 완전 전기 구동식의 아날로그/디지털 변환기의 제공(303).

Claims (22)

1. 제1 비교 수단(110-1)을 포함하는 장치(100; 100a; 100b)이며,
   상기 제1 비교 수단(110-1)은 제1 기준 전류(I_Ref-1)를 제공하는(200) 제1 기준 전류 제공 수단(120-1) 및 제1 비교 전류(I_Vergl-1)를 제공하는(202) 제1 비교 전류 제공 수단(130-1)을 포함하고, 상기 제1 비교 수단(110-1)은, 제1 비교 결과(VE-1)를 얻기 위해 제1 기준 전류(I_Ref-1)를 제1 비교 전류(I_Vergl-1)와 비교하도록(204), 그리고 상기 제1 비교 결과(VE-1)에 기반하여 제1 비교 결과(VE-1)를 특성화하는 제1 출력 신호(AS-1)를 출력하도록(206) 구성되는, 장치(100; 100a; 100b).
2. 제1항에 있어서, 장치(100a)가 적어도 하나의 제2 비교 수단(110-2)을 포함하고, 상기 제2 비교 수단(110-2)은 제2 기준 전류(I_Ref-2)를 제공하는(210) 제2 기준 전류 제공 수단(120-2) 및 제2 비교 전류(I_Vergl-2)를 제공하는(212) 제2 비교 전류 제공 수단(130-2)을 포함하며, 상기 제2 비교 수단(110-2)은, 제2 비교 결과(VE-2)를 얻기 위해 제2 기준 전류(I_Ref-2)를 제2 비교 전류(I_Vergl-2)와 비교하도록(214), 그리고 상기 제2 비교 결과(VE-2)에 기반하여 제2 비교 결과(VE-2)를 특성화하는 제2 출력 신호(AS-2)를 출력하도록(216) 구성되는, 장치(100a).
3. 제2항에 있어서, 제2 비교 수단(110-2)은, 제1 출력 신호(AS-1)를 수신하도록(220), 그리고 제2 기준 전류(I_Ref-2)와 제2 비교 전류(I_Vergl-2)와 제1 출력 신호(AS-1)에 기반하여 제2 비교 결과(VE-2)를 구하도록(222) 구성되는, 장치(100a).
4. 제2항 또는 제3항에 있어서, 제2 비교 수단(110-2)은, 제1 출력 신호(AS-1)에 기반하여 제1 비교 수단(110-1)과 연관된 전류(I-110-1)를 제공하도록(225), 그리고 제1 비교 수단(110-1)과 연관된 전류(I-110-1)를 비교 시(214) 함께 고려하도록(227) 구성되며, 예를 들어 제2 비교 수단(110-2)은, 제1 비교 수단(110-1)과 연관된 전류(I-110-1)를 제공하기 위해, 제1 출력 신호(AS-1)에 기반하여 제어 가능한 전류원(SQ-2)을 포함하는, 장치(100a).
5. 제4항에 있어서, 제2 비교 수단(110-2)은, 제1 비교 수단(110-1)과 연관된 전류(I-110-1)와 제2 비교 전류(I_Vergl-2)의 합(SUM-2)을 구하고(230), 상기 합으로부터 제2 비교 전류(I_Ref-2)를 감산하도록(232) 구성되는, 장치(100a).
6. 제4항 또는 제5항에 있어서, 제2 비교 수단(110-2)은, 제1 비교 수단(110-1)과 연관된 전류(I-110-1) 및 제2 비교 전류(I_Vergl-2)를 제2 비교 수단(110-2)과 연관된 회로 노드점(N-110-2)에 공급하고, 제2 비교 수단(110-2)과 연관된 회로 노드점(N-110-2)으로부터 제2 기준 전류(I_Ref-2)를 방출하도록 구성되는, 장치(100a).
7. n개의(n=1, 2, 3, ...) 비교 수단(110-1, 110-2, ..., 110-n)을 포함하는 장치(100; 100a; 100b)이며, n 번째 비교 수단(110-n)은 n 번째 기준 전류(I_Ref-n)를 제공하는(240) n 번째 기준 전류 제공 수단(120-n) 및 n 번째 비교 전류(I_Vergl-n)를 제공하는(242) n 번째 비교 전류 제공 수단(130-n)을 포함하며, n 번째 비교 수단(110-n)은, n 번째 비교 결과(VE-n)를 얻기 위해 n 번째 기준 전류(I_Ref-n)를 n 번째 비교 전류(I_Vergl-n)와 비교하도록(244), 그리고 상기 n 번째 비교 결과(VE-n)에 기반하여 n 번째 비교 결과(VE-1)를 특성화하는 n 번째 출력 신호(AS-1)를 출력하도록(246) 구성되는, 장치(100; 100a; 100b).
8. 제7항에 있어서, n개의 비교 수단(110-1, 110-2, ..., 110-n) 중 k 번째 비교 수단(k=2, .., n)은, (k-1) 번째 비교 수단의 적어도 하나의 출력 신호를 수신하도록(250), 그리고 k 번째 기준 전류(VE-k)와 k 번째 비교 전류(I_Vergl-k)와 (k-1) 번째 비교 수단의 적어도 하나의 출력 신호에 기반하여 k 번째 비교 결과(VE-k)를 구하도록(252) 구성되는, 장치(100a).
9. 제7항 또는 제8항에 있어서, n개의 비교 수단(110-1, 110-2, ..., 110-n) 중 k 번째 비교 수단(k=2, .., n)은, 매 i 번째 비교 수단(i=k-1, k-2, ..., 1)의 개별 출력 신호(AS-(k-1), AS-(k-2), ..., AS-1)를 수신하도록(255), 그리고 k 번째 기준 전류(I_Ref-k)와 k 번째 비교 전류(I_Vergl-k)와 매 i 번째 비교 수단의 개별 출력 신호(AS-(k-1), AS-(k-2), ..., AS-1)에 기반하여 k 번째 비교 결과(VE-k)를 구하도록(257) 구성되는, 장치(100a).
10. 제9항에 있어서, k 번째 비교 수단(110-k)은, 매 i 번째 비교 수단의 개별 출력 신호 (AS-(k-1), AS-(k-2), ..., AS-1)에 기반하여 i 번째 비교 수단과 연관된 전류(I-110-i)를 제공하도록, 그리고 i 번째 비교 수단과 연관된 전류(I-110-i)를 비교 시(244) 함께 고려하도록 구성되며, 예를 들어 k 번째 비교 수단(110-k)은, i 번째 비교 수단과 연관된 전류(I-110-i)와 k 번째 비교 전류(I_Vergl-k)의 합(SUM-k)을 구하고, 이 합(SUM-k)으로부터 k 번째 기준 전류(I_Ref-k)를 감산하도록 구성되는, 장치(100; 100a; 100b).
11. 제7항 내지 제10항 중 어느 한 항에 있어서, 적어도 하나의 n 번째 비교 수단(110-n)이 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구성된 직렬 회로(SS)를 가지며, 상기 제1 트랜지스터(T1)는 n 번째 기준 전류 제공 수단(120-n)의 적어도 일부를 형성하고, 제2 트랜지스터(T2)는 n 번째 비교 전류 제공 수단(130-n)의 적어도 일부를 형성하는, 장치(100; 100a; 100b).
12. 제11항에 있어서, 직렬 회로(SS)에 전압 강하를 보상하기 위한 보상 수단(KE)이 할당되며, 예를 들어 상기 보상 수단(KE)은 직렬 회로(SS)에 직렬로 연결되는, 장치(100; 100a; 100b).
13. 제11항 또는 제12항에 있어서, 제10항과 관련하여, 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이에 위치한 직렬 회로(SS)의 회로 노드점(N-110-n)에 적어도 일시적으로 i 번째 비교 수단과 연관된 전류(I-110-i)가 인가될 수 있는, 장치(100; 100a; 100b).
14. 제7항 내지 제13항 중 어느 한 항에 있어서, n 번째 기준 전류 제공 수단(120-n)은 제1 전류 미러 수단(SP1)의 부분인, 장치(100; 100a; 100b).
15. 제7항 내지 제14항 중 적어도 어느 한 항에 있어서, n 번째 비교 전류 제공 수단(130-n)은 제2 전류 미러 수단(SP2)의 부분인, 장치(100; 100a; 100b).
16. 제1항 내지 제15항 중 어느 한 항에 따른 적어도 하나의 장치(100; 100a; 100b)를 갖는 아날로그/디지털 변환 수단(1000; 1000a; 1000b; 1000c)이며,
    상기 변환 수단(1000; 1000a; 1000b; 1000c)은 입력 전류(I1)를 수신하도록, 그리고 이 입력 전류(I1)에 기반하여 디지털 출력 신호(AS-AD; AS-AD')를 생성하도록 구성되는, 아날로그/디지털 변환 수단(1000; 1000a; 1000b; 1000c).
17. 제16항에 있어서, 변환 수단(1000; 1000a; 1000b; 1000c)은, 기준 전류(Iref)에 기반하여 적어도 제1 기준 전류 또는 n 번째 기준 전류(I_Ref-1, I_Ref-2, ..., I_Ref-n)를 예를 들어 하나의 전류 미러 수단 또는 제1 전류 미러 수단(SP1)을 이용하여 생성하도록 구성되며, 예를 들어, n 번째 기준 전류의 전류 세기는 변환 수단(1000; 1000a; 1000b; 1000c)의 n 번째 스테이지의 중요도에 상응하는, 변환 수단(1000; 1000a; 1000b; 1000c).
18. 제16항 또는 제17항에 있어서, 변환 수단(1000; 1000a; 1000b; 1000c)은, 입력 전류(I1)에 기반하여 적어도 제1 비교 전류 또는 n 번째 비교 전류(I_Vergl-1, I_Vergl-2, ..., I_Vergl-n)를 예를 들어 하나의 전류 미러 수단 또는 제2 전류 미러 수단(SP2)을 이용하여 생성하도록 구성되며, 예를 들어, n 번째 비교 전류의 전류 세기는 변환 수단(1000; 1000a; 1000b; 1000c)의 n 번째 스테이지의 중요도에 상응하는, 변환 수단(1000; 1000a; 1000b; 1000c).
19. 제1 비교 수단(110-1)을 갖는 장치(100; 100a; 100b)의 작동 방법이며,
    상기 제1 비교 수단(110-1)은 제1 기준 전류 제공 수단(120-1) 및 제1 비교 전류 제공 수단(130-1)을 포함하고, 상기 방법은:
    제1 기준 전류 제공 수단(120-1)을 이용하여 제1 기준 전류(I_Ref-1)를 제공하는 단계(200), 제1 비교 전류 제공 수단(130-1)을 이용하여 제1 비교 전류(I_Vergl-1)를 제공하는 단계(202), 제1 비교 결과(VE-1)를 얻기 위해 제1 기준 전류(I_Ref-1)와 제1 비교 전류(I_Vergl-1)를 비교하는 단계(204), 및 상기 제1 비교 결과(VE-1)에 기반하여 제1 비교 결과(VE-1)를 특성화하는 제1 출력 신호(AS-1)를 출력하는 단계(206)를 포함하는, 방법.
20. 제19항에 있어서, 장치(100a; 100b)가 적어도 하나의 제2 비교 수단(110-2)을 포함하고, 상기 제2 비교 수단(110-2)은 제2 기준 전류(I_Ref-2)를 제공하는(210) 제2 기준 전류 제공 수단(120-2) 및 제2 비교 전류(I_Vergl-2)를 제공하는(212) 제2 비교 전류 제공 수단(130-2)을 포함하며, 상기 제2 비교 수단(110-2)은, 제2 비교 결과(VE-2)를 얻기 위해 제2 기준 전류(I_Ref-2)를 제2 비교 전류(I_Vergl-2)와 비교하고(214), 상기 제2 비교 결과(VE-2)에 기반하여 제2 비교 결과(VE-2)를 특성화하는 제2 출력 신호(AS-2)를 출력하며(216), 예를 들어 제2 비교 수단(110-2)은, 제1 출력 신호(AS-1)를 수신하고(220), 제2 기준 전류(I_Ref-2)와 제2 비교 전류(I_Vergl-2)와 제1 출력 신호(AS-1)에 기반하여 제2 비교 결과(VE-2)를 구하는(222), 방법.
21. 예를 들어 스칼라 곱의 산출을 위한 계산 수단(10), 예컨대 벡터 행렬 곱셈기, 예컨대 내적 엔진(dot product engine)이며,
    예컨대 제어 가능한 전기 저항을 갖는 요소들의 행렬(M) 및 제16항 내지 제18항 중 어느 한 항에 따른 적어도 하나의 아날로그/디지털 변환 수단(1000; 1000a; 1000b; 1000c)을 포함하는 계산 수단(10).
22. 제1항 내지 제15항 중 어느 한 항에 따른 장치(100; 100a; 100b) 및/또는 제16항 내지 제18항 중 어느 한 항에 따른 아날로그/디지털 변환 수단(1000; 1000a; 1000b; 100c) 및/또는 제19항 내지 제20항 중 어느 한 항에 따른 방법 및/또는 제21항에 따른 계산 수단(10)의 사용(300)이며,
    다음 요소들: a) 이진값으로의 전류(Ia; Ib; Ic)의 변환(301), b) 이진 코딩의 실행(302), c) 전기 구동식의, 예를 들어 완전 전기 구동식의 아날로그/디지털 변환기의 제공(303) 중 적어도 하나를 위한, 사용(300).

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