JP2004320439A - 高周波スイッチ回路 - Google Patents
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Abstract
【課題】複数のＦＥＴのソース・ドレインの電位を固定し、ＦＥＴのオン・オフの切り替えを確実に行えるようにする。
【解決手段】直列接続したデプレッション型のＦＥＴ１０１〜１０４の両端および中点に抵抗２０５〜２０９の一端を接続し、抵抗２０５〜２０９の他端に所定の電圧を印加することにより、ＦＥＴ１０１〜１０４のソース・ドレイン電位を固定する。ＦＥＴ１０１〜１０４のソース・ドレイン電位を固定することで、ＦＥＴ１０１〜１０４のゲート・ソース間に、ＦＥＴ１０１〜１０４をオンにするためのバイアス電圧を安定して印加することができる。
【選択図】 図１
【解決手段】直列接続したデプレッション型のＦＥＴ１０１〜１０４の両端および中点に抵抗２０５〜２０９の一端を接続し、抵抗２０５〜２０９の他端に所定の電圧を印加することにより、ＦＥＴ１０１〜１０４のソース・ドレイン電位を固定する。ＦＥＴ１０１〜１０４のソース・ドレイン電位を固定することで、ＦＥＴ１０１〜１０４のゲート・ソース間に、ＦＥＴ１０１〜１０４をオンにするためのバイアス電圧を安定して印加することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチ半導体集積回路および通信端末装置に内蔵された高周波スイッチ回路に関するものである。特に、低挿入損失かつ高アイソレーション、低歪特性が要求される高周波スイッチ回路およびこれを用いた通信端末装置に好適なものである。この高周波スイッチ回路は、例えば携帯電話のアンテナスイッチとして使用される。
【０００２】
【従来の技術】
今日、自動車電話や携帯電話等を始めとする移動体通信ビジネスの発展は目覚しく世界各国において様々な移動体通信システムの運用が開始されている。一方、これらの移動体通信システムでは、多くの携帯端末の信号処理部分に半導体電界効果トランジスタ（ＦＥＴ（Ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ））が使用されている。特に携帯性が重要視される携帯端末の場合、小型化と低電圧駆動と低消費電力化とを同時に実現できる半導体集積回路素子としてＧａＡｓ−ＦＥＴを用いたモノリシック マイクロウェーブ ＩＣ（ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ））が盛んに開発されている。ＭＭＩＣの中でも携帯端末内で高周波信号を切り替える高周波スイッチの開発が重要となっている。
【０００３】
ＦＥＴをスイッチングデバイスとして使用するには、ＦＥＴのゲート端子に印加するバイアス電圧を制御する必要がある。例えば、ゲート端子にピンチオフ電圧よりも十分に高いゲートバイアスを印加してドレイン−ソース間のインピーダンスを低くすることによりＦＥＴをオン状態に制御し、逆にゲート端子にピンチオフ電圧よりも十分に低いゲートバイアスを印加してドレイン−ソース間の高インピーダンスを高くすることによりＦＥＴをオフ状態に制御することができる。
【０００４】
このようにして、ＧａＡｓ−ＦＥＴを単体でスイッチングデバイスとして用いる場合、挿入損失は小さいが、アイソレーションを高くできないという問題がある。ＦＥＴ単体で高アイソレーションを得るには、ＦＥＴのゲート幅を小さくすれば良いが、ゲート幅を小さくするとオン抵抗が増大するため、挿入損失が悪化するという問題があり、低挿入損失、高アイソレーションの両立は難しい。
【０００５】
このようにＦＥＴ単体での低挿入損失、高アイソレーションの両立は難しいが、ＦＥＴを組み合わせることによりこの問題の解決が図られている。
【０００６】
このような構成の高周波スイッチ回路の例として、信号経路に対してシリーズＦＥＴ（信号ライン間に挿入接続されたＦＥＴ）とシャントＦＥＴ（信号ラインとグラウンドとの間に接続されたＦＥＴ）とをそれぞれ１個ずつ組み合わせてなるＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチがある（例えば特許文献１参照）。
【０００７】
この構成にすることにより、オフ状態のシリーズＦＥＴの寄生容量成分を介して漏れてくるＲＦ信号を、オン状態にあるシャントのＦＥＴによりグラウンドに引き込むことができ、高アイソレーションが得られるようになる。
【０００８】
また、オフ状態のシリーズＦＥＴからの信号の漏れを低減するために、シリーズのＦＥＴとシャントのＦＥＴとをそれぞれ１個ずつ組み合わせて構成されるＦＥＴ回路を、１段ではなく複数段縦続接続することも考えられている。このように構成することによって、１段のＦＥＴ回路で起こっていた信号の漏れを低減できるようになる。
【０００９】
しかしながら、このようなＦＥＴ回路を数段縦続接続した構成では、直列接続された複数のシリーズＦＥＴの中間接続点での電圧が決定されないため、シリーズＦＥＴの動作が不安定になり、ゲート電圧の制御により確実にオン・オフの切り替えを行うことができなくなる。
【００１０】
そのため、複数のＦＥＴの直列接続回路における、各ＦＥＴのソース・ドレイン間を抵抗により接続するというものが報告されている（特許文献２参照）。このような接続を行ったものを図８に示す。図８において、１１１〜１１４は直列に接続されたＦＥＴ、２１１〜２１４はＦＥＴ１１１〜１１４のゲートに一端が接続された抵抗器、２１５〜２１８はＦＥＴ１１１〜１１４のソース・ドレイン間を各々接続する抵抗器、３１１は高周波信号入出力端子、３１２は高周波信号入出力端子、４１１は抵抗器２１１〜２１４の他端に共通に接続されてＦＥＴ１１１〜１１４のオン・オフを制御する制御信号が入力される制御端子である。
【００１１】
このように、ＦＥＴ１１１〜１１４のソース・ドレイン間を抵抗器２１５〜２１８で接続する構成により、複数の直列接続されたシリーズＦＥＴの中間接続点の電圧の決定がなされ、ＦＥＴの動作が安定化する。
【００１２】
【特許文献１】
特開平８−２１３８９３号公報（第２−３頁、第２図）
【特許文献２】
特開２０００−２７７７０３号公報（第４−５頁、第１図）
【００１３】
【発明が解決しようとする課題】
上記従来の構成では、複数のＦＥＴを直列接続した構成において、ＦＥＴ同士の中間接続点での電圧は決定される。ところが、その電圧は、ＦＥＴのゲート電圧と、ＦＥＴのゲート・ソース間抵抗Ｒｇｓおよびゲート・ドレイン間抵抗Ｒｇｄにより任意に決定される値である。
【００１４】
任意の電圧で、ＦＥＴをオフ状態にしようとした場合、ゲート電圧が変化するために中間接続点の電圧も変化する。そのため、信号が例えば片側の高周波信号入出力端子３０１から入力されていた場合、その信号を確実に遮断できなくなる。特に、大信号が入力された場合、ＦＥＴを確実にオフ状態にすることができないため、信号の漏れが起こる。
【００１５】
ここで、大信号が入力された場合にＦＥＴを確実にオフにできなくなる理由について説明する。ＦＥＴで構成される高周波スイッチ回路に高周波信号が入力される場合、入力された電力により電圧の振幅が変化する。大電力の信号が入力された場合には、電圧振幅も大きくなる。その結果、高周波電圧の波形のピーク付近のタイミングで、ＦＥＴのゲート・ソース間の状態を逆バイアス状態に維持することができなくなり、高周波電圧の波形のピーク付近でＦＥＴが一時的に導通してしまうからである。この点は、特開平７−１０６９３７号公報に詳しく記載されている。
【００１６】
また、例えばアンテナスイッチとしてＦＥＴを用いる場合に一番優先されるのは、挿入損失の低減であり、この挿入損失の低減にはＦＥＴのオン抵抗の低減が必要である。ＦＥＴは順バイアス状態で用いることにより、ＦＥＴのオン抵抗の値を下げることができるが、上記従来の構成では、任意に中間接続点の電圧が決定されるため、オン抵抗の値が一番低い状態で、高周波スイッチ回路を使用できていなかった。
【００１７】
したがって、本発明の目的は、大信号入力時でもＦＥＴのオフ状態を維持することができる高周波スイッチ回路を提供することである。
【００１８】
また、本発明の他の目的は、オン状態の時、確実に順バイアス状態で使用することができ、挿入損失を低減することができる高周波スイッチ回路を提供することである。
【００１９】
【課題を解決するための手段】
上記従来の構成の課題を解決するために、請求項１記載の発明の高周波スイッチ回路は、高周波信号を入出力する第１の高周波入出力端子および第２の高周波入出力端子と、第１の高周波入出力端子と第２の高周波入出力端子との間に配置された複数個のＦＥＴの直列接続回路とを備え、複数個のＦＥＴのゲート端子にハイレベル電圧とローレベル電圧とを選択的に印加して、前記複数個のＦＥＴのオン状態とオフ状態との切り替えを行うものであり、複数個のＦＥＴの直列接続回路の両端および各中間接続点に複数の抵抗器の一方の端子をそれぞれ介して前記複数の抵抗器の他方の端子にそれぞれ所定の電圧を印加することにより、前記複数個のＦＥＴの直列接続回路の両端および各中間接続点の電位を固定している。
【００２０】
この構成によれば、複数個のＦＥＴの直列接続回路の両端および各中間接続点に複数の抵抗器をそれぞれ介して所定の電圧を印加することによって、複数個のＦＥＴの直列接続回路の両端および中間接続点、つまり複数個のＦＥＴのソース・ドレインの電圧を固定しているので、入力信号のレベルによってソース・ドレインの電圧が変動することはない。したがって、予測される入力信号のレベルの最大値に対応してソース・ドレインの電圧を設定することが可能となる。このように、ソース・ドレイン電圧を設定することで、大信号入力時でも各ＦＥＴのオフ状態を維持することができる。また、この構成により、各ＦＥＴがオン状態の時、各ＦＥＴを確実に順バイアス状態で使用することが可能で、挿入損失の低減をすることができる。
【００２１】
ソース・ドレイン電圧を固定しないと、オフ状態にある直列接続された２つのＦＥＴの中点の電位が確定しない。その際、２つのＦＥＴの中点の電位がＦＥＴのゲート電圧に近づく方向に変化した場合、大信号入力時にＦＥＴのソース・ドレイン間を逆バイアス状態に維持できず、大信号入力時に各ＦＥＴのオフ状態を維持することができなくなる。
【００２２】
請求項２記載の発明の高周波スイッチ回路は、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子とを接続し、第２のＦＥＴのドレイン端子と第３のＦＥＴのソース端子とを接続し、第３のＦＥＴのドレイン端子と第４のＦＥＴのソース端子とを接続し、第１のＦＥＴのソース端子を第１の高周波信号入出力端子に接続し、第４のＦＥＴのドレイン端子を第２の高周波信号入出力端子に接続し、第１のＦＥＴのゲート端子に第１の抵抗器の一端を接続し、第２のＦＥＴのゲート端子に第２の抵抗器の一端を接続し、第３のＦＥＴのゲート端子に第３の抵抗器の一端を接続し、第４のＦＥＴのゲート端子に第４の抵抗器の一端を接続し、第１から第４までの抵抗器の他端を第１の制御端子に共通に接続し、第１の高周波信号入出力端子に第５の抵抗器の一端を接続し、第１のＦＥＴと第２のＦＥＴとの接続点に第６の抵抗器の一端を接続し、第２のＦＥＴと第３のＦＥＴとの接続点に第７の抵抗器の一端を接続し、第３のＦＥＴと第４のＦＥＴとの接続点に第８の抵抗器の一端を接続し、第２の高周波信号入出力端子に第９の抵抗器の一端を接続し、第５から第９までの抵抗器の他端を第２の制御端子に共通に接続し、第１の制御端子にハイレベル電圧とローレベル電圧とを選択的に印加し、第２の制御端子に所定の電圧を印加するようにしている。
【００２３】
この構成によれば、第１の高周波信号入出力端子に第５の抵抗器の一端を接続し、第１のＦＥＴと第２のＦＥＴとの接続点に第６の抵抗器の一端を接続し、第２のＦＥＴと第３のＦＥＴとの接続点に第７の抵抗器の一端を接続し、第３のＦＥＴと第４のＦＥＴとの接続点に第８の抵抗器の一端を接続し、第２の高周波信号入出力端子に第９の抵抗器の一端を接続し、第５から第９までの抵抗器の他端を第２の制御端子に共通に接続し、第２の制御端子に所定の電圧を印加するようにしているので、第１ないし第４のＦＥＴの直列接続回路の両端および中間接続点、つまり第１ないし第４のＦＥＴのソース・ドレインの電圧を固定することができる。その結果、大信号入力時でも第１ないし第４のＦＥＴのオフ状態を維持することができる。また、この構成により第１ないし第４のＦＥＴがオン状態の時、第１ないし第４のＦＥＴを確実に順バイアス状態で使用することが可能で、挿入損失の低減をすることができる。
【００２４】
請求項３記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子に第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続している。
【００２５】
この構成によれば、外部から第３および第４の制御端子に入力される制御信号を昇圧回路で昇圧して第２および第１の制御端子に与えるようにしているので、同じ直列数のＦＥＴで構成した場合、昇圧回路を用いたものの方が、より高いハンドリングパワーを得ることができるようになる。これは、言い換えると、より高い入力電力を有した信号を確実にスイッチングすることが可能となるということになる。また、同じハンドリングパワーが要求される場合でも、ＦＥＴの段数を減らすことができ、チップサイズ低減に効果的である。上記のハンドリングパワーというのは、扱える電力のことを意味する。つまり、ある電圧が高周波スイッチ回路に与えられたときに、高周波スイッチ回路で扱うこと（スイッチングを行うこと）が可能な電力のことを意味する。
【００２６】
請求項４記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子にダイオードのアノードを接続し、ダイオードのカソードに第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続している。
【００２７】
この構成によれば、外部から第３および第４の制御端子に入力される制御信号を昇圧回路で昇圧して第２および第１の制御端子に与える時に第２の制御端子の電圧を第１の制御端子の電圧よりダイオードの順方向電圧降下分だけ低くすることができるので、昇圧回路を用いた場合において、より抵抗値が低いバイアス状態でＦＥＴを使用することが可能であり、従来よりも低い挿入損失にすることができる。その他は請求項３と同様である。
【００２８】
請求項５記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子に電圧選択回路の一方の電圧入力端子を接続し、第３の制御端子に電圧選択回路の他方の電圧入力端子を接続し、電圧選択回路の電圧出力端子に第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続し、第４の制御端子に電圧選択回路の切換制御端子を接続し、第４の制御端子に第１ないし第４のＦＥＴをオフにする制御信号が与えられたときに電圧選択回路が第３の制御端子の電圧を選択し、第４の制御端子に第１ないし第４のＦＥＴをオンにする制御信号が与えられたときに電圧選択回路が昇圧回路の出力電圧を選択するようにしている。
【００２９】
この構成によれば、第３の制御端子の電圧と昇圧回路の出力電圧とを選択的に第２の制御端子に加える電圧選択回路を設けたので、第１ないし第４のＦＥＴをオフからオンに変化させるときの第２の制御端子の電圧を低くすることができる。その結果、第４の制御端子に加えられる制御信号が、第１ないし第４のＦＥＴをオフにする状態からオンにする状態に変化したときに、第１ないし第４のＦＥＴのバイアスをすみやかに順バイアス状態に移行させることができ、第１ないし第４のＦＥＴがオフからオンに変化するときのタイミングの遅れを少なくすることができる。
【００３０】
請求項６記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子に電圧選択回路の一方の電圧入力端子を接続し、第３の制御端子に電圧選択回路の他方の電圧入力端子を接続し、電圧選択回路の電圧出力端子にダイオードのアノードを接続し、ダイオードのカソードに第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続し、第４の制御端子に電圧選択回路の切換制御端子を接続し、第４の制御端子に第１ないし第４のＦＥＴをオフにする制御信号が与えられたときに電圧選択回路が第３の制御端子の電圧を選択し、第４の制御端子に第１ないし第４のＦＥＴをオンにする制御信号が与えられたときに電圧選択回路が昇圧回路の出力電圧を選択するようにしている。
【００３１】
この構成によれば、請求項４，５の作用効果を組み合わせた作用効果を奏する。
【００３２】
請求項７記載の発明の高周波スイッチ回路は、請求項２，３，４，５または６に記載の高周波スイッチ回路において、第５から第９までの抵抗器（２０５〜２０９）の抵抗値を１ｋΩ以上にすることを特徴とする。
【００３３】
この構成によれば、第１ないし第４のＦＥＴを通過する信号が第５ないし第９の抵抗を介して漏れることを防止することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３５】
（実施の形態１）
図１に本発明の実施の形態１の高周波スイッチ回路の回路図を示す。図１において、１０１から１０４までは直列接続されたデプレション型の第１ないし第４のＦＥＴである。２０１から２０４までは第１ないし第４のＦＥＴ１０１〜１０４にゲートバイアスを与える第１ないし第４の抵抗器である。２０５から２０９までは第１ないし第４のＦＥＴ１０１〜１０４のソース・ドレイン電圧を固定する第５ないし第９の抵抗器である。３０１は第１の高周波信号入出力端子、３０２は第２の高周波信号入出力端子である。４０１は第１の制御端子、４０２は第２の制御端子である。
【００３６】
以下、具体的な接続関係について説明する。ＦＥＴ１０１のドレイン端子とＦＥＴ１０２のソース端子とが接続され、ＦＥＴ１０２のドレイン端子とＦＥＴ１０３のソース端子とが接続され、ＦＥＴ１０３のドレイン端子とＦＥＴ１０４のソース端子とが接続されている。
【００３７】
ＦＥＴ１０１のソース端子が高周波信号入出力端子３０１に接続され、ＦＥＴ１０４のドレイン端子が高周波信号入出力端子３０２に接続されている。
【００３８】
ＦＥＴ１０１のゲート端子に抵抗器２０１の一端が接続され、ＦＥＴ１０２のゲート端子に抵抗器２０２の一端が接続され、ＦＥＴ１０３のゲート端子に抵抗器２０３の一端が接続され、ＦＥＴ１０４のゲート端子に抵抗器２０４の一端が接続されている。抵抗器２０１〜２０４の他端が制御端子４０１に共通に接続されている。
【００３９】
高周波信号入出力端子３０１に抵抗器２０５の一端が接続され、ＦＥＴ１０１とＦＥＴ１０２との接続点に抵抗器２０６の一端が接続され、ＦＥＴ１０２とＦＥＴ１０３との接続点に抵抗器２０７の一端が接続され、ＦＥＴ１０３とＦＥＴ１０４との接続点に抵抗器２０８の一端が接続され、高周波信号入出力端子３０２に抵抗器２０９の一端が接続されている。抵抗器２０５〜２０９の他端が制御端子４０２に共通に接続されている。
【００４０】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。
【００４１】
高周波信号入力端子３０１に入力された信号を、高周波信号入出力端子３０２から出力する場合、制御端子４０１にハイレベルの電圧を印加する。
【００４２】
また、制御端子４０２にハイレベルの電圧を印加する。これにより、抵抗２０５〜２０９を介して、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点に制御端子４０２に与えられるハイレベルの電圧が加えられる。その結果、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点の電位が固定される。
【００４３】
このとき、ＦＥＴ１０１〜１０４には、閾値が−１Ｖ程度のデプレション型ＦＥＴを使用しているため、上記電圧条件において、ＦＥＴ１０１〜１０４はオン状態になる。
【００４４】
このとき、制御端子４０２に印加する電圧を適切に設定すると、制御端子４０１と制御端子４０２との電圧差により、ＦＥＴ１０１〜１０４を十分な順バイアス電圧で駆動でき、ＦＥＴ１０１〜１０４には充分に低いオン抵抗値が得られる。例えば、制御端子４０１に３Ｖ、制御端子４０２に２．５Ｖを印加した場合、ＦＥＴ１０１〜１０４のゲートとソース・ドレインとの電位の差を０．５Ｖにすることができる。これにより、ＦＥＴ１０１〜１０４には、十分な順バイアス状態が得られる。
【００４５】
また、高周波信号入力端子３０１に入力された信号を、高周波信号入出力端子３０２から出力しない場合、制御端子４０１にローレベルの電圧を印加する。
【００４６】
また、制御端子４０２にハイレベルの電圧を印加する。これにより、抵抗２０５〜２０９を介して、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点に制御端子４０２に与えられるハイレベルの電圧が加えられる。その結果、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点の電位が固定される。
【００４７】
このとき、ＦＥＴ１０１〜１０４には閾値が−１Ｖ程度のデプレション型ＦＥＴを使用しているため、上記電圧条件において、ＦＥＴ１０１〜１０４はオフ状態になる。
【００４８】
このとき、制御端子４０２に印加する電圧を適切に設定すると、制御端子４０１と制御端子４０２との電圧差により、ＦＥＴ１０１〜１０４に対して十分な逆バイアス状態を与えることができ、ＦＥＴ１０１〜１０４を確実にオフできる状態になり、その結果高いアイソレーションが得られる。例えば、制御端子４０１に０Ｖ、制御端子４０２に２．５Ｖを印加した場合、ＦＥＴ１０１〜１０４のゲートとソース・ドレインとの電位の差を−２．５Ｖにすることができ、これにより十分な逆バイアス状態が得られる。
【００４９】
このような構成をとった場合には、複数個のＦＥＴ１０１〜１０４の直列回路の両端および各中間接続点の電位を固定することができ、大信号入力時でもＦＥＴ１０１〜１０４のオフ状態を維持することができる。またオン状態の時、確実に順バイアス状態で使用することが可能となり、例えばアンテナスイッチとして用いたときの挿入損失を低減することができる。結局、従来例のように、ＦＥＴのソース・ドレインを抵抗で接続する場合に比べ、より抵抗値が低いバイアス状態で使用することが可能であり、従来よりも低い挿入損失にすることができる。
【００５０】
（実施の形態２）
本発明の回路は、実施の形態１において、ＦＥＴ１０１〜１０４の直列回路の両端および中間接続点の電位を固定する抵抗２０５〜２０９の抵抗値を１ｋΩ以上にするという構成をとる。抵抗２０５〜２０９の抵抗値の上限はとくに規定されるものではないが、実用上１ＭΩ程度以下ないし１０ＭΩ程度以下の抵抗を使用することが好ましい。また、抵抗２０１〜２０４の抵抗値は、例えば数十ｋ〜数百ｋΩの範囲に設定される。
【００５１】
この構成により、ＦＥＴ１０２〜１０４を通過する信号が抵抗２０５〜２０９を介して漏れることを防止することができる。その他の効果は、実施の形態１と同様である。
【００５２】
（実施の形態３）
図２に本発明の実施の形態３の高周波スイッチ回路の回路図を示す。上記の実施の形態１においては、制御端子４０１および制御端子４０２には、外部より供給される電圧をそのまま与えていた。しかし、この実施の形態３では、外部より印加される電圧をいったん昇圧し、その昇圧電圧を制御端子４０１および制御端子４０２に与えることを特徴としている。
【００５３】
そのために、この実施の形態では、実施の形態１の構成に、昇圧回路１００１と論理回路１００２とが追加され、その昇圧回路１００１へ制御電圧を与える制御端子４０３と、論理回路１００２へ制御電圧を与える制御端子４０４とが追加されている。昇圧回路１００１は、チャージポンプを用いて制御端子４０３から印加された電圧を、所望の電圧まで上昇させるものである。論理回路１００２は、昇圧回路１００１によって昇圧された電圧を電源電圧として用いることにより、制御端子４０４から入力された制御信号を、昇圧電圧のレベルを有した制御信号に変換できるものである。上記の論理回路１００２としては、ＮＡＮＤ回路やＮＯＲ回路等の一般的なものが使用される。
【００５４】
具体的に説明すると、制御端子４０３に昇圧回路１００１の電圧入力端子を接続し、昇圧回路１００１の電圧出力端子に制御端子４０２を接続し、昇圧回路１００１の電圧出力端子に論理回路１００２の電源電圧端子を接続し、制御端子４０４に論理回路１００２の信号入力端子を接続し、論理回路１００２の信号出力端子に制御端子４０１を接続している。その他の構成は図１と同様である。
【００５５】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。実施の形態１においては制御端子４０２に印加していた電圧を、制御端子４０３に印加すると、その電圧は昇圧回路１００１によって昇圧され、その昇圧された電圧が制御端子４０２に印加される。
【００５６】
また、実施の形態１においては制御端子４０１に印加していた電圧を、制御端子４０４から論理回路１００２に印加することにより、外部から印加される電圧レベルを有した制御信号を、昇圧された電圧レベルを有した制御信号へ変換することができる。この昇圧された電圧レベルを有する制御信号をスイッチオン状態にするときはハイレベル、スイッチオフ状態にするときはローレベルになるようにして、制御端子４０１に印加する。これにより、実施の形態１においては外部より供給された電圧レベルで制御されていたものが、より高い電圧レベルで制御できることになる。その結果、同じ段数のＦＥＴで構成した場合、昇圧回路を用いたものの方が、より高いハンドリングパワーを得ることができるようになる。また、同じハンドリングパワーが要求される場合でも、ＦＥＴの段数を減らすことができ、チップサイズ低減に効果的である。
【００５７】
（実施の形態４）
図３に本発明の実施の形態４の高周波スイッチ回路の回路図を示す。この実施の形態では、上記の実施の形態３において制御端子４０２と昇圧回路１００１のとの間に、ダイオード５０１を挿入した構成をとる。
【００５８】
具体的には、昇圧回路１００１の電圧出力端子にダイオード５０１のアノードを接続し、ダイオード５０１のカソードに制御端子４０２を接続している。その他は図２と同様である。
【００５９】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。
【００６０】
制御端子４０３に印加された電圧は、昇圧回路１００１によって昇圧される。そして、その昇圧電圧がダイオード５０１および抵抗２０５〜２０９を介してＦＥＴ１０１〜１０４のソース・ドレインに印加される。その結果、昇圧回路１００１で昇圧された電圧は、ダイオード５０１で約０．７Ｖ下げられ、その電圧が、抵抗２０５〜２０９を介して、高周波信号入出力端子３０１，３０２および、ＦＥＴ１０１〜１０４の中間接続点に与えられ、それによって、それらの各点の電位は固定される。
【００６１】
この構成をとることにより、制御端子４０１に与えられるハイレベルの制御信号の電圧レベルよりも、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の中間接続点に与えられる電圧のレベルを約０．７Ｖ低くすることができる。そのため、実施の形態１では、オンの場合にゼロバイアス状態であったＦＥＴ１０１〜１０４を、約０．７Ｖの順バイアス状態にすることができる。したがって、昇圧回路１０１を用いた場合でも、より抵抗値が低いバイアス状態で使用することが可能であるので、従来よりも、低い挿入損失にすることができる。
【００６２】
なお、ダイオードの段数を増やし、電圧の差を大きくすることも可能である。
【００６３】
（実施の形態５）
図４に本発明の実施の形態５の高周波スイッチ回路の回路図を示す。上記の実施の形態３においては、昇圧回路１００３による昇圧電圧をそのまま制御端子４０２に印加する構成であった。これに対し、この実施の形態５では、電圧選択回路１００３を追加し、電圧選択回路１００３により制御端子４０３から入力された制御電圧と、昇圧回路１００１による昇圧電圧との何れか一方を選択的に制御端子４０２に印加することができるようにしている。
【００６４】
図９に電圧選択回路１００３の一例の回路図を示している。図９において、６０１，６０２，６０３はＰチャネルトランジスタ、６０４はＮチャネルトランジスタ、６０５は選択信号入力端子、６０６は昇圧電圧ＶＣＰが入力される昇圧電圧入力端子、６０７は制御電圧（電源電圧ＶＤＤ）が入力される制御電圧入力端子、６０８は電圧出力端子である。
【００６５】
以上のような構成において、選択信号入力端子６０５にローレベルの電圧を加えると、Ｐチャネルトランジスタ６０１，６０２，６０３がオン、オン、オフ、Ｎチャネルトランジスタ６０４がオフとなり、電圧出力端子６０７から昇圧電圧ＶＣＰが出力される。また、選択信号入力端子６０５にハイレベルの電圧を加えると、Ｐチャネルトランジスタ６０１，６０２，６０３がオフ、オフ、オン、Ｎチャネルトランジスタ６０４がオンとなり、電圧出力端子６０７から電源電圧ＶＤＤが出力される。
【００６６】
具体的には、昇圧回路１００１の電圧出力端子に電圧選択回路１００３の一方の電圧入力端子を接続し、制御端子４０３に電圧選択回路１００３の他方の電圧入力端子を接続し、電圧選択回路１００３の電圧出力端子に制御端子４０２を接続し、制御端子４０４にＦＥＴ１０４〜１０４をオフにする制御信号が与えられたときに電圧選択回路１００３が制御端子４０３の電圧を選択し、制御端子４０４にＦＥＴ１０１〜１０４をオンにする制御信号が与えられたときに電圧選択回路１００３が昇圧回路１００１の出力電圧を選択するようにしている。その他は、図２と同様である。
【００６７】
電圧選択回路１００３の選択制御には、制御端子４０４から入力される制御信号を用いる。
【００６８】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。
【００６９】
高周波スイッチ回路は、オン状態とオフ状態を切り替えて使うものであり、その切り替え時に制御信号を入力してから、波形が出力されるまでの遅延時間が重要となってくる。
【００７０】
上記、実施の形態３において、常に昇圧回路１００１からの出力電圧（昇圧電圧）を制御端子４０２に印加していたが、この構成では、図５（ａ）に示すように、ソース・ドレインの電圧が昇圧された後の電圧であるため、制御端子４０４に入力された制御信号を論理回路１００２で昇圧し、制御端子４０１の電圧が上昇し、ＦＥＴ１０１〜１０４をオン状態にするための電圧に到達するまでに時間がかかる。このため、制御端子４０４に時間０で制御信号を入力してから、実際に、図５（ｂ）に示すように出力波形が出力されるまでに、遅延が発生する。
【００７１】
上記実施の形態４のように、ダイオード５０１を介して高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の中間接続点の電位を固定した場合は、実施の形態３の場合よりもソース・ドレインの電圧が低いため、やや遅延時間が短くなるが、その時間の差は短いものである。
【００７２】
この課題を解決するために、ＦＥＴ１０１〜１０４がオフ状態の場合は電圧選択回路１００３により、制御端子４０３の電圧がそのままで制御端子４０２に印加され、ＦＥＴ１０１〜１０４がオン状態の場合に昇圧回路１００１で昇圧された電圧が制御端子４０２に印加されるようにする。これにより、図６（ａ）で示すように、ソース・ドレインの電圧は３Ｖから昇圧後の電圧まで上昇を始める。
【００７３】
この構成をとることにより、図５で示すソース・ドレインの電圧が昇圧回路１００１の電圧で一定の場合に比べ、ＦＥＴ１０１〜１０４が早く逆バイアス状態を脱するので、ＦＥＴ１０１〜１０４を早くオン状態にできる。ＦＥＴ１０１〜１０４を早くオン状態にすることができるため、制御端子４０４に制御信号を入力してから、図６（ｂ）に示すように、波形が出力されるまでの遅延時間を短くすることができる。
【００７４】
以上説明したように、この実施の形態の構成によれば、制御端子４０３の電圧と昇圧回路１００１の出力電圧とを選択的に制御端子４０２に加える電圧選択回路１００３を設けたので、ＦＥＴ１０１〜１０４をオフからオンに変化させるときの制御端子４０２の電圧を低くすることができる。その結果、制御端子４０４に加えられる制御信号が、ＦＥＴ１０１〜１０４をオフにする状態からオンにする状態に変化したときに、ＦＥＴ１０１〜１０４のバイアスをすみやかに順バイアス状態に移行させることができ、ＦＥＴ１０１〜１０４がオフからオンに変化するときのタイミングの遅れを少なくすることができる。
【００７５】
これにより、ＴＤＭＡ方式で用いられるバースト動作を行うＦＥＴの切り替え時の出力波形の立ち上がり時間を改善し、立ち上がりを早くすることができる。
【００７６】
（実施の形態６）
図７に本発明の実施の形態６の高周波スイッチ回路の回路図を示す。この実施の形態は、実施の形態５の構成において、電圧選択回路１００３と制御端子４０２との間に実施の形態４で用いたものと同様のダイオード５０１を挿入したものである。
【００７７】
これにより、電圧選択回路１００３を用いた場合でも、ダイオード５０１を用いることで、ＦＥＴ１０１〜１０４を約０．７Ｖの順バイアス状態にすることができ、昇圧回路１００１を用いた場合でも、より抵抗値が低いバイアス状態で使用することが可能であるので、従来よりも、低い挿入損失にすることができる。その他は実施の形態５と同様である。
【００７８】
【発明の効果】
本発明の高周波スイッチ回路によれば、複数のＦＥＴの直列接続回路を用いるときに、ＦＥＴの直列接続回路の両端と中間接続点の電位を固定するので、大信号入力時でも各ＦＥＴのオフ状態を維持することができる。また、この構成により、各ＦＥＴがオン状態の時、各ＦＥＴを確実に順バイアス状態で使用することが可能で、挿入損失の低減をすることができ、優れた高周波特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の高周波スイッチ回路の構成を示す回路図である。
【図２】本発明の実施の形態３の高周波スイッチ回路の構成を示す回路図である。
【図３】本発明の実施の形態４の高周波スイッチ回路の構成を示す回路図である。
【図４】本発明の実施の形態５の高周波スイッチ回路の構成を示す回路図である。
【図５】本発明の実施の形態３の高周波スイッチ回路における制御端子の電圧波形（ａ）および出力信号波形（ｂ）を示す波形図である。
【図６】本発明の実施の形態５の高周波スイッチ回路における制御端子の電圧波形（ａ）および出力信号波形（ｂ）を示す波形図である。
【図７】本発明の実施の形態６の高周波スイッチ回路の構成を示す回路図である。
【図８】従来例の高周波スイッチ回路の構成を示す回路図である。
【図９】電圧選択回路の一例の構成を示す回路図である。
【符号の説明】
１０１〜１０４ デプレション型のＦＥＴ（第１〜第４）
２０１〜２０４ ゲートバイアス用の抵抗（第１〜第４）
２０５〜２０９ ＦＥＴ電圧固定用の抵抗（第５〜第９）
３０１〜３０２ 高周波信号入出力端子（第１，第２）
４０１〜４０４ 制御端子（第１〜第４）
５０１ ダイオード
１００１ 昇圧回路
１００１ 論理回路
１００１ 電圧選択回路
【発明の属する技術分野】
本発明は、スイッチ半導体集積回路および通信端末装置に内蔵された高周波スイッチ回路に関するものである。特に、低挿入損失かつ高アイソレーション、低歪特性が要求される高周波スイッチ回路およびこれを用いた通信端末装置に好適なものである。この高周波スイッチ回路は、例えば携帯電話のアンテナスイッチとして使用される。
【０００２】
【従来の技術】
今日、自動車電話や携帯電話等を始めとする移動体通信ビジネスの発展は目覚しく世界各国において様々な移動体通信システムの運用が開始されている。一方、これらの移動体通信システムでは、多くの携帯端末の信号処理部分に半導体電界効果トランジスタ（ＦＥＴ（Ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ））が使用されている。特に携帯性が重要視される携帯端末の場合、小型化と低電圧駆動と低消費電力化とを同時に実現できる半導体集積回路素子としてＧａＡｓ−ＦＥＴを用いたモノリシック マイクロウェーブ ＩＣ（ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ））が盛んに開発されている。ＭＭＩＣの中でも携帯端末内で高周波信号を切り替える高周波スイッチの開発が重要となっている。
【０００３】
ＦＥＴをスイッチングデバイスとして使用するには、ＦＥＴのゲート端子に印加するバイアス電圧を制御する必要がある。例えば、ゲート端子にピンチオフ電圧よりも十分に高いゲートバイアスを印加してドレイン−ソース間のインピーダンスを低くすることによりＦＥＴをオン状態に制御し、逆にゲート端子にピンチオフ電圧よりも十分に低いゲートバイアスを印加してドレイン−ソース間の高インピーダンスを高くすることによりＦＥＴをオフ状態に制御することができる。
【０００４】
このようにして、ＧａＡｓ−ＦＥＴを単体でスイッチングデバイスとして用いる場合、挿入損失は小さいが、アイソレーションを高くできないという問題がある。ＦＥＴ単体で高アイソレーションを得るには、ＦＥＴのゲート幅を小さくすれば良いが、ゲート幅を小さくするとオン抵抗が増大するため、挿入損失が悪化するという問題があり、低挿入損失、高アイソレーションの両立は難しい。
【０００５】
このようにＦＥＴ単体での低挿入損失、高アイソレーションの両立は難しいが、ＦＥＴを組み合わせることによりこの問題の解決が図られている。
【０００６】
このような構成の高周波スイッチ回路の例として、信号経路に対してシリーズＦＥＴ（信号ライン間に挿入接続されたＦＥＴ）とシャントＦＥＴ（信号ラインとグラウンドとの間に接続されたＦＥＴ）とをそれぞれ１個ずつ組み合わせてなるＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチがある（例えば特許文献１参照）。
【０００７】
この構成にすることにより、オフ状態のシリーズＦＥＴの寄生容量成分を介して漏れてくるＲＦ信号を、オン状態にあるシャントのＦＥＴによりグラウンドに引き込むことができ、高アイソレーションが得られるようになる。
【０００８】
また、オフ状態のシリーズＦＥＴからの信号の漏れを低減するために、シリーズのＦＥＴとシャントのＦＥＴとをそれぞれ１個ずつ組み合わせて構成されるＦＥＴ回路を、１段ではなく複数段縦続接続することも考えられている。このように構成することによって、１段のＦＥＴ回路で起こっていた信号の漏れを低減できるようになる。
【０００９】
しかしながら、このようなＦＥＴ回路を数段縦続接続した構成では、直列接続された複数のシリーズＦＥＴの中間接続点での電圧が決定されないため、シリーズＦＥＴの動作が不安定になり、ゲート電圧の制御により確実にオン・オフの切り替えを行うことができなくなる。
【００１０】
そのため、複数のＦＥＴの直列接続回路における、各ＦＥＴのソース・ドレイン間を抵抗により接続するというものが報告されている（特許文献２参照）。このような接続を行ったものを図８に示す。図８において、１１１〜１１４は直列に接続されたＦＥＴ、２１１〜２１４はＦＥＴ１１１〜１１４のゲートに一端が接続された抵抗器、２１５〜２１８はＦＥＴ１１１〜１１４のソース・ドレイン間を各々接続する抵抗器、３１１は高周波信号入出力端子、３１２は高周波信号入出力端子、４１１は抵抗器２１１〜２１４の他端に共通に接続されてＦＥＴ１１１〜１１４のオン・オフを制御する制御信号が入力される制御端子である。
【００１１】
このように、ＦＥＴ１１１〜１１４のソース・ドレイン間を抵抗器２１５〜２１８で接続する構成により、複数の直列接続されたシリーズＦＥＴの中間接続点の電圧の決定がなされ、ＦＥＴの動作が安定化する。
【００１２】
【特許文献１】
特開平８−２１３８９３号公報（第２−３頁、第２図）
【特許文献２】
特開２０００−２７７７０３号公報（第４−５頁、第１図）
【００１３】
【発明が解決しようとする課題】
上記従来の構成では、複数のＦＥＴを直列接続した構成において、ＦＥＴ同士の中間接続点での電圧は決定される。ところが、その電圧は、ＦＥＴのゲート電圧と、ＦＥＴのゲート・ソース間抵抗Ｒｇｓおよびゲート・ドレイン間抵抗Ｒｇｄにより任意に決定される値である。
【００１４】
任意の電圧で、ＦＥＴをオフ状態にしようとした場合、ゲート電圧が変化するために中間接続点の電圧も変化する。そのため、信号が例えば片側の高周波信号入出力端子３０１から入力されていた場合、その信号を確実に遮断できなくなる。特に、大信号が入力された場合、ＦＥＴを確実にオフ状態にすることができないため、信号の漏れが起こる。
【００１５】
ここで、大信号が入力された場合にＦＥＴを確実にオフにできなくなる理由について説明する。ＦＥＴで構成される高周波スイッチ回路に高周波信号が入力される場合、入力された電力により電圧の振幅が変化する。大電力の信号が入力された場合には、電圧振幅も大きくなる。その結果、高周波電圧の波形のピーク付近のタイミングで、ＦＥＴのゲート・ソース間の状態を逆バイアス状態に維持することができなくなり、高周波電圧の波形のピーク付近でＦＥＴが一時的に導通してしまうからである。この点は、特開平７−１０６９３７号公報に詳しく記載されている。
【００１６】
また、例えばアンテナスイッチとしてＦＥＴを用いる場合に一番優先されるのは、挿入損失の低減であり、この挿入損失の低減にはＦＥＴのオン抵抗の低減が必要である。ＦＥＴは順バイアス状態で用いることにより、ＦＥＴのオン抵抗の値を下げることができるが、上記従来の構成では、任意に中間接続点の電圧が決定されるため、オン抵抗の値が一番低い状態で、高周波スイッチ回路を使用できていなかった。
【００１７】
したがって、本発明の目的は、大信号入力時でもＦＥＴのオフ状態を維持することができる高周波スイッチ回路を提供することである。
【００１８】
また、本発明の他の目的は、オン状態の時、確実に順バイアス状態で使用することができ、挿入損失を低減することができる高周波スイッチ回路を提供することである。
【００１９】
【課題を解決するための手段】
上記従来の構成の課題を解決するために、請求項１記載の発明の高周波スイッチ回路は、高周波信号を入出力する第１の高周波入出力端子および第２の高周波入出力端子と、第１の高周波入出力端子と第２の高周波入出力端子との間に配置された複数個のＦＥＴの直列接続回路とを備え、複数個のＦＥＴのゲート端子にハイレベル電圧とローレベル電圧とを選択的に印加して、前記複数個のＦＥＴのオン状態とオフ状態との切り替えを行うものであり、複数個のＦＥＴの直列接続回路の両端および各中間接続点に複数の抵抗器の一方の端子をそれぞれ介して前記複数の抵抗器の他方の端子にそれぞれ所定の電圧を印加することにより、前記複数個のＦＥＴの直列接続回路の両端および各中間接続点の電位を固定している。
【００２０】
この構成によれば、複数個のＦＥＴの直列接続回路の両端および各中間接続点に複数の抵抗器をそれぞれ介して所定の電圧を印加することによって、複数個のＦＥＴの直列接続回路の両端および中間接続点、つまり複数個のＦＥＴのソース・ドレインの電圧を固定しているので、入力信号のレベルによってソース・ドレインの電圧が変動することはない。したがって、予測される入力信号のレベルの最大値に対応してソース・ドレインの電圧を設定することが可能となる。このように、ソース・ドレイン電圧を設定することで、大信号入力時でも各ＦＥＴのオフ状態を維持することができる。また、この構成により、各ＦＥＴがオン状態の時、各ＦＥＴを確実に順バイアス状態で使用することが可能で、挿入損失の低減をすることができる。
【００２１】
ソース・ドレイン電圧を固定しないと、オフ状態にある直列接続された２つのＦＥＴの中点の電位が確定しない。その際、２つのＦＥＴの中点の電位がＦＥＴのゲート電圧に近づく方向に変化した場合、大信号入力時にＦＥＴのソース・ドレイン間を逆バイアス状態に維持できず、大信号入力時に各ＦＥＴのオフ状態を維持することができなくなる。
【００２２】
請求項２記載の発明の高周波スイッチ回路は、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子とを接続し、第２のＦＥＴのドレイン端子と第３のＦＥＴのソース端子とを接続し、第３のＦＥＴのドレイン端子と第４のＦＥＴのソース端子とを接続し、第１のＦＥＴのソース端子を第１の高周波信号入出力端子に接続し、第４のＦＥＴのドレイン端子を第２の高周波信号入出力端子に接続し、第１のＦＥＴのゲート端子に第１の抵抗器の一端を接続し、第２のＦＥＴのゲート端子に第２の抵抗器の一端を接続し、第３のＦＥＴのゲート端子に第３の抵抗器の一端を接続し、第４のＦＥＴのゲート端子に第４の抵抗器の一端を接続し、第１から第４までの抵抗器の他端を第１の制御端子に共通に接続し、第１の高周波信号入出力端子に第５の抵抗器の一端を接続し、第１のＦＥＴと第２のＦＥＴとの接続点に第６の抵抗器の一端を接続し、第２のＦＥＴと第３のＦＥＴとの接続点に第７の抵抗器の一端を接続し、第３のＦＥＴと第４のＦＥＴとの接続点に第８の抵抗器の一端を接続し、第２の高周波信号入出力端子に第９の抵抗器の一端を接続し、第５から第９までの抵抗器の他端を第２の制御端子に共通に接続し、第１の制御端子にハイレベル電圧とローレベル電圧とを選択的に印加し、第２の制御端子に所定の電圧を印加するようにしている。
【００２３】
この構成によれば、第１の高周波信号入出力端子に第５の抵抗器の一端を接続し、第１のＦＥＴと第２のＦＥＴとの接続点に第６の抵抗器の一端を接続し、第２のＦＥＴと第３のＦＥＴとの接続点に第７の抵抗器の一端を接続し、第３のＦＥＴと第４のＦＥＴとの接続点に第８の抵抗器の一端を接続し、第２の高周波信号入出力端子に第９の抵抗器の一端を接続し、第５から第９までの抵抗器の他端を第２の制御端子に共通に接続し、第２の制御端子に所定の電圧を印加するようにしているので、第１ないし第４のＦＥＴの直列接続回路の両端および中間接続点、つまり第１ないし第４のＦＥＴのソース・ドレインの電圧を固定することができる。その結果、大信号入力時でも第１ないし第４のＦＥＴのオフ状態を維持することができる。また、この構成により第１ないし第４のＦＥＴがオン状態の時、第１ないし第４のＦＥＴを確実に順バイアス状態で使用することが可能で、挿入損失の低減をすることができる。
【００２４】
請求項３記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子に第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続している。
【００２５】
この構成によれば、外部から第３および第４の制御端子に入力される制御信号を昇圧回路で昇圧して第２および第１の制御端子に与えるようにしているので、同じ直列数のＦＥＴで構成した場合、昇圧回路を用いたものの方が、より高いハンドリングパワーを得ることができるようになる。これは、言い換えると、より高い入力電力を有した信号を確実にスイッチングすることが可能となるということになる。また、同じハンドリングパワーが要求される場合でも、ＦＥＴの段数を減らすことができ、チップサイズ低減に効果的である。上記のハンドリングパワーというのは、扱える電力のことを意味する。つまり、ある電圧が高周波スイッチ回路に与えられたときに、高周波スイッチ回路で扱うこと（スイッチングを行うこと）が可能な電力のことを意味する。
【００２６】
請求項４記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子にダイオードのアノードを接続し、ダイオードのカソードに第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続している。
【００２７】
この構成によれば、外部から第３および第４の制御端子に入力される制御信号を昇圧回路で昇圧して第２および第１の制御端子に与える時に第２の制御端子の電圧を第１の制御端子の電圧よりダイオードの順方向電圧降下分だけ低くすることができるので、昇圧回路を用いた場合において、より抵抗値が低いバイアス状態でＦＥＴを使用することが可能であり、従来よりも低い挿入損失にすることができる。その他は請求項３と同様である。
【００２８】
請求項５記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子に電圧選択回路の一方の電圧入力端子を接続し、第３の制御端子に電圧選択回路の他方の電圧入力端子を接続し、電圧選択回路の電圧出力端子に第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続し、第４の制御端子に電圧選択回路の切換制御端子を接続し、第４の制御端子に第１ないし第４のＦＥＴをオフにする制御信号が与えられたときに電圧選択回路が第３の制御端子の電圧を選択し、第４の制御端子に第１ないし第４のＦＥＴをオンにする制御信号が与えられたときに電圧選択回路が昇圧回路の出力電圧を選択するようにしている。
【００２９】
この構成によれば、第３の制御端子の電圧と昇圧回路の出力電圧とを選択的に第２の制御端子に加える電圧選択回路を設けたので、第１ないし第４のＦＥＴをオフからオンに変化させるときの第２の制御端子の電圧を低くすることができる。その結果、第４の制御端子に加えられる制御信号が、第１ないし第４のＦＥＴをオフにする状態からオンにする状態に変化したときに、第１ないし第４のＦＥＴのバイアスをすみやかに順バイアス状態に移行させることができ、第１ないし第４のＦＥＴがオフからオンに変化するときのタイミングの遅れを少なくすることができる。
【００３０】
請求項６記載の発明の高周波スイッチ回路は、請求項２記載の高周波スイッチ回路において、第３の制御端子に昇圧回路の電圧入力端子を接続し、昇圧回路の電圧出力端子に電圧選択回路の一方の電圧入力端子を接続し、第３の制御端子に電圧選択回路の他方の電圧入力端子を接続し、電圧選択回路の電圧出力端子にダイオードのアノードを接続し、ダイオードのカソードに第２の制御端子を接続し、昇圧回路の電圧出力端子に論理回路の電源電圧端子を接続し、第４の制御端子に論理回路の信号入力端子を接続し、論理回路の信号出力端子に第１の制御端子を接続し、第４の制御端子に電圧選択回路の切換制御端子を接続し、第４の制御端子に第１ないし第４のＦＥＴをオフにする制御信号が与えられたときに電圧選択回路が第３の制御端子の電圧を選択し、第４の制御端子に第１ないし第４のＦＥＴをオンにする制御信号が与えられたときに電圧選択回路が昇圧回路の出力電圧を選択するようにしている。
【００３１】
この構成によれば、請求項４，５の作用効果を組み合わせた作用効果を奏する。
【００３２】
請求項７記載の発明の高周波スイッチ回路は、請求項２，３，４，５または６に記載の高周波スイッチ回路において、第５から第９までの抵抗器（２０５〜２０９）の抵抗値を１ｋΩ以上にすることを特徴とする。
【００３３】
この構成によれば、第１ないし第４のＦＥＴを通過する信号が第５ないし第９の抵抗を介して漏れることを防止することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３５】
（実施の形態１）
図１に本発明の実施の形態１の高周波スイッチ回路の回路図を示す。図１において、１０１から１０４までは直列接続されたデプレション型の第１ないし第４のＦＥＴである。２０１から２０４までは第１ないし第４のＦＥＴ１０１〜１０４にゲートバイアスを与える第１ないし第４の抵抗器である。２０５から２０９までは第１ないし第４のＦＥＴ１０１〜１０４のソース・ドレイン電圧を固定する第５ないし第９の抵抗器である。３０１は第１の高周波信号入出力端子、３０２は第２の高周波信号入出力端子である。４０１は第１の制御端子、４０２は第２の制御端子である。
【００３６】
以下、具体的な接続関係について説明する。ＦＥＴ１０１のドレイン端子とＦＥＴ１０２のソース端子とが接続され、ＦＥＴ１０２のドレイン端子とＦＥＴ１０３のソース端子とが接続され、ＦＥＴ１０３のドレイン端子とＦＥＴ１０４のソース端子とが接続されている。
【００３７】
ＦＥＴ１０１のソース端子が高周波信号入出力端子３０１に接続され、ＦＥＴ１０４のドレイン端子が高周波信号入出力端子３０２に接続されている。
【００３８】
ＦＥＴ１０１のゲート端子に抵抗器２０１の一端が接続され、ＦＥＴ１０２のゲート端子に抵抗器２０２の一端が接続され、ＦＥＴ１０３のゲート端子に抵抗器２０３の一端が接続され、ＦＥＴ１０４のゲート端子に抵抗器２０４の一端が接続されている。抵抗器２０１〜２０４の他端が制御端子４０１に共通に接続されている。
【００３９】
高周波信号入出力端子３０１に抵抗器２０５の一端が接続され、ＦＥＴ１０１とＦＥＴ１０２との接続点に抵抗器２０６の一端が接続され、ＦＥＴ１０２とＦＥＴ１０３との接続点に抵抗器２０７の一端が接続され、ＦＥＴ１０３とＦＥＴ１０４との接続点に抵抗器２０８の一端が接続され、高周波信号入出力端子３０２に抵抗器２０９の一端が接続されている。抵抗器２０５〜２０９の他端が制御端子４０２に共通に接続されている。
【００４０】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。
【００４１】
高周波信号入力端子３０１に入力された信号を、高周波信号入出力端子３０２から出力する場合、制御端子４０１にハイレベルの電圧を印加する。
【００４２】
また、制御端子４０２にハイレベルの電圧を印加する。これにより、抵抗２０５〜２０９を介して、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点に制御端子４０２に与えられるハイレベルの電圧が加えられる。その結果、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点の電位が固定される。
【００４３】
このとき、ＦＥＴ１０１〜１０４には、閾値が−１Ｖ程度のデプレション型ＦＥＴを使用しているため、上記電圧条件において、ＦＥＴ１０１〜１０４はオン状態になる。
【００４４】
このとき、制御端子４０２に印加する電圧を適切に設定すると、制御端子４０１と制御端子４０２との電圧差により、ＦＥＴ１０１〜１０４を十分な順バイアス電圧で駆動でき、ＦＥＴ１０１〜１０４には充分に低いオン抵抗値が得られる。例えば、制御端子４０１に３Ｖ、制御端子４０２に２．５Ｖを印加した場合、ＦＥＴ１０１〜１０４のゲートとソース・ドレインとの電位の差を０．５Ｖにすることができる。これにより、ＦＥＴ１０１〜１０４には、十分な順バイアス状態が得られる。
【００４５】
また、高周波信号入力端子３０１に入力された信号を、高周波信号入出力端子３０２から出力しない場合、制御端子４０１にローレベルの電圧を印加する。
【００４６】
また、制御端子４０２にハイレベルの電圧を印加する。これにより、抵抗２０５〜２０９を介して、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点に制御端子４０２に与えられるハイレベルの電圧が加えられる。その結果、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の直列回路の中間接続点の電位が固定される。
【００４７】
このとき、ＦＥＴ１０１〜１０４には閾値が−１Ｖ程度のデプレション型ＦＥＴを使用しているため、上記電圧条件において、ＦＥＴ１０１〜１０４はオフ状態になる。
【００４８】
このとき、制御端子４０２に印加する電圧を適切に設定すると、制御端子４０１と制御端子４０２との電圧差により、ＦＥＴ１０１〜１０４に対して十分な逆バイアス状態を与えることができ、ＦＥＴ１０１〜１０４を確実にオフできる状態になり、その結果高いアイソレーションが得られる。例えば、制御端子４０１に０Ｖ、制御端子４０２に２．５Ｖを印加した場合、ＦＥＴ１０１〜１０４のゲートとソース・ドレインとの電位の差を−２．５Ｖにすることができ、これにより十分な逆バイアス状態が得られる。
【００４９】
このような構成をとった場合には、複数個のＦＥＴ１０１〜１０４の直列回路の両端および各中間接続点の電位を固定することができ、大信号入力時でもＦＥＴ１０１〜１０４のオフ状態を維持することができる。またオン状態の時、確実に順バイアス状態で使用することが可能となり、例えばアンテナスイッチとして用いたときの挿入損失を低減することができる。結局、従来例のように、ＦＥＴのソース・ドレインを抵抗で接続する場合に比べ、より抵抗値が低いバイアス状態で使用することが可能であり、従来よりも低い挿入損失にすることができる。
【００５０】
（実施の形態２）
本発明の回路は、実施の形態１において、ＦＥＴ１０１〜１０４の直列回路の両端および中間接続点の電位を固定する抵抗２０５〜２０９の抵抗値を１ｋΩ以上にするという構成をとる。抵抗２０５〜２０９の抵抗値の上限はとくに規定されるものではないが、実用上１ＭΩ程度以下ないし１０ＭΩ程度以下の抵抗を使用することが好ましい。また、抵抗２０１〜２０４の抵抗値は、例えば数十ｋ〜数百ｋΩの範囲に設定される。
【００５１】
この構成により、ＦＥＴ１０２〜１０４を通過する信号が抵抗２０５〜２０９を介して漏れることを防止することができる。その他の効果は、実施の形態１と同様である。
【００５２】
（実施の形態３）
図２に本発明の実施の形態３の高周波スイッチ回路の回路図を示す。上記の実施の形態１においては、制御端子４０１および制御端子４０２には、外部より供給される電圧をそのまま与えていた。しかし、この実施の形態３では、外部より印加される電圧をいったん昇圧し、その昇圧電圧を制御端子４０１および制御端子４０２に与えることを特徴としている。
【００５３】
そのために、この実施の形態では、実施の形態１の構成に、昇圧回路１００１と論理回路１００２とが追加され、その昇圧回路１００１へ制御電圧を与える制御端子４０３と、論理回路１００２へ制御電圧を与える制御端子４０４とが追加されている。昇圧回路１００１は、チャージポンプを用いて制御端子４０３から印加された電圧を、所望の電圧まで上昇させるものである。論理回路１００２は、昇圧回路１００１によって昇圧された電圧を電源電圧として用いることにより、制御端子４０４から入力された制御信号を、昇圧電圧のレベルを有した制御信号に変換できるものである。上記の論理回路１００２としては、ＮＡＮＤ回路やＮＯＲ回路等の一般的なものが使用される。
【００５４】
具体的に説明すると、制御端子４０３に昇圧回路１００１の電圧入力端子を接続し、昇圧回路１００１の電圧出力端子に制御端子４０２を接続し、昇圧回路１００１の電圧出力端子に論理回路１００２の電源電圧端子を接続し、制御端子４０４に論理回路１００２の信号入力端子を接続し、論理回路１００２の信号出力端子に制御端子４０１を接続している。その他の構成は図１と同様である。
【００５５】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。実施の形態１においては制御端子４０２に印加していた電圧を、制御端子４０３に印加すると、その電圧は昇圧回路１００１によって昇圧され、その昇圧された電圧が制御端子４０２に印加される。
【００５６】
また、実施の形態１においては制御端子４０１に印加していた電圧を、制御端子４０４から論理回路１００２に印加することにより、外部から印加される電圧レベルを有した制御信号を、昇圧された電圧レベルを有した制御信号へ変換することができる。この昇圧された電圧レベルを有する制御信号をスイッチオン状態にするときはハイレベル、スイッチオフ状態にするときはローレベルになるようにして、制御端子４０１に印加する。これにより、実施の形態１においては外部より供給された電圧レベルで制御されていたものが、より高い電圧レベルで制御できることになる。その結果、同じ段数のＦＥＴで構成した場合、昇圧回路を用いたものの方が、より高いハンドリングパワーを得ることができるようになる。また、同じハンドリングパワーが要求される場合でも、ＦＥＴの段数を減らすことができ、チップサイズ低減に効果的である。
【００５７】
（実施の形態４）
図３に本発明の実施の形態４の高周波スイッチ回路の回路図を示す。この実施の形態では、上記の実施の形態３において制御端子４０２と昇圧回路１００１のとの間に、ダイオード５０１を挿入した構成をとる。
【００５８】
具体的には、昇圧回路１００１の電圧出力端子にダイオード５０１のアノードを接続し、ダイオード５０１のカソードに制御端子４０２を接続している。その他は図２と同様である。
【００５９】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。
【００６０】
制御端子４０３に印加された電圧は、昇圧回路１００１によって昇圧される。そして、その昇圧電圧がダイオード５０１および抵抗２０５〜２０９を介してＦＥＴ１０１〜１０４のソース・ドレインに印加される。その結果、昇圧回路１００１で昇圧された電圧は、ダイオード５０１で約０．７Ｖ下げられ、その電圧が、抵抗２０５〜２０９を介して、高周波信号入出力端子３０１，３０２および、ＦＥＴ１０１〜１０４の中間接続点に与えられ、それによって、それらの各点の電位は固定される。
【００６１】
この構成をとることにより、制御端子４０１に与えられるハイレベルの制御信号の電圧レベルよりも、高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の中間接続点に与えられる電圧のレベルを約０．７Ｖ低くすることができる。そのため、実施の形態１では、オンの場合にゼロバイアス状態であったＦＥＴ１０１〜１０４を、約０．７Ｖの順バイアス状態にすることができる。したがって、昇圧回路１０１を用いた場合でも、より抵抗値が低いバイアス状態で使用することが可能であるので、従来よりも、低い挿入損失にすることができる。
【００６２】
なお、ダイオードの段数を増やし、電圧の差を大きくすることも可能である。
【００６３】
（実施の形態５）
図４に本発明の実施の形態５の高周波スイッチ回路の回路図を示す。上記の実施の形態３においては、昇圧回路１００３による昇圧電圧をそのまま制御端子４０２に印加する構成であった。これに対し、この実施の形態５では、電圧選択回路１００３を追加し、電圧選択回路１００３により制御端子４０３から入力された制御電圧と、昇圧回路１００１による昇圧電圧との何れか一方を選択的に制御端子４０２に印加することができるようにしている。
【００６４】
図９に電圧選択回路１００３の一例の回路図を示している。図９において、６０１，６０２，６０３はＰチャネルトランジスタ、６０４はＮチャネルトランジスタ、６０５は選択信号入力端子、６０６は昇圧電圧ＶＣＰが入力される昇圧電圧入力端子、６０７は制御電圧（電源電圧ＶＤＤ）が入力される制御電圧入力端子、６０８は電圧出力端子である。
【００６５】
以上のような構成において、選択信号入力端子６０５にローレベルの電圧を加えると、Ｐチャネルトランジスタ６０１，６０２，６０３がオン、オン、オフ、Ｎチャネルトランジスタ６０４がオフとなり、電圧出力端子６０７から昇圧電圧ＶＣＰが出力される。また、選択信号入力端子６０５にハイレベルの電圧を加えると、Ｐチャネルトランジスタ６０１，６０２，６０３がオフ、オフ、オン、Ｎチャネルトランジスタ６０４がオンとなり、電圧出力端子６０７から電源電圧ＶＤＤが出力される。
【００６６】
具体的には、昇圧回路１００１の電圧出力端子に電圧選択回路１００３の一方の電圧入力端子を接続し、制御端子４０３に電圧選択回路１００３の他方の電圧入力端子を接続し、電圧選択回路１００３の電圧出力端子に制御端子４０２を接続し、制御端子４０４にＦＥＴ１０４〜１０４をオフにする制御信号が与えられたときに電圧選択回路１００３が制御端子４０３の電圧を選択し、制御端子４０４にＦＥＴ１０１〜１０４をオンにする制御信号が与えられたときに電圧選択回路１００３が昇圧回路１００１の出力電圧を選択するようにしている。その他は、図２と同様である。
【００６７】
電圧選択回路１００３の選択制御には、制御端子４０４から入力される制御信号を用いる。
【００６８】
上記のように構成された高周波スイッチ回路について、以下動作を説明する。
【００６９】
高周波スイッチ回路は、オン状態とオフ状態を切り替えて使うものであり、その切り替え時に制御信号を入力してから、波形が出力されるまでの遅延時間が重要となってくる。
【００７０】
上記、実施の形態３において、常に昇圧回路１００１からの出力電圧（昇圧電圧）を制御端子４０２に印加していたが、この構成では、図５（ａ）に示すように、ソース・ドレインの電圧が昇圧された後の電圧であるため、制御端子４０４に入力された制御信号を論理回路１００２で昇圧し、制御端子４０１の電圧が上昇し、ＦＥＴ１０１〜１０４をオン状態にするための電圧に到達するまでに時間がかかる。このため、制御端子４０４に時間０で制御信号を入力してから、実際に、図５（ｂ）に示すように出力波形が出力されるまでに、遅延が発生する。
【００７１】
上記実施の形態４のように、ダイオード５０１を介して高周波信号入出力端子３０１，３０２およびＦＥＴ１０１〜１０４の中間接続点の電位を固定した場合は、実施の形態３の場合よりもソース・ドレインの電圧が低いため、やや遅延時間が短くなるが、その時間の差は短いものである。
【００７２】
この課題を解決するために、ＦＥＴ１０１〜１０４がオフ状態の場合は電圧選択回路１００３により、制御端子４０３の電圧がそのままで制御端子４０２に印加され、ＦＥＴ１０１〜１０４がオン状態の場合に昇圧回路１００１で昇圧された電圧が制御端子４０２に印加されるようにする。これにより、図６（ａ）で示すように、ソース・ドレインの電圧は３Ｖから昇圧後の電圧まで上昇を始める。
【００７３】
この構成をとることにより、図５で示すソース・ドレインの電圧が昇圧回路１００１の電圧で一定の場合に比べ、ＦＥＴ１０１〜１０４が早く逆バイアス状態を脱するので、ＦＥＴ１０１〜１０４を早くオン状態にできる。ＦＥＴ１０１〜１０４を早くオン状態にすることができるため、制御端子４０４に制御信号を入力してから、図６（ｂ）に示すように、波形が出力されるまでの遅延時間を短くすることができる。
【００７４】
以上説明したように、この実施の形態の構成によれば、制御端子４０３の電圧と昇圧回路１００１の出力電圧とを選択的に制御端子４０２に加える電圧選択回路１００３を設けたので、ＦＥＴ１０１〜１０４をオフからオンに変化させるときの制御端子４０２の電圧を低くすることができる。その結果、制御端子４０４に加えられる制御信号が、ＦＥＴ１０１〜１０４をオフにする状態からオンにする状態に変化したときに、ＦＥＴ１０１〜１０４のバイアスをすみやかに順バイアス状態に移行させることができ、ＦＥＴ１０１〜１０４がオフからオンに変化するときのタイミングの遅れを少なくすることができる。
【００７５】
これにより、ＴＤＭＡ方式で用いられるバースト動作を行うＦＥＴの切り替え時の出力波形の立ち上がり時間を改善し、立ち上がりを早くすることができる。
【００７６】
（実施の形態６）
図７に本発明の実施の形態６の高周波スイッチ回路の回路図を示す。この実施の形態は、実施の形態５の構成において、電圧選択回路１００３と制御端子４０２との間に実施の形態４で用いたものと同様のダイオード５０１を挿入したものである。
【００７７】
これにより、電圧選択回路１００３を用いた場合でも、ダイオード５０１を用いることで、ＦＥＴ１０１〜１０４を約０．７Ｖの順バイアス状態にすることができ、昇圧回路１００１を用いた場合でも、より抵抗値が低いバイアス状態で使用することが可能であるので、従来よりも、低い挿入損失にすることができる。その他は実施の形態５と同様である。
【００７８】
【発明の効果】
本発明の高周波スイッチ回路によれば、複数のＦＥＴの直列接続回路を用いるときに、ＦＥＴの直列接続回路の両端と中間接続点の電位を固定するので、大信号入力時でも各ＦＥＴのオフ状態を維持することができる。また、この構成により、各ＦＥＴがオン状態の時、各ＦＥＴを確実に順バイアス状態で使用することが可能で、挿入損失の低減をすることができ、優れた高周波特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の高周波スイッチ回路の構成を示す回路図である。
【図２】本発明の実施の形態３の高周波スイッチ回路の構成を示す回路図である。
【図３】本発明の実施の形態４の高周波スイッチ回路の構成を示す回路図である。
【図４】本発明の実施の形態５の高周波スイッチ回路の構成を示す回路図である。
【図５】本発明の実施の形態３の高周波スイッチ回路における制御端子の電圧波形（ａ）および出力信号波形（ｂ）を示す波形図である。
【図６】本発明の実施の形態５の高周波スイッチ回路における制御端子の電圧波形（ａ）および出力信号波形（ｂ）を示す波形図である。
【図７】本発明の実施の形態６の高周波スイッチ回路の構成を示す回路図である。
【図８】従来例の高周波スイッチ回路の構成を示す回路図である。
【図９】電圧選択回路の一例の構成を示す回路図である。
【符号の説明】
１０１〜１０４ デプレション型のＦＥＴ（第１〜第４）
２０１〜２０４ ゲートバイアス用の抵抗（第１〜第４）
２０５〜２０９ ＦＥＴ電圧固定用の抵抗（第５〜第９）
３０１〜３０２ 高周波信号入出力端子（第１，第２）
４０１〜４０４ 制御端子（第１〜第４）
５０１ ダイオード
１００１ 昇圧回路
１００１ 論理回路
１００１ 電圧選択回路
Claims (7)
- 高周波信号を入出力する第１の高周波入出力端子（３０１）および第２の高周波入出力端子（３０２）と、前記第１の高周波入出力端子（３０１）と前記第２の高周波入出力端子（３０２）との間に配置された複数個のＦＥＴ（１０１〜１０４）の直列接続回路とを備え、前記複数個のＦＥＴ（１０１〜１０４）のゲート端子にハイレベル電圧とローレベル電圧とを選択的に印加して、前記複数個のＦＥＴ（１０１〜１０４）のオン状態とオフ状態との切り替えを行う高周波スイッチ回路であって、
前記複数個のＦＥＴ（１０１〜１０４）の直列接続回路の両端および各中間接続点に複数の抵抗器（２０５〜２０９）の一方の端子をそれぞれ介して前記複数の抵抗器（２０５〜２０９）の他方の端子にそれぞれ所定の電圧を印加することにより、前記複数個のＦＥＴ（１０１〜１０４）の直列接続回路の両端および各中間接続点の電位を固定したことを特徴とする高周波スイッチ回路。 - 第１のＦＥＴ（１０１）のドレイン端子と第２のＦＥＴ（１０２）のソース端子とを接続し、第２のＦＥＴ（１０２）のドレイン端子と第３のＦＥＴ（１０３）のソース端子とを接続し、第３のＦＥＴ（１０３）のドレイン端子と第４のＦＥＴ（１０４）のソース端子とを接続し、前記第１のＦＥＴ（１０１）のソース端子を第１の高周波信号入出力端子（３０１）に接続し、前記第４のＦＥＴ（１０４）のドレイン端子を第２の高周波信号入出力端子（３０２）に接続し、前記第１のＦＥＴ（１０１）のゲート端子に第１の抵抗器（２０１）の一端を接続し、前記第２のＦＥＴ（１０２）のゲート端子に第２の抵抗器（２０２）の一端を接続し、前記第３のＦＥＴ（１０３）のゲート端子に第３の抵抗器（２０３）の一端を接続し、前記第４のＦＥＴ（１０４）のゲート端子に第４の抵抗器（２０４）の一端を接続し、前記第１から第４までの抵抗器（２０１〜２０４）の他端を第１の制御端子（４０１）に共通に接続し、前記第１の高周波信号入出力端子（３０１）に第５の抵抗器（２０５）の一端を接続し、前記第１のＦＥＴ（１０１）と前記第２のＦＥＴ（１０２）との接続点に第６の抵抗器（２０６）の一端を接続し、前記第２のＦＥＴ（１０２）と前記第３のＦＥＴ（１０３）との接続点に第７の抵抗器（２０７）の一端を接続し、前記第３のＦＥＴ（１０３）と前記第４のＦＥＴ（１０４）との接続点に第８の抵抗器（２０８）の一端を接続し、前記第２の高周波信号入出力端子（３０２）に第９の抵抗器（２０９）の一端を接続し、前記第５から第９までの抵抗器（２０５〜２０９）の他端を第２の制御端子（４０２）に共通に接続し、前記第１の制御端子（４０１）にハイレベル電圧とローレベル電圧とを選択的に印加し、前記第２の制御端子（４０２）に所定の電圧を印加するようにしたことを特徴とする高周波スイッチ回路。
- 第３の制御端子（４０３）に昇圧回路（１００１）の電圧入力端子を接続し、前記昇圧回路（１００１）の電圧出力端子に前記第２の制御端子（４０２）を接続し、前記昇圧回路（１００１）の電圧出力端子に論理回路（１００２）の電源電圧端子を接続し、第４の制御端子（４０４）に前記論理回路（１００２）の信号入力端子を接続し、前記論理回路（１００２）の信号出力端子に前記第１の制御端子（４０１）を接続したことを特徴とする請求項２記載の高周波スイッチ回路。
- 第３の制御端子（４０３）に昇圧回路（１００１）の電圧入力端子を接続し、前記昇圧回路（１００１）の電圧出力端子にダイオード（５０１）のアノードを接続し、前記ダイオード（５０１）のカソードに前記第２の制御端子（４０２）を接続し、前記昇圧回路（１００１）の電圧出力端子に論理回路（１００２）の電源電圧端子を接続し、第４の制御端子（４０４）に前記論理回路（１００２）の信号入力端子を接続し、前記論理回路（１００２）の信号出力端子に前記第１の制御端子（４０１）を接続したことを特徴とする請求項２記載の高周波スイッチ回路。
- 第３の制御端子（４０３）に昇圧回路（１００１）の電圧入力端子を接続し、前記昇圧回路（１００１）の電圧出力端子に電圧選択回路（１００３）の一方の電圧入力端子を接続し、前記第３の制御端子（４０３）に前記電圧選択回路（１００３）の他方の電圧入力端子を接続し、前記電圧選択回路（１００３）の電圧出力端子に前記第２の制御端子（４０２）を接続し、前記昇圧回路（１００１）の電圧出力端子に論理回路（１００２）の電源電圧端子を接続し、第４の制御端子（４０４）に前記論理回路（１００２）の信号入力端子を接続し、前記論理回路（１００２）の信号出力端子に前記第１の制御端子（４０１）を接続し、前記第４の制御端子（４０４）に前記電圧選択回路（１００３）の切換制御端子を接続し、前記第４の制御端子（４０４）に前記第１ないし第４のＦＥＴ（１０１〜１０４）をオフにする制御信号が与えられたときに前記電圧選択回路（１００３）が前記第３の制御端子（４０３）の電圧を選択し、前記第４の制御端子（４０４）に前記第１ないし第４のＦＥＴ（１０１〜１０４）をオンにする制御信号が与えられたときに前記電圧選択回路（１００３）が前記昇圧回路（１００１）の出力電圧を選択するようにしたことを特徴とする請求項２記載の高周波スイッチ回路。
- 第３の制御端子（４０３）に昇圧回路（１００１）の電圧入力端子を接続し、前記昇圧回路（１００１）の電圧出力端子に電圧選択回路（１００３）の一方の電圧入力端子を接続し、前記第３の制御端子（４０３）に前記電圧選択回路（１００３）の他方の電圧入力端子を接続し、前記電圧選択回路（１００３）の電圧出力端子にダイオード（５０１）のアノードを接続し、前記ダイオード（５０１）のカソードに前記第２の制御端子（４０２）を接続し、前記昇圧回路（１００１）の電圧出力端子に論理回路（１００２）の電源電圧端子を接続し、第４の制御端子（４０４）に前記論理回路（１００２）の信号入力端子を接続し、前記論理回路（１００２）の信号出力端子に前記第１の制御端子（４０１）を接続し、前記第４の制御端子（４０４）に前記電圧選択回路（１００３）の切換制御端子を接続し、前記第４の制御端子（４０４）に前記第１ないし第４のＦＥＴ（１０１〜１０４）をオフにする制御信号が与えられたときに前記電圧選択回路（１００３）が前記第３の制御端子（４０３）の電圧を選択し、前記第４の制御端子（４０４）に前記第１ないし第４のＦＥＴ（１０１〜１０４）をオンにする制御信号が与えられたときに前記電圧選択回路（１００３）が前記昇圧回路（１００１）の出力電圧を選択するようにしたことを特徴とする高周波スイッチ回路。
- 第５から第９までの抵抗器（２０５〜２０９）の抵抗値を１ｋΩ以上にすることを特徴とする請求項２，３，４，５または６に記載の高周波スイッチ回路。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067762A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体集積回路装置および高周波電力増幅モジュール |
| JP2007143112A (ja) * | 2005-10-17 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路、半導体装置および通信端末装置 |
| WO2007136050A1 (ja) * | 2006-05-23 | 2007-11-29 | Nec Corporation | 高周波スイッチ回路 |
| JP2008017031A (ja) * | 2006-07-04 | 2008-01-24 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| JP2008078907A (ja) * | 2006-09-20 | 2008-04-03 | New Japan Radio Co Ltd | 半導体スイッチ回路 |
| JP2013240095A (ja) * | 2010-02-12 | 2013-11-28 | Infineon Technologies Ag | 高周波スイッチング回路 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| JP4009553B2 (ja) * | 2002-05-17 | 2007-11-14 | 日本電気株式会社 | 高周波スイッチ回路 |
| JP2004096441A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Quantum Devices Ltd | スイッチング回路、スイッチングモジュール及びその制御方法 |
| JP2005006072A (ja) * | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
| JP2005006143A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路および半導体装置 |
| KR20060048619A (ko) * | 2004-06-30 | 2006-05-18 | 마츠시타 덴끼 산교 가부시키가이샤 | 고주파 스위치 회로장치 |
| US20060158812A1 (en) * | 2005-01-14 | 2006-07-20 | Harris Richard A | Transient blocking unit having shunt for over-voltage protection |
| JP2006304013A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) * | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US20070085592A1 (en) * | 2005-10-17 | 2007-04-19 | Eiji Yasuda | High-frequency switch circuit, semiconductor device and communication terminal apparatus |
| US7755222B2 (en) * | 2006-01-09 | 2010-07-13 | Raytheon Company | Method and system for high power switching |
| JP2007295481A (ja) * | 2006-04-27 | 2007-11-08 | Alps Electric Co Ltd | 信号切替回路 |
| US7459988B1 (en) * | 2006-09-18 | 2008-12-02 | Rf Micro Devices, Inc. | High linearity wide dynamic range radio frequency antenna switch |
| US7982243B1 (en) | 2006-05-05 | 2011-07-19 | Rf Micro Devices, Inc. | Multiple gate transistor architecture providing an accessible inner source-drain node |
| GB0612800D0 (en) * | 2006-06-28 | 2006-08-09 | Filtronic Compound Semiconduct | A field effect transistor and a linear antenna switch arm |
| JP4939125B2 (ja) * | 2006-06-29 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および高周波モジュール |
| JP2008252251A (ja) * | 2007-03-29 | 2008-10-16 | Advantest Corp | スイッチ回路、信号出力装置および試験装置 |
| US7928607B2 (en) * | 2007-03-29 | 2011-04-19 | Lamar Technologies Llc | Aircraft power system and apparatus for supplying power to an aircraft electrical system |
| KR100980112B1 (ko) * | 2008-03-27 | 2010-09-03 | 광주과학기술원 | Ｒｆ 스위칭 장치 및 방법 |
| US8395435B2 (en) * | 2009-07-30 | 2013-03-12 | Qualcomm, Incorporated | Switches with bias resistors for even voltage distribution |
| JP4903845B2 (ja) * | 2009-08-31 | 2012-03-28 | 株式会社東芝 | 半導体スイッチ |
| JP5400567B2 (ja) | 2009-10-23 | 2014-01-29 | 株式会社東芝 | 半導体スイッチ |
| US8446050B2 (en) * | 2009-12-17 | 2013-05-21 | Hamilton Sundstrand Corporation | Solid-state alternating current (AC) switch |
| US8093940B2 (en) * | 2010-04-16 | 2012-01-10 | Sige Semiconductor Inc. | System and method of transistor switch biasing in a high power semiconductor switch |
| US9209784B2 (en) | 2010-04-27 | 2015-12-08 | Rf Micro Devices, Inc. | Switchable capacitive elements for programmable capacitor arrays |
| US10056895B2 (en) | 2010-04-27 | 2018-08-21 | Qorvo Us, Inc. | High power FET switch |
| JP2012118033A (ja) * | 2010-12-03 | 2012-06-21 | Toshiba Corp | 半導体装置およびその検査方法 |
| JP5857898B2 (ja) * | 2012-07-11 | 2016-02-10 | 三菱電機株式会社 | 電力増幅器 |
| KR101378866B1 (ko) * | 2012-08-23 | 2014-03-27 | 주식회사 하이딥 | 저전력 ｒｆ 스위치 |
| CN104242881A (zh) * | 2013-06-24 | 2014-12-24 | 瑞昱半导体股份有限公司 | 半导体开关 |
| US9621129B2 (en) | 2013-06-28 | 2017-04-11 | Skyworks Solutions, Inc. | Flexible L-network antenna tuner circuit |
| US9584097B2 (en) * | 2014-04-29 | 2017-02-28 | Infineon Technologies Ag | System and method for a switchable capacitance |
| US10211830B2 (en) | 2017-04-28 | 2019-02-19 | Qualcomm Incorporated | Shunt termination path |
| CN107493094B (zh) * | 2017-08-09 | 2020-08-25 | 上海华虹宏力半导体制造有限公司 | 一种射频开关电路 |
| US10910714B2 (en) | 2017-09-11 | 2021-02-02 | Qualcomm Incorporated | Configurable power combiner and splitter |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367421A (en) * | 1980-04-21 | 1983-01-04 | Reliance Electric Company | Biasing methods and circuits for series connected transistor switches |
| JPS58184821A (ja) | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 昇圧回路 |
| US4718374A (en) * | 1984-11-28 | 1988-01-12 | Hayes Norman J | Animal ear tag and identification system |
| US4719374A (en) | 1986-04-11 | 1988-01-12 | Ampex Corporation | Broadband electric field controlled switching circuit |
| US4929855A (en) * | 1988-12-09 | 1990-05-29 | Grumman Corporation | High frequency switching device |
| US5350957A (en) * | 1989-10-20 | 1994-09-27 | Texas Instrument Incorporated | Electronic switch controlled by plural inputs |
| JPH04207219A (ja) | 1990-11-28 | 1992-07-29 | Mitsubishi Electric Corp | 半導体構造 |
| JP3263798B2 (ja) | 1993-09-30 | 2002-03-11 | ソニー株式会社 | 半導体スイツチ |
| JPH08204530A (ja) | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路 |
| JPH08204528A (ja) | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
| JP3284015B2 (ja) | 1995-02-02 | 2002-05-20 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP3441236B2 (ja) * | 1995-04-24 | 2003-08-25 | ソニー株式会社 | 半導体集積回路装置 |
| US5883541A (en) * | 1997-03-05 | 1999-03-16 | Nec Corporation | High frequency switching circuit |
| JPH11136111A (ja) | 1997-10-30 | 1999-05-21 | Sony Corp | 高周波回路 |
| US6218890B1 (en) | 1998-07-14 | 2001-04-17 | Sanyo Electric Co., Ltd. | Switching circuit device and semiconductor device |
| JP2000277703A (ja) | 1999-03-25 | 2000-10-06 | Sanyo Electric Co Ltd | スイッチ回路装置 |
| US6804502B2 (en) * | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6853235B2 (en) * | 2002-04-26 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | High frequency switch, amplifying circuit, and mobile communication terminal |
| US6803680B2 (en) * | 2002-09-13 | 2004-10-12 | Mia-Com, Inc. | Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage |
-
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067762A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体集積回路装置および高周波電力増幅モジュール |
| JP4712492B2 (ja) * | 2005-08-31 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および高周波電力増幅モジュール |
| JP2007143112A (ja) * | 2005-10-17 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路、半導体装置および通信端末装置 |
| WO2007136050A1 (ja) * | 2006-05-23 | 2007-11-29 | Nec Corporation | 高周波スイッチ回路 |
| US7915946B2 (en) | 2006-05-23 | 2011-03-29 | Nec Corporation | Switch circuit for high frequency signals wherein distortion of the signals are suppressed |
| JP2008017031A (ja) * | 2006-07-04 | 2008-01-24 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| JP2008078907A (ja) * | 2006-09-20 | 2008-04-03 | New Japan Radio Co Ltd | 半導体スイッチ回路 |
| JP2013240095A (ja) * | 2010-02-12 | 2013-11-28 | Infineon Technologies Ag | 高周波スイッチング回路 |
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