JP2000277703A - スイッチ回路装置 - Google Patents
スイッチ回路装置Info
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- JP2000277703A JP2000277703A JP11082509A JP8250999A JP2000277703A JP 2000277703 A JP2000277703 A JP 2000277703A JP 11082509 A JP11082509 A JP 11082509A JP 8250999 A JP8250999 A JP 8250999A JP 2000277703 A JP2000277703 A JP 2000277703A
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- resistors
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Abstract
(57)【要約】
【課題】 入出力電力特性の向上および小型化が可能な
スイッチ回路装置を提供することである。 【解決手段】 端子Ａ，Ｂ間に複数のＦＥＴ１が接続さ
れ、端子Ａ，Ｃ間に複数のＦＥＴ２が接続され、各ＦＥ
Ｔ１のソース・ドレイン間に抵抗３が接続され、各ＦＥ
Ｔ２のソース・ドレイン間に抵抗４が接続される。各抵
抗３はＦＥＴ１の素子領域内に設けられ、各抵抗４はＦ
ＥＴ２の素子領域内に設けられる。複数の抵抗３のうち
少なくとも１つの抵抗３の抵抗値が他の抵抗３の抵抗値
よりも低く設定され、複数の抵抗４のうち少なくとも１
つの抵抗４の抵抗値が他の抵抗４の抵抗値よりも低く設
定される。各抵抗３，４が高抵抗を保持するように抵抗
３，４が所定の関係を満足する。
スイッチ回路装置を提供することである。 【解決手段】 端子Ａ，Ｂ間に複数のＦＥＴ１が接続さ
れ、端子Ａ，Ｃ間に複数のＦＥＴ２が接続され、各ＦＥ
Ｔ１のソース・ドレイン間に抵抗３が接続され、各ＦＥ
Ｔ２のソース・ドレイン間に抵抗４が接続される。各抵
抗３はＦＥＴ１の素子領域内に設けられ、各抵抗４はＦ
ＥＴ２の素子領域内に設けられる。複数の抵抗３のうち
少なくとも１つの抵抗３の抵抗値が他の抵抗３の抵抗値
よりも低く設定され、複数の抵抗４のうち少なくとも１
つの抵抗４の抵抗値が他の抵抗４の抵抗値よりも低く設
定される。各抵抗３，４が高抵抗を保持するように抵抗
３，４が所定の関係を満足する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電界効果ト
ランジスタ（ＦＥＴ）からなるスイッチ回路装置に関す
る。
ランジスタ（ＦＥＴ）からなるスイッチ回路装置に関す
る。
【０００２】
【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。図１０はＭＥＳＦ
ＥＴ（金属−半導体電界効果型トランジスタ；以下、Ｆ
ＥＴと略記する）を用いた従来のスイッチ回路装置の一
例を示す回路図である。
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のスイッチ回路装置が用いられる。図１０はＭＥＳＦ
ＥＴ（金属−半導体電界効果型トランジスタ；以下、Ｆ
ＥＴと略記する）を用いた従来のスイッチ回路装置の一
例を示す回路図である。
【０００３】図１０のスイッチ回路装置においては、端
子Ａ，Ｂ間に複数のＦＥＴ１００が多段に接続され、端
子Ａ，Ｃ間に複数のＦＥＴ２００が多段に接続されてい
る。複数のＦＥＴ１００のゲートはそれぞれ抵抗を介し
て制御端子Ｄに接続され、複数のＦＥＴ２００のゲート
はそれぞれ抵抗を介して制御端子Ｅに接続されている。
制御端子Ｄ，Ｅには、互いに相補な制御信号Ｖ１，Ｖ２
が与えられる。
子Ａ，Ｂ間に複数のＦＥＴ１００が多段に接続され、端
子Ａ，Ｃ間に複数のＦＥＴ２００が多段に接続されてい
る。複数のＦＥＴ１００のゲートはそれぞれ抵抗を介し
て制御端子Ｄに接続され、複数のＦＥＴ２００のゲート
はそれぞれ抵抗を介して制御端子Ｅに接続されている。
制御端子Ｄ，Ｅには、互いに相補な制御信号Ｖ１，Ｖ２
が与えられる。
【０００４】図１０のスイッチ回路装置において、制御
信号Ｖ１が高レベルの電圧になり、制御信号Ｖ２が低レ
ベルの電圧になると、ＦＥＴ１００がオンし、ＦＥＴ２
００がオフする。それにより、端子Ａ，Ｂ間で信号の伝
送が行われる。
信号Ｖ１が高レベルの電圧になり、制御信号Ｖ２が低レ
ベルの電圧になると、ＦＥＴ１００がオンし、ＦＥＴ２
００がオフする。それにより、端子Ａ，Ｂ間で信号の伝
送が行われる。
【０００５】この場合、端子Ａ，Ｃ間の電圧がオフ状態
の複数のＦＥＴ２００により分配される。それにより、
端子Ａ，Ｂ間での信号の伝送時に、端子Ａ，Ｃ間で信号
の漏れが生じない。したがって、入出力電力特性（入出
力パワー特性）を向上させることができる（T. Tsukii,
M. J. Schindler, and S. G. Houng,“High Power and
High Isolation 2 to 20 GHz MMIC Switches,”1992 A
sia-Pacific Microwave Conference, Adelaide, pp.327
-329, 1992）。
の複数のＦＥＴ２００により分配される。それにより、
端子Ａ，Ｂ間での信号の伝送時に、端子Ａ，Ｃ間で信号
の漏れが生じない。したがって、入出力電力特性（入出
力パワー特性）を向上させることができる（T. Tsukii,
M. J. Schindler, and S. G. Houng,“High Power and
High Isolation 2 to 20 GHz MMIC Switches,”1992 A
sia-Pacific Microwave Conference, Adelaide, pp.327
-329, 1992）。
【０００６】また、複数のゲート電極を有するマルチゲ
ートトランジスタを用いた場合にも、スイッチ回路装置
の入出力電力特性を向上させることができる（F. McGra
th,C. Varmazis, C. Kermarrec, R. Pratt,“Novel Hig
h Performance SPDT Switches Using Multi-Gate FET'
s,” IEEE MTT-S Digest, pp.839-842, 1991）。
ートトランジスタを用いた場合にも、スイッチ回路装置
の入出力電力特性を向上させることができる（F. McGra
th,C. Varmazis, C. Kermarrec, R. Pratt,“Novel Hig
h Performance SPDT Switches Using Multi-Gate FET'
s,” IEEE MTT-S Digest, pp.839-842, 1991）。
【０００７】しかしながら、オフ状態のＦＥＴ２００の
うち、端子Ａ側のＦＥＴ２００のゲート・ソース間電圧
に比べ、そのゲート・ドレイン間電圧および他のＦＥＴ
２００のゲート・ソース間電圧およびゲート・ドレイン
間電圧は小さくなる。それにより、端子Ａ，Ｂ間で大電
力の信号を伝送すると、端子Ａ，Ｃ間で信号の漏れが生
じやすいという問題が生じる。
うち、端子Ａ側のＦＥＴ２００のゲート・ソース間電圧
に比べ、そのゲート・ドレイン間電圧および他のＦＥＴ
２００のゲート・ソース間電圧およびゲート・ドレイン
間電圧は小さくなる。それにより、端子Ａ，Ｂ間で大電
力の信号を伝送すると、端子Ａ，Ｃ間で信号の漏れが生
じやすいという問題が生じる。
【０００８】そこで、多段に接続されたＦＥＴを用いた
スイッチ回路装置において、各ＦＥＴのソース・ドレイ
ン間に抵抗を付加することにより各ＦＥＴのソース・ド
レイン間の電圧を一定に保つことが提案されている。そ
れにより、オフ状態の各ＦＥＴのゲート・ソース間およ
びゲート・ドレイン間に印加される電圧が全て等しくな
り、各ＦＥＴの耐電圧特性が向上し、入出力電力特性も
向上する。
スイッチ回路装置において、各ＦＥＴのソース・ドレイ
ン間に抵抗を付加することにより各ＦＥＴのソース・ド
レイン間の電圧を一定に保つことが提案されている。そ
れにより、オフ状態の各ＦＥＴのゲート・ソース間およ
びゲート・ドレイン間に印加される電圧が全て等しくな
り、各ＦＥＴの耐電圧特性が向上し、入出力電力特性も
向上する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
スイッチ回路装置においては、多段に接続されたＦＥＴ
のソース・ドレイン間に外部抵抗を付加することによ
り、スイッチ回路装置のチップ面積が増加する。それに
より、スイッチ回路装置の小型化が妨げられる。
スイッチ回路装置においては、多段に接続されたＦＥＴ
のソース・ドレイン間に外部抵抗を付加することによ
り、スイッチ回路装置のチップ面積が増加する。それに
より、スイッチ回路装置の小型化が妨げられる。
【００１０】また、入力電力を増加させると、突然出力
電力が低下し、スイッチ回路装置が破壊する場合がある
（M. J. Schindler, T.E.Kazior,“A High Power 2-18
GHzT/R Switch," IEEE Microwave and Millimeter-Wave
Monolithic Circuits Symposium, pp.119-122, 199
0)。そのため、許容入力電力を増加させるための方策が
求められている。
電力が低下し、スイッチ回路装置が破壊する場合がある
（M. J. Schindler, T.E.Kazior,“A High Power 2-18
GHzT/R Switch," IEEE Microwave and Millimeter-Wave
Monolithic Circuits Symposium, pp.119-122, 199
0)。そのため、許容入力電力を増加させるための方策が
求められている。
【００１１】さらに、各ＦＥＴのソース・ドレイン間に
接続する抵抗に対する耐電圧性に関する条件が不明であ
ったため、抵抗の非線形性により入出力電力特性が劣化
する場合がある。
接続する抵抗に対する耐電圧性に関する条件が不明であ
ったため、抵抗の非線形性により入出力電力特性が劣化
する場合がある。
【００１２】本発明の目的は、入出力電力特性の向上お
よび小型化が可能なスイッチ回路装置を提供することで
ある。
よび小型化が可能なスイッチ回路装置を提供することで
ある。
【００１３】本発明の他の目的は、許容入力電力が向上
されたスイッチ回路装置を提供することである。
されたスイッチ回路装置を提供することである。
【００１４】本発明のさらに他の目的は、電力伝送時に
入出力電力特性の線形性を保持することが可能なスイッ
チ回路装置を提供することである。
入出力電力特性の線形性を保持することが可能なスイッ
チ回路装置を提供することである。
【００１５】
【課題を解決するための手段および発明の効果】第１の
発明に係るスイッチ回路装置は、共通端子と第１の端子
との間に接続され、かつ第１の制御信号を受けるゲート
電極を有する少なくとも１つの第１のトランジスタと、
共通端子と第２の端子との間に接続され、かつ前記第１
の制御信号と相補的に変化する第２の制御信号を受ける
ゲート電極を有する少なくとも１つの第２のトランジス
タと、第１のトランジスタのソース電極とドレイン電極
との間にそれぞれ接続された少なくとも１つの第１の抵
抗と、第２のトランジスタのソース電極とドレイン電極
との間にそれぞれ接続された少なくとも１つの第２の抵
抗とを備え、第１の抵抗は、第１のトランジスタの素子
領域内に設けられ、第２の抵抗は、第２のトランジスタ
の素子領域内に設けられたものである。
発明に係るスイッチ回路装置は、共通端子と第１の端子
との間に接続され、かつ第１の制御信号を受けるゲート
電極を有する少なくとも１つの第１のトランジスタと、
共通端子と第２の端子との間に接続され、かつ前記第１
の制御信号と相補的に変化する第２の制御信号を受ける
ゲート電極を有する少なくとも１つの第２のトランジス
タと、第１のトランジスタのソース電極とドレイン電極
との間にそれぞれ接続された少なくとも１つの第１の抵
抗と、第２のトランジスタのソース電極とドレイン電極
との間にそれぞれ接続された少なくとも１つの第２の抵
抗とを備え、第１の抵抗は、第１のトランジスタの素子
領域内に設けられ、第２の抵抗は、第２のトランジスタ
の素子領域内に設けられたものである。
【００１６】本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
【００１７】この場合、第１および第２の抵抗により入
出力電力特性が向上される。また、第１の抵抗が第１の
トランジスタの素子領域内に設けられ、第２の抵抗が第
２のトランジスタの素子領域内に設けられているので、
チップ面積が増加しない。したがって、入出力電力特性
を向上させつつ小型化を図ることができる。
出力電力特性が向上される。また、第１の抵抗が第１の
トランジスタの素子領域内に設けられ、第２の抵抗が第
２のトランジスタの素子領域内に設けられているので、
チップ面積が増加しない。したがって、入出力電力特性
を向上させつつ小型化を図ることができる。
【００１８】第１の抵抗は、第１のトランジスタのソー
ス電極とドレイン電極との間の領域に配置された抵抗層
を含み、第２の抵抗は、第２のトランジスタのソース電
極とドレイン電極との間の領域に配置された抵抗層を含
んでもよい。
ス電極とドレイン電極との間の領域に配置された抵抗層
を含み、第２の抵抗は、第２のトランジスタのソース電
極とドレイン電極との間の領域に配置された抵抗層を含
んでもよい。
【００１９】この場合、第１および第２の抵抗がそれぞ
れ第１および第２のトランジスタのソース電極とドレイ
ン電極との間の領域に設けられるので、チップ面積が増
加しない。
れ第１および第２のトランジスタのソース電極とドレイ
ン電極との間の領域に設けられるので、チップ面積が増
加しない。
【００２０】第１の抵抗は、第１のトランジスタの上方
に配置された抵抗層を含み、第２の抵抗は、第２のトラ
ンジスタの上方に配置された抵抗層を含んでもよい。
に配置された抵抗層を含み、第２の抵抗は、第２のトラ
ンジスタの上方に配置された抵抗層を含んでもよい。
【００２１】この場合、第１および第２の抵抗が多層化
技術によりそれぞれ第１および第２のトランジスタの上
方に設けられるので、チップ面積が増加しない。
技術によりそれぞれ第１および第２のトランジスタの上
方に設けられるので、チップ面積が増加しない。
【００２２】第２の発明に係るスイッチ回路装置は、共
通端子と第１の端子との間に接続され、かつ第１の制御
信号を受けるゲート電極を有する複数の第１のトランジ
スタと、共通端子と第２の端子との間に接続され、かつ
第１の制御信号と相補的に変化する第２の制御信号を受
けるゲート電極を有する複数の第２のトランジスタと、
複数の第１のトランジスタのソース電極とドレイン電極
との間にそれぞれ接続された複数の第１の抵抗と、複数
の第２のトランジスタのソース電極とドレイン電極との
間にそれぞれ接続された複数の第２の抵抗とを備え、複
数の第１の抵抗のうち少なくとも１つの第１の抵抗の抵
抗値は、他の第１の抵抗の抵抗値よりも低いことを特徴
とする。
通端子と第１の端子との間に接続され、かつ第１の制御
信号を受けるゲート電極を有する複数の第１のトランジ
スタと、共通端子と第２の端子との間に接続され、かつ
第１の制御信号と相補的に変化する第２の制御信号を受
けるゲート電極を有する複数の第２のトランジスタと、
複数の第１のトランジスタのソース電極とドレイン電極
との間にそれぞれ接続された複数の第１の抵抗と、複数
の第２のトランジスタのソース電極とドレイン電極との
間にそれぞれ接続された複数の第２の抵抗とを備え、複
数の第１の抵抗のうち少なくとも１つの第１の抵抗の抵
抗値は、他の第１の抵抗の抵抗値よりも低いことを特徴
とする。
【００２３】本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
【００２４】この場合、複数の第１の抵抗のうち少なく
とも１つの第１の抵抗の抵抗値が他の第１の抵抗の抵抗
値よりも低いことにより、第１のトランジスタの伝送経
路における入出力電力特性が向上し、アイソレーション
（絶縁度）特性および挿入損失の劣化なしに、許容入力
電力が向上する。
とも１つの第１の抵抗の抵抗値が他の第１の抵抗の抵抗
値よりも低いことにより、第１のトランジスタの伝送経
路における入出力電力特性が向上し、アイソレーション
（絶縁度）特性および挿入損失の劣化なしに、許容入力
電力が向上する。
【００２５】複数の第２の抵抗のうち少なくとも１つの
第２の抵抗の抵抗値が、他の第２の抵抗の抵抗値よりも
低くてもよい。
第２の抵抗の抵抗値が、他の第２の抵抗の抵抗値よりも
低くてもよい。
【００２６】この場合、複数の第２の抵抗のうち少なく
とも１つの第２の抵抗の抵抗値が他の第２の抵抗の抵抗
値よりも低いことにより、第２のトランジスタの伝送経
路における入出力電力特性が向上し、アイソレーション
特性および挿入損失の劣化なしに、許容入力電力が向上
する。
とも１つの第２の抵抗の抵抗値が他の第２の抵抗の抵抗
値よりも低いことにより、第２のトランジスタの伝送経
路における入出力電力特性が向上し、アイソレーション
特性および挿入損失の劣化なしに、許容入力電力が向上
する。
【００２７】第３の発明に係るスイッチ回路装置は、共
通端子と第１の端子との間に接続され、かつ第１の制御
信号を受けるゲート電極を有する少なくとも１つの第１
のトランジスタと、共通端子と第２の端子との間に接続
され、かつ第１の制御信号と相補的に変化する第２の制
御信号を受けるゲート電極を有する少なくとも１つの第
２のトランジスタと、第１のトランジスタのソース電極
とドレイン電極との間にそれぞれ接続された少なくとも
１つの第１の抵抗と、第２のトランジスタのソース電極
とドレイン電極との間にそれぞれ接続された少なくとも
１つの第２の抵抗とを備え、第１のトランジスタの数お
よび第２のトランジスタの数をそれぞれｎとし、第１の
抵抗の抵抗値および第２の抵抗の抵抗値をそれぞれＲａ
とし、共通端子、第１の端子および第２の端子にそれぞ
れ接続される負荷抵抗の値をそれぞれＲとし、オン状態
の第１または第２のトランジスタにより伝送される電力
をＰとし、第１および第２の抵抗の高抵抗領域から低抵
抗領域への変化点での印加電圧をＶｒとし、オフ状態の
第１または第２のトランジスタの容量値をＣｏｆｆと
し、信号の角周波数をωとした場合に、
通端子と第１の端子との間に接続され、かつ第１の制御
信号を受けるゲート電極を有する少なくとも１つの第１
のトランジスタと、共通端子と第２の端子との間に接続
され、かつ第１の制御信号と相補的に変化する第２の制
御信号を受けるゲート電極を有する少なくとも１つの第
２のトランジスタと、第１のトランジスタのソース電極
とドレイン電極との間にそれぞれ接続された少なくとも
１つの第１の抵抗と、第２のトランジスタのソース電極
とドレイン電極との間にそれぞれ接続された少なくとも
１つの第２の抵抗とを備え、第１のトランジスタの数お
よび第２のトランジスタの数をそれぞれｎとし、第１の
抵抗の抵抗値および第２の抵抗の抵抗値をそれぞれＲａ
とし、共通端子、第１の端子および第２の端子にそれぞ
れ接続される負荷抵抗の値をそれぞれＲとし、オン状態
の第１または第２のトランジスタにより伝送される電力
をＰとし、第１および第２の抵抗の高抵抗領域から低抵
抗領域への変化点での印加電圧をＶｒとし、オフ状態の
第１または第２のトランジスタの容量値をＣｏｆｆと
し、信号の角周波数をωとした場合に、
【００２８】
【数２】
【００２９】上式（１）および（２）の関係が満足され
るものである。本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
るものである。本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
【００３０】この場合、第１および第２の抵抗が式
（１）および（２）を満足することにより、第１および
第２の抵抗が高抵抗を維持することができる。それによ
り、電力伝送時のアイソレーション特性および挿入損失
の劣化が防止され、入出力特性の線形性が維持される。
（１）および（２）を満足することにより、第１および
第２の抵抗が高抵抗を維持することができる。それによ
り、電力伝送時のアイソレーション特性および挿入損失
の劣化が防止され、入出力特性の線形性が維持される。
【００３１】
【発明の実施の形態】図１は本発明の一実施例によるス
イッチ回路装置の構成を示す回路図である。
イッチ回路装置の構成を示す回路図である。
【００３２】図１のスイッチ回路装置において、端子
Ａ，Ｂ間に複数のＦＥＴ１が多段に接続され、端子Ａ，
Ｃ間に複数のＦＥＴ２が多段に接続されている。複数の
ＦＥＴ１のゲートはそれぞれ抵抗を介して制御端子Ｄに
接続され、複数のＦＥＴ２のゲートはそれぞれ抵抗を介
して制御端子Ｅに接続されている。制御端子Ｄ，Ｅには
互いに相補な制御信号Ｖ１，Ｖ２が印加される。
Ａ，Ｂ間に複数のＦＥＴ１が多段に接続され、端子Ａ，
Ｃ間に複数のＦＥＴ２が多段に接続されている。複数の
ＦＥＴ１のゲートはそれぞれ抵抗を介して制御端子Ｄに
接続され、複数のＦＥＴ２のゲートはそれぞれ抵抗を介
して制御端子Ｅに接続されている。制御端子Ｄ，Ｅには
互いに相補な制御信号Ｖ１，Ｖ２が印加される。
【００３３】また、各ＦＥＴ１のソース・ドレイン間に
は抵抗３が接続され、各ＦＥＴ２のソース・ドレイン間
には抵抗４が接続されている。後述するように、抵抗３
は各ＦＥＴ１の内部に設けられている。同様に、抵抗４
は各ＦＥＴ２の内部に設けられている。各抵抗３，４の
抵抗値はＲａである。
は抵抗３が接続され、各ＦＥＴ２のソース・ドレイン間
には抵抗４が接続されている。後述するように、抵抗３
は各ＦＥＴ１の内部に設けられている。同様に、抵抗４
は各ＦＥＴ２の内部に設けられている。各抵抗３，４の
抵抗値はＲａである。
【００３４】本実施例では、端子Ａ，Ｂ間に接続される
複数の抵抗３のうち少なくとも１つの抵抗３の抵抗値Ｒ
ａが他の抵抗３の抵抗値Ｒａよりも低く設定される。ま
た、端子Ａ，Ｃ間に接続される複数の抵抗４のうち少な
くとも１つの抵抗４の抵抗値Ｒａが他の抵抗４の抵抗値
Ｒａよりも低く設定される。
複数の抵抗３のうち少なくとも１つの抵抗３の抵抗値Ｒ
ａが他の抵抗３の抵抗値Ｒａよりも低く設定される。ま
た、端子Ａ，Ｃ間に接続される複数の抵抗４のうち少な
くとも１つの抵抗４の抵抗値Ｒａが他の抵抗４の抵抗値
Ｒａよりも低く設定される。
【００３５】図１のスイッチ回路装置において、例え
ば、制御信号Ｖ１が高レベルの電圧になり、制御信号Ｖ
２が低レベルの電圧になると、ＦＥＴ１がオンし、ＦＥ
Ｔ２がオフする。それにより、端子Ａ，Ｂ間で信号の伝
送が行われる。この場合、端子Ａ，Ｃ間に印加される電
圧がオフ状態のＦＥＴ２に分配される。
ば、制御信号Ｖ１が高レベルの電圧になり、制御信号Ｖ
２が低レベルの電圧になると、ＦＥＴ１がオンし、ＦＥ
Ｔ２がオフする。それにより、端子Ａ，Ｂ間で信号の伝
送が行われる。この場合、端子Ａ，Ｃ間に印加される電
圧がオフ状態のＦＥＴ２に分配される。
【００３６】また、制御信号Ｖ１が低レベルの電圧にな
り、制御信号Ｖ２が高レベルの電圧になると、ＦＥＴ１
がオフし、ＦＥＴ２がオンする。それにより、端子Ａ，
Ｃ間で信号の伝送が行われる。この場合、端子Ａ，Ｂ間
に印加される電圧がオフ状態のＦＥＴ１に分配される。
り、制御信号Ｖ２が高レベルの電圧になると、ＦＥＴ１
がオフし、ＦＥＴ２がオンする。それにより、端子Ａ，
Ｃ間で信号の伝送が行われる。この場合、端子Ａ，Ｂ間
に印加される電圧がオフ状態のＦＥＴ１に分配される。
【００３７】図２（ａ），（ｂ）は図１のスイッチ回路
装置に用いられるＦＥＴおよび抵抗の第１の例を示す断
面図および平面図である。
装置に用いられるＦＥＴおよび抵抗の第１の例を示す断
面図および平面図である。
【００３８】図２において、ＧａＡｓ基板５０の表面に
複数のｎ+ 層５１が形成され、ｎ+層５１間にはｎ型動
作層５５が形成されている。複数のｎ+ 層５１上にはソ
ース電極５２およびドレイン電極５３が交互に形成され
ている。
複数のｎ+ 層５１が形成され、ｎ+層５１間にはｎ型動
作層５５が形成されている。複数のｎ+ 層５１上にはソ
ース電極５２およびドレイン電極５３が交互に形成され
ている。
【００３９】ｎ+ 層５１間のｎ型動作層５５上にはゲー
ト電極５４が設けられている。複数のゲート電極５４を
覆うように例えばポリイミド樹脂からなる絶縁層６０が
形成され、絶縁層６０上に例えばタングステンからなる
抵抗層６１がゲート電極５４に交差するように形成され
ている。抵抗層６１はソース電極５２およびドレイン電
極５３に接続されている。この抵抗層６１が図１の抵抗
３，４に相当する。
ト電極５４が設けられている。複数のゲート電極５４を
覆うように例えばポリイミド樹脂からなる絶縁層６０が
形成され、絶縁層６０上に例えばタングステンからなる
抵抗層６１がゲート電極５４に交差するように形成され
ている。抵抗層６１はソース電極５２およびドレイン電
極５３に接続されている。この抵抗層６１が図１の抵抗
３，４に相当する。
【００４０】このように、本例では、抵抗層６１がＦＥ
Ｔの素子領域内に多層化技術により設けられているの
で、ＦＥＴのチップ面積が増加しない。
Ｔの素子領域内に多層化技術により設けられているの
で、ＦＥＴのチップ面積が増加しない。
【００４１】図３（ａ），（ｂ）は図１のスイッチ回路
装置に用いられるＦＥＴおよび抵抗の第２の例を示す断
面図および平面図である。
装置に用いられるＦＥＴおよび抵抗の第２の例を示す断
面図および平面図である。
【００４２】図３において、ＧａＡｓ基板５０の表面に
複数のｎ+ 層５１が形成され、ｎ+層５１間にはｎ型動
作層５５が形成されている。複数のｎ+ 層５１上にはソ
ース電極５２およびドレイン電極５３が交互に形成され
ている。
複数のｎ+ 層５１が形成され、ｎ+層５１間にはｎ型動
作層５５が形成されている。複数のｎ+ 層５１上にはソ
ース電極５２およびドレイン電極５３が交互に形成され
ている。
【００４３】ｎ+ 層５１間のｎ型動作層５５上には複数
のゲート電極５４が形成されている。複数のゲート電極
５４を覆うように絶縁層６０が形成され、絶縁層６０上
に抵抗層６１が複数のゲート電極５４に交差するように
形成されている。抵抗層６１はソース電極５２およびド
レイン電極５３に接続されている。図３のＦＥＴはマル
チゲートトランジスタであり、抵抗層６１が図１の抵抗
３，４に相当する。
のゲート電極５４が形成されている。複数のゲート電極
５４を覆うように絶縁層６０が形成され、絶縁層６０上
に抵抗層６１が複数のゲート電極５４に交差するように
形成されている。抵抗層６１はソース電極５２およびド
レイン電極５３に接続されている。図３のＦＥＴはマル
チゲートトランジスタであり、抵抗層６１が図１の抵抗
３，４に相当する。
【００４４】このように、本例においても、抵抗層６１
がＦＥＴの素子領域内に多層化技術により設けられてい
るので、ＦＥＴのチップ面積が増加しない。
がＦＥＴの素子領域内に多層化技術により設けられてい
るので、ＦＥＴのチップ面積が増加しない。
【００４５】図４は図１のスイッチ回路装置に用いられ
るＦＥＴおよび抵抗の第３の例を示す平面図である。
るＦＥＴおよび抵抗の第３の例を示す平面図である。
【００４６】図４において、ソース配線層５２ａから複
数のソース電極５２が所定間隔で平行に延びており、ド
レイン配線層５３ａから複数のドレイン電極５３が所定
間隔で複数のソース電極５２間に平行に延びている。
数のソース電極５２が所定間隔で平行に延びており、ド
レイン配線層５３ａから複数のドレイン電極５３が所定
間隔で複数のソース電極５２間に平行に延びている。
【００４７】また、複数のゲート電極５４がゲート配線
層５４ａからソース電極５２とドレイン電極５３との間
に延びている。抵抗層６１は、ゲート電極５４と平行に
配置され、ソース電極５２の端部とドレイン配線層５３
ａとの間に接続されている。この抵抗層６１は図１の抵
抗３，４に相当する。
層５４ａからソース電極５２とドレイン電極５３との間
に延びている。抵抗層６１は、ゲート電極５４と平行に
配置され、ソース電極５２の端部とドレイン配線層５３
ａとの間に接続されている。この抵抗層６１は図１の抵
抗３，４に相当する。
【００４８】このように、本例では、ＦＥＴの素子領域
内のソース電極５２とドレイン配線層５３ａとの間の空
いた領域に抵抗層６１が配置されているので、ＦＥＴの
チップ面積が増加しない。
内のソース電極５２とドレイン配線層５３ａとの間の空
いた領域に抵抗層６１が配置されているので、ＦＥＴの
チップ面積が増加しない。
【００４９】なお、抵抗層６１を、すべてのソース電極
５２の端部とドレイン配線層５３ａとの間に接続せず
に、一部のソース電極５２の端部とドレイン配線層５３
ａとの間に接続してもよい。例えば、１つおきまたは２
つおきのソース電極５２の端部とドレイン配線層５３ａ
との間に接続してもよい。
５２の端部とドレイン配線層５３ａとの間に接続せず
に、一部のソース電極５２の端部とドレイン配線層５３
ａとの間に接続してもよい。例えば、１つおきまたは２
つおきのソース電極５２の端部とドレイン配線層５３ａ
との間に接続してもよい。
【００５０】図５は図１のスイッチ回路装置に用いられ
るＦＥＴおよび抵抗の第４の例を示す平面図である。
るＦＥＴおよび抵抗の第４の例を示す平面図である。
【００５１】図５において、抵抗層６１は、ゲート配線
層５４ａの上部でゲート電極５４と平行に配置され、ソ
ース配線層５２ａとドレイン電極５３の端部との間に接
続されている。この抵抗層６１が図１の抵抗３，４に相
当する。
層５４ａの上部でゲート電極５４と平行に配置され、ソ
ース配線層５２ａとドレイン電極５３の端部との間に接
続されている。この抵抗層６１が図１の抵抗３，４に相
当する。
【００５２】このように、本例においても、抵抗層６１
がＦＥＴの素子領域内に多層化技術により設けられてい
るので、ＦＥＴのチップ面積が増加しない。
がＦＥＴの素子領域内に多層化技術により設けられてい
るので、ＦＥＴのチップ面積が増加しない。
【００５３】次に、本実施例のスイッチ回路装置の入出
力電力特性および比較例のスイッチ回路装置の入出力電
力特性を計算により求めた。図６は入出力電力特性の計
算に用いたスイッチ回路装置の構成を示す回路図であ
る。
力電力特性および比較例のスイッチ回路装置の入出力電
力特性を計算により求めた。図６は入出力電力特性の計
算に用いたスイッチ回路装置の構成を示す回路図であ
る。
【００５４】図６のスイッチ回路装置においては、端子
Ａ，Ｂ間に２つのＦＥＴ１１，１２が直列に接続され、
端子Ａ，Ｃ間に２つのＦＥＴ２１，２２が直列に接続さ
れている。各ＦＥＴ１１，１２，２１，２２のソース・
ドレイン間にはそれぞれ抵抗３１，３２，４１，４２が
接続されている。
Ａ，Ｂ間に２つのＦＥＴ１１，１２が直列に接続され、
端子Ａ，Ｃ間に２つのＦＥＴ２１，２２が直列に接続さ
れている。各ＦＥＴ１１，１２，２１，２２のソース・
ドレイン間にはそれぞれ抵抗３１，３２，４１，４２が
接続されている。
【００５５】ここで、抵抗３１，３２，４１，４２の抵
抗値をそれぞれＲａ１，Ｒａ２，Ｒａ３，Ｒａ４とす
る。なお、各ＦＥＴ１１，１２，２１，２２のゲート幅
Ｗｇは８００μｍであり、制御信号Ｖ１，Ｖ２の高レベ
ルの電圧は＋６Ｖであり、低レベルの電圧は０Ｖであ
る。
抗値をそれぞれＲａ１，Ｒａ２，Ｒａ３，Ｒａ４とす
る。なお、各ＦＥＴ１１，１２，２１，２２のゲート幅
Ｗｇは８００μｍであり、制御信号Ｖ１，Ｖ２の高レベ
ルの電圧は＋６Ｖであり、低レベルの電圧は０Ｖであ
る。
【００５６】比較例のスイッチ回路装置では、４つの抵
抗３１，３２，４１，４２の抵抗値Ｒａ１，Ｒａ２，Ｒ
ａ３，Ｒａ４を全て６０００Ωとした。実施例のスイッ
チ回路装置では、抵抗３１，４１の抵抗値Ｒａ１，Ｒａ
３をそれぞれ６０００Ωとし、抵抗３２，４２の抵抗値
Ｒａ２，Ｒａ４をそれぞれ５００Ωとした。
抗３１，３２，４１，４２の抵抗値Ｒａ１，Ｒａ２，Ｒ
ａ３，Ｒａ４を全て６０００Ωとした。実施例のスイッ
チ回路装置では、抵抗３１，４１の抵抗値Ｒａ１，Ｒａ
３をそれぞれ６０００Ωとし、抵抗３２，４２の抵抗値
Ｒａ２，Ｒａ４をそれぞれ５００Ωとした。
【００５７】図７は比較例のスイッチ回路装置の入出力
電力特性の計算結果を示す図であり、図８は実施例のス
イッチ回路装置の入出力電力特性の計算結果を示す図で
ある。
電力特性の計算結果を示す図であり、図８は実施例のス
イッチ回路装置の入出力電力特性の計算結果を示す図で
ある。
【００５８】図７に示すように、比較例のスイッチ回路
装置では、入力電力３８．５ｄＢｍで出力電力が極端に
低下していることがわかる。これは、オン状態のＦＥＴ
のソース・ゲート間もしくはゲート・ドレイン間に印加
される電圧が、入力電力の増加に伴って増加し、それら
の電圧がショットキ障壁以上になることによって起こ
る。
装置では、入力電力３８．５ｄＢｍで出力電力が極端に
低下していることがわかる。これは、オン状態のＦＥＴ
のソース・ゲート間もしくはゲート・ドレイン間に印加
される電圧が、入力電力の増加に伴って増加し、それら
の電圧がショットキ障壁以上になることによって起こ
る。
【００５９】これに対して、図８に示すように、実施例
のスイッチ回路装置では、入力電力３８．５ｄＢｍにお
いて出力電力の低下は見られない。
のスイッチ回路装置では、入力電力３８．５ｄＢｍにお
いて出力電力の低下は見られない。
【００６０】このように、実施例のスイッチ回路装置で
は、抵抗３２の抵抗値Ｒａ２を抵抗３１の抵抗値Ｒａ１
よりも低く設定し、抵抗４２の抵抗値Ｒａ４を抵抗４１
の抵抗値Ｒａ３よりも低く設定することにより、入出力
電力特性が向上する。
は、抵抗３２の抵抗値Ｒａ２を抵抗３１の抵抗値Ｒａ１
よりも低く設定し、抵抗４２の抵抗値Ｒａ４を抵抗４１
の抵抗値Ｒａ３よりも低く設定することにより、入出力
電力特性が向上する。
【００６１】抵抗３１，４１の抵抗値Ｒａ１，Ｒａ３を
５００Ωとし、抵抗３２，４２の抵抗値Ｒａ２，Ｒａ４
を６０００Ωとした場合にも、図８と同様の計算結果が
得られた。
５００Ωとし、抵抗３２，４２の抵抗値Ｒａ２，Ｒａ４
を６０００Ωとした場合にも、図８と同様の計算結果が
得られた。
【００６２】なお、抵抗３１，３２，４１，４２の抵抗
値Ｒａ１，Ｒａ２，Ｒａ３，Ｒａ４を全て５００Ωと低
くした場合にも、入力電力３８．５ｄＢｍ付近における
出力電力の低下は見られないが、全ての抵抗値Ｒａ１，
Ｒａ２，Ｒａ３，Ｒａ４を低い値にすることによりアイ
ソレーション特性や挿入損失が劣化する。
値Ｒａ１，Ｒａ２，Ｒａ３，Ｒａ４を全て５００Ωと低
くした場合にも、入力電力３８．５ｄＢｍ付近における
出力電力の低下は見られないが、全ての抵抗値Ｒａ１，
Ｒａ２，Ｒａ３，Ｒａ４を低い値にすることによりアイ
ソレーション特性や挿入損失が劣化する。
【００６３】したがって、図１のスイッチ回路装置にお
いて、端子Ａ，Ｂ間に接続される複数の抵抗３のうち少
なくとも１つの抵抗３の抵抗値Ｒａを他の抵抗３の抵抗
値Ｒａよりも低くし、端子Ａ，Ｃ間に接続される複数の
抵抗４のうち少なくとも１つの抵抗４の抵抗値Ｒａを他
の抵抗４の抵抗値Ｒａよりも低くすることにより、アイ
ソレーション特性および挿入損失を劣化させることなく
入出力電力特性を向上させることが可能となる。その結
果、許容入力電力が向上し、入力電力を増加させた場合
でも、スイッチ回路装置の破壊が防止される。
いて、端子Ａ，Ｂ間に接続される複数の抵抗３のうち少
なくとも１つの抵抗３の抵抗値Ｒａを他の抵抗３の抵抗
値Ｒａよりも低くし、端子Ａ，Ｃ間に接続される複数の
抵抗４のうち少なくとも１つの抵抗４の抵抗値Ｒａを他
の抵抗４の抵抗値Ｒａよりも低くすることにより、アイ
ソレーション特性および挿入損失を劣化させることなく
入出力電力特性を向上させることが可能となる。その結
果、許容入力電力が向上し、入力電力を増加させた場合
でも、スイッチ回路装置の破壊が防止される。
【００６４】なお、スイッチ回路装置を送受信装置に用
いる場合には、大きな電力の伝送が必要な送信経路の複
数のＦＥＴに付加される抵抗のうち少なくとも１つの抵
抗の抵抗値を他の抵抗の抵抗値よりも低く設定する。
いる場合には、大きな電力の伝送が必要な送信経路の複
数のＦＥＴに付加される抵抗のうち少なくとも１つの抵
抗の抵抗値を他の抵抗の抵抗値よりも低く設定する。
【００６５】図９はイオン注入法を用いてＧａＡｓ基板
上に形成した抵抗素子の電流−電圧特性を示す図であ
る。図９に示すように、抵抗の両端に印加する電圧が低
い場合には、抵抗値は例えば６ｋΩ程度であり、抵抗の
両端に印加する電圧が高くなると、抵抗値は高くなる。
抵抗の両端に印加する所定値の電圧Ｖｒを越えると、抵
抗がブレークダウンし、抵抗値は著しく低くなる。この
ように、抵抗の抵抗値は非線形性を示す。
上に形成した抵抗素子の電流−電圧特性を示す図であ
る。図９に示すように、抵抗の両端に印加する電圧が低
い場合には、抵抗値は例えば６ｋΩ程度であり、抵抗の
両端に印加する電圧が高くなると、抵抗値は高くなる。
抵抗の両端に印加する所定値の電圧Ｖｒを越えると、抵
抗がブレークダウンし、抵抗値は著しく低くなる。この
ように、抵抗の抵抗値は非線形性を示す。
【００６６】このような非線形性により、図１のスイッ
チ回路装置の抵抗３，４が高い抵抗値を示す領域では、
アイソレーション特性や挿入損失が劣化することはな
い。しかし、印加電圧がＶｒを越えて抵抗３，４が低い
抵抗値を示す領域になると、抵抗３，４がＦＥＴ１，２
と並列に接続されているので、アイソレーション特性や
挿入損失が劣化する。
チ回路装置の抵抗３，４が高い抵抗値を示す領域では、
アイソレーション特性や挿入損失が劣化することはな
い。しかし、印加電圧がＶｒを越えて抵抗３，４が低い
抵抗値を示す領域になると、抵抗３，４がＦＥＴ１，２
と並列に接続されているので、アイソレーション特性や
挿入損失が劣化する。
【００６７】そこで、スイッチ回路装置の各ＦＥＴ１，
２に付加される抵抗３，４の両端にかかる電圧が上記の
Ｖｒを越えないように、以下のように条件を設定する。
２に付加される抵抗３，４の両端にかかる電圧が上記の
Ｖｒを越えないように、以下のように条件を設定する。
【００６８】ここで、図１のスイッチ回路装置におい
て、ＦＥＴ１がオンし、ＦＥＴ２がオフしているものと
する。端子Ａには抵抗値Ｒの内部抵抗を有する電源が接
続され、端子Ｂには抵抗値Ｒの負荷抵抗が接続されるも
のとする。端子Ａ，Ｂ間において伝送される信号の電力
をＰとすると、端子Ａ，Ｃ間に印加される電圧の最大値
Ｖｍａｘは次式で表される。
て、ＦＥＴ１がオンし、ＦＥＴ２がオフしているものと
する。端子Ａには抵抗値Ｒの内部抵抗を有する電源が接
続され、端子Ｂには抵抗値Ｒの負荷抵抗が接続されるも
のとする。端子Ａ，Ｂ間において伝送される信号の電力
をＰとすると、端子Ａ，Ｃ間に印加される電圧の最大値
Ｖｍａｘは次式で表される。
【００６９】
【数３】
【００７０】ここで、Ｒは通常５０Ωである。また、端
子Ａ，Ｃ間のＦＥＴ２の段数をｎとすると、オフ状態の
各ＦＥＴ２のソース・ドレイン間に印加される電圧Ｖｄ
ｓは、Ｖｍａｘ／（２ｎ）となる。よって、式（Ａ１）
から、オフ状態の各ＦＥＴ２のソース・ドレイン間に印
加される電圧Ｖｄｓは次式で表される。
子Ａ，Ｃ間のＦＥＴ２の段数をｎとすると、オフ状態の
各ＦＥＴ２のソース・ドレイン間に印加される電圧Ｖｄ
ｓは、Ｖｍａｘ／（２ｎ）となる。よって、式（Ａ１）
から、オフ状態の各ＦＥＴ２のソース・ドレイン間に印
加される電圧Ｖｄｓは次式で表される。
【００７１】
【数４】
【００７２】上記のように、オフ状態の各ＦＥＴ２のソ
ース・ドレイン間に印加される電圧Ｖｄｓが上記のブレ
ークダウン電圧Ｖｒを越えないためには、式（Ａ２）よ
り次式を満足する必要がある。
ース・ドレイン間に印加される電圧Ｖｄｓが上記のブレ
ークダウン電圧Ｖｒを越えないためには、式（Ａ２）よ
り次式を満足する必要がある。
【００７３】
【数５】
【００７４】また、ＦＥＴ２のオフ時に信号の伝送を阻
止するためには、オフ状態のＦＥＴ２に付加される抵抗
４の抵抗値Ｒａをオフ状態のＦＥＴ２のインピーダンス
よりも大きく設定する必要がある。したがって、オフ状
態のＦＥＴ２に付加される抵抗４の抵抗値Ｒａは、次式
の関係を満足する必要がある。
止するためには、オフ状態のＦＥＴ２に付加される抵抗
４の抵抗値Ｒａをオフ状態のＦＥＴ２のインピーダンス
よりも大きく設定する必要がある。したがって、オフ状
態のＦＥＴ２に付加される抵抗４の抵抗値Ｒａは、次式
の関係を満足する必要がある。
【００７５】
【数６】
【００７６】ＣｏｆｆはＦＥＴ２のオフ容量、ωは高周
波信号の角周波数である。ＦＥＴ１がオフし、ＦＥＴ２
がオンした場合には、抵抗３が式（１）および（２）を
満足することが必要である。
波信号の角周波数である。ＦＥＴ１がオフし、ＦＥＴ２
がオンした場合には、抵抗３が式（１）および（２）を
満足することが必要である。
【００７７】上記のように、式（１）および（２）を満
足することにより、オフ状態のＦＥＴのソース・ドレイ
ン間に接続される抵抗が高抵抗を維持することができ
る。その結果、電力伝送時のアイソレーション特性およ
び挿入損失の劣化が防止され、入出力電力特性の線形性
を維持することができる。
足することにより、オフ状態のＦＥＴのソース・ドレイ
ン間に接続される抵抗が高抵抗を維持することができ
る。その結果、電力伝送時のアイソレーション特性およ
び挿入損失の劣化が防止され、入出力電力特性の線形性
を維持することができる。
【００７８】なお、抵抗３，４の非線形性により全ての
抵抗３，４が高抵抗値を示した場合、図７と同様の現象
が起こる可能性がある。したがって、上記のように、複
数の抵抗３のうち少なくとも１つの抵抗３の抵抗値Ｒａ
を他の抵抗３の抵抗値Ｒａよりも低く設定し、複数の抵
抗４のうち少なくとも１つの抵抗４の抵抗値Ｒａを他の
抵抗４の抵抗値Ｒａよりも低く設定することが好まし
い。
抵抗３，４が高抵抗値を示した場合、図７と同様の現象
が起こる可能性がある。したがって、上記のように、複
数の抵抗３のうち少なくとも１つの抵抗３の抵抗値Ｒａ
を他の抵抗３の抵抗値Ｒａよりも低く設定し、複数の抵
抗４のうち少なくとも１つの抵抗４の抵抗値Ｒａを他の
抵抗４の抵抗値Ｒａよりも低く設定することが好まし
い。
【図１】本発明の一実施例におけるスイッチ回路装置の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１のスイッチ回路装置に用いられるＦＥＴお
よび抵抗の第１の例を示す断面図および平面図である。
よび抵抗の第１の例を示す断面図および平面図である。
【図３】図１のスイッチ回路装置に用いられるＦＥＴお
よび抵抗の第２の例を示す断面図および平面図である。
よび抵抗の第２の例を示す断面図および平面図である。
【図４】図１のスイッチ回路装置に用いられるＦＥＴお
よび抵抗の第３の例を示す平面図である。
よび抵抗の第３の例を示す平面図である。
【図５】図１のスイッチ回路装置に用いられるＦＥＴお
よび抵抗の第４の例を示す平面図である。
よび抵抗の第４の例を示す平面図である。
【図６】入出力電力特性の計算に用いたスイッチ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図７】比較例のスイッチ回路装置の入出力電力特性の
計算結果を示す図である。
計算結果を示す図である。
【図８】実施例のスイッチ回路装置の入出力電力特性の
計算結果を示す図である。
計算結果を示す図である。
【図９】一般的な抵抗の電流−電圧特性を示す図であ
る。
る。
【図１０】従来のスイッチ回路装置の構成を示す回路図
である。
である。
１，２，１１，１２，２１，２２ ＦＥＴ ３，４，３１，３２，４１，４２ 抵抗 Ｒａ，Ｒａ１，Ｒａ２，Ｒａ３，Ｒａ４ 抵抗値 Ａ，Ｂ，Ｃ 端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AR06 AR20 AR25 CA02 DF01 EZ02 EZ20 5F102 GA03 GA17 GB01 GC01 GC05 GD01 GJ05 GS09 GV05 5J055 AX11 AX31 AX44 BX11 BX17 CX01 CX03 CX26 DX23 DX44 DX61 DX72 DX83 EY01 GX01 GX06 GX07 GX08 5J098 AA03 AA11 AC05 AC10 AC14 AC20 AD25 EA01
Claims (6)
- 【請求項１】 共通端子と第１の端子との間に接続さ
れ、かつ第１の制御信号を受けるゲート電極を有する少
なくとも１つの第１のトランジスタと、 前記共通端子と第２の端子との間に接続され、かつ前記
第１の制御信号と相補的に変化する第２の制御信号を受
けるゲート電極を有する少なくとも１つの第２のトラン
ジスタと、 前記第１のトランジスタのソース電極とドレイン電極と
の間にそれぞれ接続された少なくとも１つの第１の抵抗
と、 前記第２のトランジスタのソース電極とドレイン電極と
の間にそれぞれ接続された少なくとも１つの第２の抵抗
とを備え、 前記第１の抵抗は、前記第１のトランジスタの素子領域
内に設けられ、前記第２の抵抗は、前記第２のトランジ
スタの素子領域内に設けられたことを特徴とするスイッ
チ回路装置。 - 【請求項２】 前記第１の抵抗は、前記第１のトランジ
スタのソース電極とドレイン電極との間の領域に配置さ
れた抵抗層を含み、前記第２の抵抗は、前記第２のトラ
ンジスタのソース電極とドレイン電極との間の領域に配
置された抵抗層を含むことを特徴とする請求項１記載の
スイッチ回路装置。 - 【請求項３】 前記第１の抵抗は、前記第１のトランジ
スタの上方に配置された抵抗層を含み、前記第２の抵抗
は、前記第２のトランジスタの上方に配置された抵抗層
を含むことを特徴とする請求項１記載のスイッチ回路装
置。 - 【請求項４】 共通端子と第１の端子との間に接続さ
れ、かつ第１の制御信号を受けるゲート電極を有する複
数の第１のトランジスタと、 前記共通端子と第２の端子との間に接続され、かつ前記
第１の制御信号と相補的に変化する第２の制御信号を受
けるゲート電極を有する複数の第２のトランジスタと、 前記複数の第１のトランジスタのソース電極とドレイン
電極との間にそれぞれ接続された複数の第１の抵抗と、 前記複数の第２のトランジスタのソース電極とドレイン
電極との間にそれぞれ接続された複数の第２の抵抗とを
備え、 前記複数の第１の抵抗のうち少なくとも１つの第１の抵
抗の抵抗値は、他の第１の抵抗の抵抗値よりも低いこと
を特徴とするスイッチ回路装置。 - 【請求項５】 前記複数の第２の抵抗のうち少なくとも
１つの第２の抵抗の抵抗値は、他の第２の抵抗の抵抗値
よりも低いことを特徴とする請求項４記載のスイッチ回
路装置。 - 【請求項６】 共通端子と第１の端子との間に接続さ
れ、かつ第１の制御信号を受けるゲート電極を有する少
なくとも１つの第１のトランジスタと、 前記共通端子と第２の端子との間に接続され、かつ前記
第１の制御信号と相補的に変化する第２の制御信号を受
けるゲート電極を有する少なくとも１つの第２のトラン
ジスタと、 前記第１のトランジスタのソース電極とドレイン電極と
の間にそれぞれ接続された少なくとも１つの第１の抵抗
と、 前記第２のトランジスタのソース電極とドレイン電極と
の間にそれぞれ接続された少なくとも１つの第２の抵抗
とを備え、 前記第１のトランジスタの数および前記第２のトランジ
スタの数をそれぞれｎとし、前記第１の抵抗の抵抗値お
よび前記第２の抵抗の抵抗値をそれぞれＲａとし、前記
共通端子、前記第１の端子および前記第２の端子にそれ
ぞれ接続される負荷抵抗の値をそれぞれＲとし、オン状
態の第１または第２のトランジスタにより伝送される電
力をＰとし、前記第１および第２の抵抗の高抵抗領域か
ら低抵抗領域への変化点での印加電圧をＶｒとし、オフ
状態の第１または第２のトランジスタの容量値をＣｏｆ
ｆとし、信号の角周波数をωとした場合に、 【数１】 上式（１）および（２）の関係が満足されることを特徴
とするスイッチ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11082509A JP2000277703A (ja) | 1999-03-25 | 1999-03-25 | スイッチ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11082509A JP2000277703A (ja) | 1999-03-25 | 1999-03-25 | スイッチ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277703A true JP2000277703A (ja) | 2000-10-06 |
Family
ID=13776496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11082509A Pending JP2000277703A (ja) | 1999-03-25 | 1999-03-25 | スイッチ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277703A (ja) |
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1427017A1 (en) * | 2001-09-14 | 2004-06-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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