JP2009302972A - 半導体スイッチ集積回路 - Google Patents
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Abstract
【解決手段】半導体スイッチ集積回路の基本単位となる基本ユニットは、直列接続された2つの電界効果トランジス(FET)の各々のドレイン・ソース間に接続される抵抗素子101a〜101dを有してなり、2つの電界効果トランジスタ(FET)は、ドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、抵抗素子101c,101dは、この向かい合う2つの電界効果トランジスタ(FET)の間に配設されたものとなっている。
【選択図】図1
Description
図11には、SPSTスイッチ回路の構成例が示されており、以下、同図を参照しつつ、その構成等について説明する。
同図において、SPSTスイッチ回路210Bは、直列接続された2つのトランジスタQ1B,Q2Bを主たる構成要素として構成されたものとなっている。
また、抵抗素子R1B〜R4Bは、バイアス電圧供給用に供されるものであり、通常は、数kΩから数十kΩの高抵抗が用いられる。
これによって、入力端子201Bから入力された高周波信号は、出力端子202Bから出力されることとなる。
また、これらのスイッチにおいて、併せて、高周波信号が通過するラインとグランドとの間にSPSTスイッチを挿入することで高いアイソレーション特性を実現することができる。
ところで、通常、使用するFETのピンチオフ電圧は、デバイス設計に依存しており、大きく変更することは出来ない。さらに、印加電圧を大きくすることは、携帯端末を考えた場合には、電池を使用することが前提である為に、自ずとその大きさ等の制限が生じ、自由に設定することはできない。
そのため、直列接続するFETの数を増加させる回路的な対応を採って、大電力の要求を満たすのが一般的である。
一方、SPSTスイッチがオフ状態、すなわち、トランジスタQ1B,Q2Bがオフ状態の場合、トランジスタQ1B,Q2Bのドレイン・ソース間が高抵抗状態となるために、接続点203Bは、入力端子204Bからも、又、出力端子205Bからも電気的に切り離されてしまい不安定な電位状態になってしまう。
なお、図11に示されたような回路構成の半導体スイッチ集積回路は、例えば、特許文献1等に開示されている。
この回路構成例においては、トランジスタQ1B,Q2Bの接続点203Bに抵抗素子R5Cを接続し、外部電源214Cから電圧を印加することで、良好なスイッチ特性を実現したものとなっている。
なお、図12に示されたような回路構成の半導体スイッチ集積回路は、例えば、特許文献2等に開示されている。
例えば、図13には、図11に示されたSPSTスイッチの実際のレイアウト例が、また、図14には、図12に示されたSPSTスイッチの実際のレイアウト例が、それぞれ示されている。
これら2つのレイアウト例を見ると、低歪み特性実現の為に設けられた抵抗素子、すなわち、図11に示された回路構成例の場合、抵抗素子R3B,R4Bは、図13において符号101B−3,101B−4が付された抵抗体で実現され、FETに隣接されて配設されるが、FETの外側に別個に配設される構成となり、SPSTスイッチとしての占有面積の増大の一因となっている。
なお、図13及び図14のいずれのレイアウト例においても、オーミック電極層102B、配線金属層103B、素子分離層104B及びショットキ電極層105Bにより、FETが形成されたものとなっている。
そのため、低歪み実現のための抵抗素子を設けることは、抵抗素子自体の大きさ以上の面積を必要とすることとなる。
そのような半導体スイッチ集積回路においては、先に述べた基本ユニットであるSPSTスイッチが1チップ内に多数個並ぶこととなり、低歪み実現のための抵抗素子を用いることによるチップレイアウト面積増加の影響は甚大となる。
また、先に述べたように、図13、図14に示された従来のレイアウトにおいては、抵抗素子がFET本体から離れるように配置されるため、周辺部の素子や配線との間で寄生容量によるカップリングを生じ易いという欠点がある。そして、このような寄生容量は、往々にしてアイソレーションの劣化や歪み特性の劣化等の半導体スイッチ集積回路の特性を損ねる原因となる。
所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの各々のドレイン・ソース間に接続される抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなるものである。
また、本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの相互の接続点に外部からの電源供給用の抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなるものも好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の第1の構成例について、図1及び図3を参照しつつ説明する。
図1は、図3に示されたSPSTスイッチ回路210の半導体集積回路化のためのレイアウト例を示すものである。
SPSTスイッチ回路210は、従来から知られているように、半導体スイッチ集積回路を構成する最小基本単位の回路、すなわち基本ユニットであり、先に図11に示された従来回路におけるSPSTスイッチ回路210Bと基本的に同一の構成を有してなるものである。
すなわち、SPSTスイッチ回路210は、直列接続された2つのトランジスタQ1,Q2を主たる構成要素として構成されてなるもので、トランジスタQ1,Q2には、スイッチ回路の使用条件等に応じてデプレッション型、又は、エンハンスメント型の電界効果トランジスタ(以下「FET」と称する)が用いられるものとなっている。
そして、トランジスタQ1のゲートには、抵抗素子R1の一端が、また、トランジスタQ2のゲートには、抵抗素子R2の一端が、それぞれ接続される一方、これら抵抗素子R1、R2の他端は、相互に接続されて外部への接続が可能となっている。
また、トランジスタQ1のドレイン・ソース間には、抵抗素子R3が、トランジスタQ2のドレイン・ソース間には、抵抗素子R4が、それぞれ接続されたものとなっている。
このように抵抗素子R3、R4が設けられることによりトランジスタQ1とQ2の相互の接続点203の電位が安定に決定され、大電力入力時においても動作が安定で、かつ、低歪みのスイッチ動作が可能となっている。
そして、トランジスタQ1、Q2は、FETのドレイン、ソースを形成するオーミック電極層102a、102bと、それらを繋ぐ金属薄膜配線層103a、103bと、素子分離層104a、104bと、FETのチャンネル層とのショットキー接合を形成するゲート電極層105a、105bとからそれぞれ形成されたものとなっている。
本発明の実施の形態においては、2つのFETが向かい合うようにレイアウトされたものとなっている。すなわち、図1の構成例においては、ゲート電極層105a,105bがいわゆるくし形に形成されると共に、ドレイン、ソースを形成する層102a,102bは、それぞれのゲート電極層105a,105bのくし形に平行するように短冊状に形成され、その短冊の一方の端部で互いに向かい合うように配設されたレイアウトとなっている。
このように、図1に示されたレイアウト例において、2つのFETは、素子分離層104a,104bにより分離された構造となっているため、2つのFETの間には、両者を接続する配線層のみが存在することに着目して、その間に抵抗体101c、101dを形成、配設しているため、歪み動作の低減に重要な働きをするFETのドレイン・ソース間に接続される抵抗素子が、従来と異なり、FETのレイアウト領域内からはみ出すこと無く配置できる構成となっている。
通常、図1に示された2つのFETの間隔は、十μm程度から数十μm程度と狭いので、特に、抵抗体101c、101dは、十分な値の抵抗を得られない可能性がある。
すなわち、抵抗体101c´、101d´は、はす向かいのドレイン、又は、ソースと接続するようにして、所望の抵抗値が得られるようにしたものである。
なお、図1、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図4は、図5に示されたSPSTスイッチ回路210Aの半導体集積回路化のためのレイアウト例を示すものである。
SPSTスイッチ回路210Aは、先に図12に示された従来回路におけるSPSTスイッチ回路210Cと基本的に同一の構成を有してなるものである。
すなわち、SPSTスイッチ回路210Aは、直列接続された2つのトランジスタQ1,Q2を主たる構成要素として構成されてなるもので、かかる構成は、図3に示されたSPSTスイッチ回路210と基本的に同一である。
このSPSTスイッチ回路210Aにおいては、トランジスタQ1、Q2の相互の接続点203には、抵抗素子R5が接続されており、この抵抗素子R5を介して外部から電圧の印加が可能となっている。
このレイアウト例においては、図5における抵抗素子5を形成する抵抗体101eの一端が、2つのFETの相互の接続部分に該当する部位(図5の接続点203に対応する箇所)に接続され、2つのFETの間を通り抜けるように配設され、他端は、2のFETの外側の極近傍に位置するものとなっている。かかるレイアウトにより、接続点203に電圧を供給する端子は、FETに極めて近い位置に配置することができ、レイアウト面積の縮小に寄与するものとなっている。
る。なお、図1、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
このレイアウト例は、先の図1、図2及び図4に示されたレイアウト例においては、ゲート電極を形成するショットキー電極層105a,105bがくし形に形成されたものであるのに対して、ミアンダ形状をなすものとなっている点が異なるものである。
ゲート電極をミアンダ形状として、抵抗体を単純に先の図1、図2及び図4に示されたように配置しようとすると、ゲート電極と交差する部分が生じてしまうが、この図6に示されたレイアウト例から明らかなように、2つのFETのそれぞれのゲート電極の対向する部位の間を通るように配置することで、FETとして機能する部分で、抵抗体とゲート電極が交差することなく、素子分離層104a,104bの外側での交差に留まるものとなっている。この部分での交差は、FETの電気的特性に影響を与えることはなく、図6に示されたレイアウト例は、ミアンダ形状のゲート電極を有するFETに有効なものである。
最初に、SP4Tスイッチ回路の回路構成について、図8を参照しつつ説明する。
このSP4Tスイッチ回路は、1つの高周波信号入出力共通端子301と4つの高周波信号入出力個別端子302〜305とを有し、高周波信号入出力共通端子301と、4つの高周波信号入出力個別端子302〜305のいずれか1つとの間を、所望に応じて信号通過経路として選択可能に構成されてなるものである。
すなわち、高周波信号入出力共通端子301と高周波信号入出力個別端子302との間には、高周波信号入出力共通端子301側から、FETQ11〜Q14と、抵抗素子R11〜R14が、それぞれ直列接続されて設けられている。そして、各抵抗素子R11〜R14の相互の接続点は、FETQ11〜Q14の相互の接続点、すなわち、一方のFETのドレイン又はソースと他方のFETのソース又はドレインとの対応する接続点に、それぞれ接続されたものとなっている。
また、FETQ11のゲートは、抵抗素子R27を介して、FETQ12のゲートは、抵抗素子R28を介して、FETQ13のゲートは、抵抗素子R29を介して、FETQ14のゲートは、抵抗素子R30を介して、共に制御信号入力端子312に接続されている。
すなわち、具体的には、抵抗素子R15とR16の相互の接続点は、FETQ15とQ16の相互の接続点に、抵抗素子R16とR17の相互の接続点は、FETQ16とQ17の相互の接続点に、抵抗素子R17とR18の相互の接続点は、FETQ17とQ18の相互の接続点に、それぞれ接続されたものとなっている。
また、FETQ15のゲートは、抵抗素子R31を介して、FETQ16のゲートは、抵抗素子R32を介して、FETQ17のゲートは、抵抗素子R33を介して、FETQ18のゲートは、抵抗素子R34を介して、共に制御信号入力端子313に接続されている。
すなわち、具体的には、抵抗素子R19とR20の相互の接続点は、FETQ19とQ20の相互の接続点に、抵抗素子R20とR21の相互の接続点は、FETQ20とQ21の相互の接続点に、抵抗素子R21とR22の相互の接続点は、FETQ21とQ22の相互の接続点に、それぞれ接続されたものとなっている。
また、FETQ19のゲートは、抵抗素子R35を介して、FETQ20のゲートは、抵抗素子R36を介して、FETQ21のゲートは、抵抗素子R37を介して、FETQ22のゲートは、抵抗素子R38を介して、共に制御信号入力端子314に接続されている。
すなわち、具体的には、抵抗素子R23とR24の相互の接続点は、FETQ23とQ24の相互の接続点に、抵抗素子R24とR25の相互の接続点は、FETQ24とQ25の相互の接続点に、抵抗素子R25とR26の相互の接続点は、FETQ25とQ26の相互の接続点に、それぞれ接続されたものとなっている。
また、FETQ23のゲートは、抵抗素子R39を介して、FETQ24のゲートは、抵抗素子R40を介して、FETQ25のゲートは、抵抗素子R41を介して、FETQ26のゲートは、抵抗素子R42を介して、共に制御信号入力端子315に接続されている。
例えば、図7において、R11〜R14、R15〜R18、R19〜R22、R23〜R26は、先の図1に示されたレイアウト例を適用したものとなっている。
このレイアウト例にあっては、R11〜R14、R15〜R18、R19〜R22、R23〜R26は、全てFETの領域外に配設されたものとなっている。
したがって、図7に示された本発明の実施の形態におけるレイアウトにあっては、図15に示された従来のレイアウトに比して、チップサイズで約10%強の縮小が可能なものとなっており、搭載パッケージの選択の自由度を高くすることができる。
最初に、同図において、横軸は周波数の変化を表し、縦軸は、一方がアイソレーションを、他方が通過損失を、それぞれ表している。また、同図において、本発明の実施の形態におけるSP4Tスイッチ回路の特性線を実線で、従来回路の特性線を点線で、それぞれ表している。
なお、同図において、横軸は入力電力の変化を表し、縦軸は2次高調波の変化を表している。また、同図において、本発明の実施の形態におけるSP4Tスイッチ回路の特性線を実線で、従来回路の特性線を点線で、それぞれ表している。
102a,102b…オーミック電極層
103a,103b…金属薄膜配線層
104a,104b…素子分離層
105a,105b…ゲート電極層
Claims (2)
- 所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの各々のドレイン・ソース間に接続される抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなることを特徴とする半導体スイッチ集積回路。 - 所望される高周波信号の通過経路の数に応じて、複数の電界効果トランジスタが直列接続されて構成されてなる基本ユニットが組み合わされて、高周波信号の通過経路を択一的に選択可能としてなる半導体スイッチ集積回路であって、
前記基本ユニットは、前記直列接続された複数の電界効果トランジスタの相互の接続点に外部からの電源供給用の抵抗素子を有してなる一方、前記複数の電界効果トランジスタが隣接して、且つ、各々のドレイン、ソースを形成する層が向かい合うように配設されたレイアウトを有し、前記抵抗素子は、前記向き合う複数の電界効果トランジスタの間に配設されてなることを特徴とする半導体スイッチ集積回路。
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