JP2012009981A

JP2012009981A - 高周波スイッチ回路およびその設計方法

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Publication number: JP2012009981A
Application number: JP2010142337A
Authority: JP
Inventors: Hiroyuki Yoshinaga; 浩之吉永; Daisuke Kurihara; 大介栗原
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-06-23
Filing date: 2010-06-23
Publication date: 2012-01-12
Anticipated expiration: 2030-06-23
Also published as: JP5492672B2

Abstract

【課題】コストの増大を抑え、ひずみ特性の良好な高周波スイッチ回路およびその設計方法を提供する。
【解決手段】共通端子と個別端子との間に高周波スイッチ部を備え、高周波スイッチ部は、スタック段数ｎ段の直列スイッチ素子群と、スタック段数ｎ＋１段以上の直列スイッチ素子群で構成されている。スタック段数の異なる直列スイッチ素子群は、レイアウト面積と高調波特性に関連するコスト係数のトレードオフ関係を微調整し、最適なひずみ特性を実現しつつ、チップ面積の増加を抑制する。
【選択図】図４

Description

本発明は携帯電話、データ通信カードなどの無線通信機器に用いる高周波スイッチ回路およびその設計方法に関する。

携帯電話の通信方式には世界各国で多くの種類が採用されており、例えば、第２．５世代デジタル通信方式であるＧＳＭ方式、第３世代であるＣＤＭＡ方式、ＷＣＤＭＡ方式、ＴＤ−ＳＣＤＭＡ方式などがある。また使用される周波数帯も統一されておらず、例えば、ＧＳＭ方式では８５０ＭＨｚ帯、９００ＭＨｚ帯、１．８ＧＨｚ帯、１．９ＧＨｚ帯が、ＣＤＭＡ方式では８００ＭＨｚ帯、１．９ＧＨｚ帯、２ＧＨｚ帯が、ＷＣＤＭＡ方式では８００ＭＨｚ帯、９００ＭＨｚ帯、１．５ＧＨｚ帯、１．７ＧＨｚ帯、１．９ＧＨｚ帯、２ＧＨｚ帯が、ＴＤ−ＳＣＤＭＡ方式では１．９ＧＨｚ帯、２ＧＨｚ帯などが、それぞれ使用されている。

そのため、世界中で携帯電話サービスを受けるためには、複数の通信方式、複数の周波数帯に対応した携帯電話端末が必要であり、マルチモード、マルチバンド端末の需要が拡大している。このような複数の通信方式、複数の周波数帯に対応可能なベースバンドＩＣ、ＲＦＩＣなどが開発されており、これらは複数のトランシーバを内蔵したものとなっている。

一方、端末のアンテナは、これらのすべての周波数帯をひとつまたは複数のアンテナでカバーする方法が一般的である。そのため、送受信器とアンテナを相互に切り替えるアンテナスイッチが広く用いられている。

アンテナスイッチ回路は、ベースバンドＩＣ、ＲＦＩＣ等からの制御信号によってアンテナと送受信端子の切り替えを行う役目を担っており、伝送経路を導通状態あるいは非導通状態とする高周波スイッチ部と、この高周波スイッチ部に制御信号を伝達する制御回路あるいはロジックデコーダ回路にて構成される。

アンテナスイッチ回路の高周波スイッチ部は、高周波スイッチ素子としてダイオードやＦＥＴなどの半導体スイッチ素子が用いられる。この半導体スイッチ素子は制御信号に応じてＯＮ状態あるいはＯＦＦ状態になり、スイッチとして機能する。ここで半導体スイッチ素子はＯＮ状態のときには低抵抗素子として振る舞い、ＯＦＦ状態のときは低容量素子として振る舞う。以下の説明においてＯＮ状態における半導体スイッチ素子の抵抗値をＯＮ抵抗と呼び、ＯＦＦ状態におけるスイッチ素子の容量値をＯＦＦ容量と呼ぶこととする。これらのＯＮ状態とＯＦＦ状態を切り替えることで、必要な経路間を接続したり、切断したりすることで、所望のアンテナ端子と送受信端子の切り替えを行う。

以下、従来例の高周波スイッチ回路としてＳＰｍＴ(Single-Pole m-Throw：単極ｍ投)スイッチを例に取り説明する。なお、ｍは自然数である。

図９に従来の高周波スイッチ回路を示す。図９において、ＰＣは共通端子、Ｐ１〜Ｐｍは個別端子、ＶＣ１〜ＶＣｍは制御端子であり、ソースとドレインを相互に接続したｎ個のＦＥＴＱ１１〜Ｑ１ｎ、・・・Ｑｍ１〜Ｑｍｎからなる高周波スイッチ素子からなる直列スイッチ素子群１１〜１ｍが、共通端子ＰＣと個別端子Ｐ１〜Ｐｍのいずれかとの間に接続した構成となっている。なお、直列スイッチ素子群１１と直列スイッチ素子群１ｍとの間に接続した直列スイッチ素子群を１ｋ、それに隣接する直列スイッチ素子群を１（ｋ＋１）とする。なお、ｋは自然数である。

このような構成の高周波スイッチ回路は、１つの個別端子と共通端子との間の直列スイッチ素子群をＯＮ状態とし、それ以外の直列スイッチ素子群をＯＦＦ状態とするように制御端子ＶＣ１〜ＶＣｍに所定の制御電圧信号を印加することで、所望の伝送経路を通過経路とする。例えば、共通端子ＰＣと個別端子Ｐ１との間を通過経路とする場合、制御端子ＶＣ１にＦＥＴＱ１１〜Ｑ１ｎがＯＮ状態となる制御電圧信号を与え、直列スイッチ素子群１１をＯＮ状態とし、残りのＦＥＴＱ１２〜ＱｍｎがＯＦＦ状態となる制御電圧信号を制御端子ＶＣ２〜ＶＣｍに与えることで、直列スイッチ素子群１２〜１ｍをＯＦＦ状態とする。

一般的に、高周波スイッチ回路では、通過経路の挿入損失、通過経路から非通過経路への漏れに相当するアイソレーション特性などと共に、高周波スイッチ素子で発生する非線形ひずみに起因する高調波ひずみや、ＩＭＤ（Inter
Modulation Distortion：相互変調ひずみ）特性などが所望の範囲であることが要求されている。ここで、高調波ひずみとは、通過経路を伝送する信号周波数に対する整数倍の周波数信号の不要漏れ信号レベルを指す。

ところで、アンテナスイッチ回路にこのような高周波スイッチ回路を用いる場合、送信電力をアンテナに供給するため、非常に高い送信電力が入力されることになる。例えばＧＳＭ方式の８５０ＭＨｚ、９００ＭＨｚモードでは、最大３５ｄＢｍ（約３．１６Ｗ）がアンテナスイッチ回路に供給される。

このような大電力の信号が高周波スイッチ回路に入力すると、高周波スイッチ素子の微小な非線形性によっても送信信号がひずみ、入力信号周波数の整数倍の周波数においてスプリアスとなる高調波ひずみを発生してしまう。高調波ひずみ信号は、相当する周波数帯を使用する他のアプリケーションへの妨害波となるため、その発生量は不要輻射の許容レベルとして法的に厳しく規制されている。

一方、ＵＭＴＳ方式では同時送受信を行うため、アンテナスイッチ回路は、１つの送受信端子とアンテナ端子を接続し、送受信端子に別途接続するデュープレクサにより送信周波数帯と受信周波数帯を分離する構成となっている。送信周波数信号はデュープレクサにより遮断されるとともに、周波数が受信周波数と異なるため、通常は受信妨害が発生しない。

しかしアンテナ端子から妨害信号が流入する場合には、デュープレクサにより遮断されないため、受信妨害が発生してしまう。送信周波数をｆTX、受信周波数をｆRXとし、ｍ１、ｎ１を自然数としたときに、｜ｍ１・ｆTX±ｎ１・ｆRX｜に相当する周波数信号（スプリアス）が存在し、アンテナスイッチ回路に流入し、同時に送信周波数信号を送信していると、アンテナスイッチ回路の非線形性により受信周波数帯の妨害信号を発生する。これを帯域外ブロッキングといい、電気的仕様はＩＭＤ特性として、ＵＭＴＳ用途ではアンテナスイッチ回路に課せられており、重要である。

以上説明したような高調波ひずみやＩＭＤの発生要因は、高周波スイッチ素子の非線形性によるもので発生メカニズムとしては同じであり、これら特性を改善する方法は、同じ方法が適用できる。そこで、高調波ひずみを例に説明を進める。

高調波ひずみの中で、特に重視されるのは２次および３次高調波である。これ以上の次数の高調波は、大きく発生すれば問題であるが、次数が低い２次、３次高調波に関する対策を施せば、線形性の向上が図れ、概ね高次の高調波も同時に低減できることが多いからである。

２次高調波と３次高調波は発生メカニズムが異なるが、ここでは３次高調波について説明する。高調波ひずみは、高周波スイッチ回路を構成する半導体スイッチ素子のＯＮ抵抗の非線形性とＯＦＦ容量の非線形性によって発生する。特に、ＯＦＦ容量の非線形性によって発生する高調波ひずみはＯＦＦ容量の増加とともに増加する。しかも高調波の次数が高いほどＯＦＦ容量の増加に対する増加量が増すため、ＯＦＦ容量は極力少ないことが好ましい。ＯＮ抵抗とＯＦＦ容量は、使用するデバイス特性によって決まる。例えば、高周波スイッチ素子としてＧａＡｓＦＥＴを用いると、ＯＦＦ状態のＧａＡｓＦＥＴのＯＦＦ容量は一般的には微小であり、高々０．１ｐＦから０．３ｐＦ程度の値である。しかし、ＯＮ抵抗とＯＦＦ容量はトレードオフの関係となるため、一方だけを減少させることはデバイスを変更することに相当し難易度が高い。

ひずみ特性を改善する方法としては、高周波スイッチ素子のサイズを大きくしてＯＮ抵抗を下げるとともに、高周波スイッチ素子を直列接続してＯＮ抵抗、ＯＦＦ容量は一定とするが、高周波スイッチ素子１個あたりに印加される電力の比率を下げることで軽減効果が得られることが知られている。

図１０は横軸に高周波スイッチ素子であるＧａＡｓＦＥＴを直列接続する数（スタック段数）を、縦軸に段数１段のときの３次高調波ひずみの発生量を基準とし、スタック段数とＯＦＦ状態の高周波スイッチ素子から発生する３次高調波との差（Δ３ｆｏ）との関係のシミュレーション値を示したものである。図１０には、高周波スイッチ素子であるＧａＡｓＦＥＴのゲート幅を一定にしてスタック段数のみを増加させ、ＯＮ抵抗が段数増加に比例して増加する場合を実線で示し、スタック段数の増加に比例してＦＥＴのゲート幅を増加させ、ＯＮ抵抗が増加しない場合を波線で、それぞれ示している。

図１０に示すように、いずれの場合もスタック段数が増加すれば、ＯＦＦ状態の高周波スイッチ素子から発生する３次高調波は低減することがわかる。

しかし、スタック段数のみを増加させた場合には、ＯＮ抵抗が増加しているため、挿入損失が増加することが問題になる上、ＯＮ状態のときのひずみ発生量も悪化するという問題が生じてしまうことが知られている。そのため、スタック段数の増加に比例してＦＥＴのゲート幅を増加させることで、ＯＮ抵抗は一定に保ち、挿入損失特性の悪化をなくす方法がとられている。また、ＯＮ状態のときのゲート幅が大きくなり、それに比例して電流許容量が増加するため、ひずみ発生量も低減できる。従って、ＦＥＴのスタック段数を増加させるとともに、ゲート幅を拡大することで、歪み特性の改善を図ることができる。

しかしながら、ＦＥＴのスタック段数を増やし、ゲート幅を拡げることは、高周波スイッチ回路の面積の増大を招くという新たな問題を生じさせてしまう。図１１は、ＳＰ６Ｔ（Single
Pole 6 Throw：単極６投）スイッチのレイアウト図で、図１１Ａはスタック段数が２段の場合、図１１Ｂはスタック段数が３段とし、さらにゲート幅を１．５倍と広くしている場合を示している。なお図１１では、ＦＥＴのゲート制御電極、配線などの詳細な構造は省略し、レイアウトサイズの比較を行っている。

図１１から明らかなように、スタック段数を増やし、ゲート幅を拡げると、スイッチ全体のレイアウト面積が増加し、２倍近くとなっていることがわかる。このような高周波スイッチ回路を半導体基板上に製造する場合には、レイアウト面積はそのままコストに直結してしまう。

このように、直列に接続する高周波スイッチ素子の数を単純に増加することは、ひずみ特性の改善という観点では非常に有効な方法であるが、専有面積が増大し、コストが高くなることがわかる。

直列に接続する高周波スイッチ素子の数を増加させない方法として、特許文献１には、図１２に示すようなＳＰＤＴスイッチが開示されている。図１２に示すように、個別端子Ｐ１を送信端子とし、個別端子Ｐ２を受信端子とする。送信端子Ｐ１には大電力が供給されるため、個別端子Ｐ１−共通端子ＰＣ間を通過経路とする場合には、ＯＦＦ状態となる共通端子ＰＣ−個別端子Ｐ２間に接続されたスイッチ素子群１２は、送信電力に対して十分な耐圧を有するように多段スタックで構成する。図１０では２段スタックとしている。一方受信時には、個別端子Ｐ２−共通端子ＰＣ間を通過する電力は微弱電力であるため、この状態のときにＯＦＦ状態となる共通端子ＰＣ−個別端子Ｐ１間に接続されたスイッチ素子１１は高い耐圧は不要で、スイッチ素子１１のスタック段数はスイッチ素子１１と比較して小さく設定されている。

このような従来例においては、切り替える２経路の一方からは大電力が共通端子に供給されるが、他方の端子からは同一の電力が供給されることがないという動作条件のみにおいて使用可能となる技術である。言い換えれば、大電力あるいは低ひずみ特性が必要な送信信号に対する個別端子は１経路に限定されており、この方法はマルチポート、マルチバンドスイッチにそのまま適用することはできない。

同様に特許文献２には、別の高周波スイッチ回路が記載されている。図１３はこの種の高周波スイッチ回路である。図１３に示すように、共通端子ＰＣと送信用端子との間に、スタック段数１段のスイッチ素子１１とスタック段数３段の直列スイッチ素子群１１Ａ〜１１Ｃが接続し、共通端子ＰＣと受信用端子との間に、スタック段数１段のスイッチ素子１２とスタック段数４段の直列スイッチ素子群１２Ａ〜１２Ｃが接続している。このように、送信用経路のスイッチ素子のスタック段数と受信用経路のスイッチ素子のスタック段数を変えることはしばしば行われており、非特許文献１にもその例が開示されている。

特開平８−７０２４５号公報特開２００７−１２９５７１号公報

D.Gotch, T.Goh, R.Jackson、"State-of-the-Art Low Loss, High IsolationSP6T Switch for Handset Application" European Conference on Wireless Technology2004, Amsterdom、ｐｐ１７−２０、２００４年

以上説明したように、多数の個別端子を切り替える高周波スイッチ回路では、個別端子数の増加と共にひずみ特性は悪化し、ひずみ特性を向上させるためスタック段数を多くする必要があった。一方、スタック段数を多くすると、レイアウトサイズが大きくなり、チップ面積の増大とともに、コストが増加するという問題があった。本発明は上記問題点を解消し、コストの増大を抑え、ひずみ特性の良好な高周波スイッチ回路およびその設計方法を提供することを目的とする。

上記目的を達成するため、本願第１の発明の高周波スイッチ回路は、１または２以上の共通端子と、送信端子または送受信端子からなる３以上の個別端子と、前記共通端子と前記個別端子との間に接続され、制御端子から入力される制御信号により接続状態、非接続状態を切り替える高周波スイッチ部とを備えた高周波スイッチ回路であって、前記高周波スイッチ部は、電界効果トランジスタからなる高周波スイッチ素子が２以上直列に接続し、前記共通端子と前記個別端子の１つとの間に接続されている高周波スイッチ部は、ｎ（ｎは２以上の自然数、以下同様）個の前記高周波スイッチ素子が直列接続した第１の直列スイッチ素子群で構成され、前記共通端子と前記個別端子の別の１つとの間に接続されている高周波スイッチ部は、ｎ＋１個以上の前記高周波スイッチ素子が直列接続した第２の直列スイッチ素子群とで構成されており、前記第２の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅は、前記第１の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅より広く設定されていることを特徴とする。

本願請求項２に係る高周波スイッチ回路の設計方法は、１または２以上の共通端子と、送信端子または送受信端子からなる３以上の個別端子と、前記共通端子と前記個別端子との間に接続され、制御端子から入力される制御信号により接続状態、非接続状態を切り替える高周波スイッチ部とを備えた高周波スイッチ回路であって、前記高周波スイッチ部は、電界効果トランジスタからなる高周波スイッチ素子が２以上直列に接続し、前記共通端子と前記個別端子の１つとの間に接続されている高周波スイッチ部は、ｎ個の前記高周波スイッチ素子が直列接続した第１の直列スイッチ素子群で構成され、前記共通端子と前記個別端子の別の１つとの間に接続されている高周波スイッチ部は、ｎ＋１個以上の前記高周波スイッチ素子が直列接続した第２の直列スイッチ素子群で構成されており、前記第２の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅は、前記第１の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅より広く設定されている高周波スイッチ回路の設計方法において、前記第２の直列スイッチ素子群の数は、前記高周波スイッチ部の面積を累積度数確率分布で割って求められるコスト係数から設定することを特徴とする。

本発明の高周波スイッチ回路の設計方法によれば、送信端子または送受信端子からなる３以上の個別端子を切り替える高周波スイッチ回路において、個別端子数の増加と共に悪化するひずみ特性と、ひずみ特性の向上に関わる直列スイッチ素子に用いるＦＥＴのスタック段数のトレードオフ関係を微調整し、最適なひずみ特性を実現しつつ、チップ面積の増加を抑制を図ることが可能になる。

本発明により設計された高周波スイッチ回路は、チップ面積が小さく、かつひずみ特性は所望の特性が得られるように設定されているため、コストの増大を抑え、ひずみ特性の良好な高周波スイッチ回路を提供することができる。

本発明の第１の実施例であるＳＰｍＴスイッチの説明図である。本発明の第２の実施例であるＳＰ６Ｔスイッチの説明図である。本発明と従来例の３次高調波特性のシミュレーション結果の説明図である。本発明の設計方法を説明する図である。本発明の第２の実施例であるＳＰ６Ｔスイッチのレイアウト図である。本発明の実施例のＳＰ６Ｔスイッチの別の説明図である。本発明の第３の実施例の説明図である。本発明の第４の実施例の説明図である。従来例によるＳＰｍＴスイッチの説明図である。従来例の３次高調波特性のシミュレーション結果の説明図である。従来のＳＰ６Ｔスイッチのレイアウト図である。従来のＳＰＤＴスイッチの説明図である。従来の別の高周波スイッチ回路の説明図である。

本発明の高周波スイッチ回路は、共通端子と送信端子間、または共通端子と送受信端子間に接続されている高周波スイッチ部を、スタック段数の異なる直列スイッチ素子群で構成している。また、本発明の高周波スイッチ回路の設計方法は、コスト係数により、スタック段数の異なる直列スイッチ素子群の数を決定する構成となっている。以下、本発明の実施例について詳細に説明する。

図１は、本発明の第１の実施例であるＳＰｍＴスイッチ回路の説明図である。共通端子ＰＣとｍ個の個別端子Ｐ１〜Ｐｍの切替えを、ｍ個の制御端子ＶＣ１〜ＶＣｍによって行う。個別端子Ｐ１と共通端子ＰＣとの間にはｎ段（ｎは２以上の自然数）の多段スタック構成にした直列スイッチ素子群１１が接続されている。直列スイッチ素子群１１は、高周波スイッチ素子であるＦＥＴＱ１１〜Ｑ１ｎのソースとドレインを相互に接続し、それぞれのＦＥＴのゲートは抵抗を介して制御端子ＶＣ１に接続している。

第ｋ番目（ｋは１＜ｋ＜ｍを満たす自然数）の個別端子Ｐｋと共通端子ＰＣとの間には、直列スイッチ素子群１１と同様に、ＦＥＴＱｋ１〜Ｑｋｎのソースとドレインを相互に接続し、それぞれのＦＥＴのゲートは抵抗を介して制御端子ＶＣｋに接続した直列スイッチ素子群１ｋが接続されている。また、第（ｋ＋１）番目の個別端子Ｐ（ｋ＋１）と共通端子ＰＣとの間には、ＦＥＴ（ｋ＋１）１〜Ｑ（ｋ＋１）（ｎ＋１）のソースとドレインを相互に接続し、それぞれのＦＥＴのゲートは抵抗を介して制御端子ＶＣ（ｋ＋１）に接続した直列スイッチ素子群１（ｋ＋１）が接続されている。スタック段数（ｎ＋１）段のＦＥＴのソースとドレインを相互に接続した直列スイッチ素子群は、第ｋ＋１番目からｍ番目までの個別端子Ｐ（ｋ＋１）〜Ｐｍに接続している。

直列スイッチ素子群１１〜１ｍに使用されるＦＥＴは少なくとも以下のように設計する。
Ｐ_max＞２｛Ｎ（Ｖｐ−ＶＣ）｝²／Ｚｏ
ここでＮはＦＥＴのスタック段数、Ｖｐは使用するＦＥＴのピンチオフ電圧、ＶＣは切替電圧、Ｚｏは特性インピーダンスである。Ｚｏは５０Ωとするのが一般的である。Ｐｍａｘは共通端子ＰＣに供給される最大電力である。切替電圧ＶＣは高周波スイッチ素子の制御電圧であり、ＲＦ信号が流れるＲＦライン上の電位をＶ０とし、高周波スイッチ素子をＯＦＦ状態にする際の制御電圧をＶＯＦＦとすると、ＶＣ＝Ｖ０−ＶＯＦＦである。例えばＶ０＝０Ｖ、すなわちＧＮＤ電位とし、ＶＯＦＦ＝−６Ｖとすると、ＶＣ＝６Ｖとなる。同じＶＣとなる別の例としては、Ｖ０＝６Ｖとし、ＶＯＦＦ＝０Ｖとする場合もある。ピンチオフ電圧ＶｐはｎチャネルディプレッションモードＧａＡｓＦＥＴの場合には負値で表現する場合もあるが、上記Ｖｐは正の値とする。すなわち負値である−０．５Ｖ〜−１．０Ｖ程度に対して、Ｖｐは０．５〜１．０Ｖとなる。例えばＰｍａｘ＝３６ｄＢｍ（＝４Ｗ）、Ｖｐ＝０．８Ｖ、Ｎ＝３とすると、ＶＣ＞４．１３Ｖとなる。この例で示したＶＣ＞４．１３Ｖという条件は最低限必要な電圧であり、実際には使用するプロセス、デバイスルールによって、これ以上が必要になる場合もある。

このように構成すると、全ての直列スイッチ素子群のスタック段数をｎとした場合と比較して、スタック段数をｎ＋１とした直列スイッチ素子群があることで、ひずみ特性を向上する。一方、全ての直列スイッチ素子群のスタックダンスをｎ＋１とした場合と比較して、スタック段数をｎとした直列スイッチ素子群があることで、レイアウトサイズの増加を抑えることが可能となる。

なお、スタック段数をｎとした直列スイッチ素子群の数ｋと、スタック段数をｎ＋１とした直列スイッチ素子群の数ｍ−ｋは、以下に説明するコスト係数により決定される。

次に、より具体的な例として、ＳＰ６Ｔスイッチについて説明する。図２は、ＳＰ６Ｔスイッチの説明図である。個別端子Ｐ１〜Ｐ３には２段スタックＦＥＴからなる直列スイッチ素子群１１、１２、１３が用いられ、個別端子Ｐ４〜Ｐ６には３段スタックＦＥＴからなる直列スイッチ素子群１４、１５、１６を用いている。

このように構成した本実施例の高周波スイッチ回路を、全ての直列スイッチ素子群を３段スタックＦＥＴで構成するもの、あるいは全ての直列スイッチ素子群を２段スタックＦＥＴで構成した従来例の高周波スイッチ回路と比較するとつぎのようになる。

単位ゲート幅のスイッチＦＥＴ１段当たりの３次高調波発生量を２０ｄＢｍ入力当たり−９７．５ｄＢｃと仮定する。同一ゲート幅で段数を増加する場合の高調波の関係は段数をＮ段とすると、３次高調波変動＝−４０×ｌｏｇ₁₀（Ｎ）（ｄＢ）となるので、例えば２段スタックの場合（Ｎ＝２）では、−１２．０４（ｄＢ）となる。これは、１段ＦＥＴと比べて１２．０４ｄＢの高調波改善となる。

一方、同一段数でゲート幅を増加する場合、単位ゲート幅に対する比率をＷｇとすると、３次高調波変動＝１０×ｌｏｇ₁₀（Ｗｇ）（ｄＢ）となるので、例えばゲート幅比を２倍（Ｗｇ＝２）とすると、単位ゲート幅の場合と比べて３．０２ｄＢの悪化となる。

また、ＯＦＦ状態の経路数Ｍに対する３次高調波変動は、ゲート幅の増加と同じ方法で計算でき、３次高調波変動＝１０×ｌｏｇ₁₀（Ｍ）（ｄＢ）となるので、例えばＯＦＦ状態の経路数が１の場合と比較してＯＦＦ経路数が２になると、３．０２（ｄＢ）の悪化となる。

このような関係を用いて、本発明の実施例（2-stack & 3-stack mixed）、２段スタックＦＥＴの従来例（2-stack）、３段スタックＦＥＴの従来例（3-stack）を、それぞれシミュレーションした結果を図３に示す。図３には一般的に用いられる高周波スイッチ回路で要求される許容値を太い波線で示している。

図に示すように、３５ｄＢｍの入力に対し、２段スタックＦＥＴの従来例では−６９．５ｄＢｃ、３段スタックＦＥＴの従来例では−７４．８ｄＢｃであるのに対し、本実施例では、−７１．９ｄＢｃであることがわかる。この場合、３段スタックＦＥＴの従来例と本実施例で、所望の仕様を満足することがわかる。

ところで、製造過程においては、製造プロセスのばらつき等が発生する。そこで、標準偏差と分布を仮定することにより、ばらつきを考慮した統計的性質を持たせる。標準偏差をσ＝１ｄＢと仮定し、ばらつきは正規分布に従うものとして、歩留という指標を導入する。所望の特性（仕様を）を満足する累積度数確率分布は３次高調波の値を３ｆｏ、３次高調波の許容値をＳｐｅｃ、標準偏差をσとすると、

によって求められる。ここで求めるｆは３次高調波に対する歩留に相当する。そこで歩留ｆで高周波スイッチ回路のサイズを割ると、コストに相当する値が求められる。ここではこれをコスト係数と呼ぶことにする。

次に、レイアウトサイズについて比較してみる。先に説明したように、スタック段数が増えると、ゲート幅も増やす必要があり、面積の増大を招いてしまう。従って、３段スタックＦＥＴでは、レイアウトサイズが大きくなりコスト増が懸念されるが、３次高調波特性の歩留が向上することになる。逆に、２段スタックＦＥＴでは、レイアウトサイズが小さくなりコスト減が期待できるが、３次高調波特性の歩留が低下してしまう。そこで、３段スタックＦＥＴの直列スイッチ素子群の数を所望の数に設定することで、レイアウト面積が大きくなく、所望な３次高調波特性が得られる高周波スイッチ回路が得られる。

次に２段スタックＦＥＴと３段スタックＦＥＴの数を決める方法について説明する。一例として、ＳＰ６Ｔスイッチの場合について考える。図４は、ＳＰ６Ｔスイッチの直列スイッチ素子群を２段スタックＦＥＴと３段スタックＦＥＴで構成したとき、３段スタックＦＥＴの数の設定方法を説明するグラフを示す。図４に示すように、３段スタックＦＥＴの数を増やすことによって、全ての直列スイッチ素子群を２段スタックＦＥＴで構成した場合（ｋ＝０）と比較して、レイアウト面積が大きくなりサイズ比が大きくなる。一方、３段スタックＦＥＴの数を増やすことによって、３次高調波特性の歩留（Yield）も向上する。そこで、レイアウト面積を歩留で割った値（コスト係数という）を比較すると、２段スタックＦＥＴが０個の場合、６個の場合に比べて、２〜３個の場合には、良好な結果となることがわかる。

このように、高周波スイッチ回路を２段スタックＦＥＴのみで構成する場合、あるいは３段スタックＦＥＴのみで構成した場合にくらべて、低コストで、良好な３次高調波特性の半導体スイッチ回路が得られることがわかる。

ＳＰ６Ｔスイッチにおいて、２段スタックＦＥＴが３個、３段スタックＦＥＴが３個の場合のレイアウトは、図５に示す通りである。また、個別端子間のアイソレーションを向上させため、個別端子にシャントスイッチを設けることもできる。図６に示すように、個別端子Ｐ１には、スイッチ素子Ｑ１１Ｓ、Ｑ１２Ｓからなるシャントスイッチ１Ｓが、個別端子Ｐ２には、スイッチ素子Ｑ２１Ｓ、Ｑ２２Ｓ、Ｑ２３Ｓからなるシャントスイッチ２Ｓが、個別端子Ｐ４には、スイッチ素子Ｑ４１Ｓ、Ｑ４２Ｓからなるシャントスイッチ４Ｓが、個別端子Ｐ５には、スイッチ素子Ｑ５１Ｓ、Ｑ５２Ｓ、Ｑ５３Ｓからなるシャントスイッチ５Ｓが、それぞれ接続する構成としてもよい。

なお、個別端子Ｐ３と個別端子Ｐ６には、シャントスイッチが接続していないし、シャントスイッチ１Ｓ、４Ｓは２段スタック構造のＦＥＴで構成し、シャントスイッチ２Ｓ、５Ｓは３段スタック構造のＦＥＴで構成されているが、所望のアイソレーション特性を得るために、種々変更することが可能である。

なお図６では、スイッチ素子の一端は接地端子としたが、これは高周波信号が流れる共通端子ＰＣ、個別端子Ｐ１〜Ｐ６の直流電位を０Ｖにバイアスした場合のスイッチ構成のひとつであるが、直流的にバイアスする方法の場合には接地端子との間にＤＣ阻止キャパシタを挿入するという一般によく知られた手法を適用すればよい。

以上、３次高調波特性について説明したが、ＩＭＤ特性のうちＩＭＤ３（Third Intermodulation Distortion：３次相互変調ひずみ）特性についても発生メカニズムは３次高調波特性と同様であるため、同様にＩＭＤ３特性とサイズのトレードオフの最適化を図ることが可能となる。

図７は本発明の第３の実施例として、図２に示す第２の実施例のＳＰ６Ｔスイッチのひとつの直列スイッチ素子群１６の個別端子側にさらにスイッチ素子１７、１８を設けることで個別端子６Ａおよび個別端子６Ｂの２つの個別端子に分岐し、ＳＰ７Ｔスイッチとしている。

本実施例では、スタック段数の２段、３段、４段の直列スイッチ素子群を備えた構成となっているが、前述の第１の実施例同様、その直列スイッチ素子群の数は、レイアウトサイズと３次高調波特性を考慮し、適宜設定することができる。

図８に本発明の第４の実施例を示す。本発明の第１の実施例で説明した半導体スイッチ回路に、電圧発生回路２００、制御論理回路１００を追加している。電圧発生回路２００は、本発明の直列スイッチ素子群を駆動する際に、外部供給される電圧（ＶＤＤ）では不足する場合にその不足分の電圧を補うために備えられている。また制御論理回路１００は、複数の経路を切り替える目的で供給される制御信号をデコードするためのものである。外部から供給される電源電圧の極性は通常は正電圧だが、電圧発生回路としてはこの電圧をさらに昇圧する正電圧昇圧回路あるいは、極性が反転した負電圧発生回路がありうる。集積回路に搭載するにはチャージポンプにて構成するのが簡易な方法である。

制御論理回路としては、外部から供給される制御信号と異なる電圧、異なるビット数の制御信号を生成するものであり、デコーダ回路、レベルシフト回路、バッファ回路などにて構成されるものである。制御信号はパラレル制御信号、シリアル制御信号のいずれかに対応したものとなるが、それはスイッチ回路としての所望の機能によって選択されるものである。これら電圧発生回路、制御論理回路はスイッチ回路と同一のチップに形成されるのが、もっとも小型化が可能なため、好ましいと考えられるが、それぞれの機能に適したデバイスプロセスを選択し、例えば高周波スイッチ回路をＧａＡｓＩＣで形成し、電圧発生回路をシリコンＩＣで形成することも可能である。

以上、本発明の実施例の説明において高周波スイッチ回路の構成はすべて共通端子ＰＣがひとつであるＳＰｍＴスイッチ構成に限定して説明してきたが、共通端子を複数有するＤＰｍＴ（Double
Pole Throw：双極ｍ投）、３ＰｍＴ（3 Pole m Throw：３極ｍ投）スイッチに同様に適用することができることはいうまでもない。

ＰＣ：共通端子、Ｐ１、Ｐ２〜Ｐｍ、Ｐ６Ａ、Ｐ６Ｂ：個別端子、１１〜１６：直列スイッチ素子群、ＶＣ１、ＶＣ２〜ＶＣｍ、ＶＣ６Ａ、ＶＣ６Ｂ：制御端子

Claims

１または２以上の共通端子と、送信端子または送受信端子からなる３以上の個別端子と、前記共通端子と前記個別端子との間に接続され、制御端子から入力される制御信号により接続状態、非接続状態を切り替える高周波スイッチ部とを備えた高周波スイッチ回路であって、
前記高周波スイッチ部は、電界効果トランジスタからなる高周波スイッチ素子が２以上直列に接続し、
前記共通端子と前記個別端子の１つとの間に接続されている高周波スイッチ部は、ｎ（ｎは２以上の自然数、以下同様）個の前記高周波スイッチ素子が直列接続した第１の直列スイッチ素子群で構成され、
前記共通端子と前記個別端子の別の１つとの間に接続されている高周波スイッチ部は、ｎ＋１個以上の前記高周波スイッチ素子が直列接続した第２の直列スイッチ素子群とで構成されており、
前記第２の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅は、前記第１の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅より広く設定されていることを特徴とする高周波スイッチ回路。
１または２以上の共通端子と、送信端子または送受信端子からなる３以上の個別端子と、前記共通端子と前記個別端子との間に接続され、制御端子から入力される制御信号により接続状態、非接続状態を切り替える高周波スイッチ部とを備えた高周波スイッチ回路であって、
前記高周波スイッチ部は、電界効果トランジスタからなる高周波スイッチ素子が２以上直列に接続し、
前記共通端子と前記個別端子の１つとの間に接続されている高周波スイッチ部は、ｎ個の前記高周波スイッチ素子が直列接続した第１の直列スイッチ素子群で構成され、
前記共通端子と前記個別端子の別の１つとの間に接続されている高周波スイッチ部は、ｎ＋１個以上の前記高周波スイッチ素子が直列接続した第２の直列スイッチ素子群で構成されており、
前記第２の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅は、前記第１の直列スイッチ素子群を構成する前記高周波スイッチ素子のゲート幅より広く設定されている高周波スイッチ回路の設計方法において、
前記第２の直列スイッチ素子群の数は、前記高周波スイッチ部の面積を累積度数確率分布で割って求められるコスト係数から設定することを特徴とする高周波スイッチ回路の設計方法。