KR102054968B1 - Rf 스위치의 스택 수 결정 장치 및 방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 RF 스위치의 스택 수 결정 장치는, 직렬로 스택된 복수의 트랜지스터를 오프 상태로 제어하기 위해, 게이트 오프 전압 및 바디의 오프 전압을 사용하는 RF 스위치의 스택 수 결정 장치에 있어서, 해당 밴드의 고주파 신호의 피크전압, 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압, 드레인-소스 한계 전압 및 바디 한계 전압을 저장하는 메모리; 및 상기 메모리에 저장된 상기 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 이용하여 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하고, 상기 한계 전압들 및 단자 전압들을 기초해 정해진 파워에서 가장 적은 스택 수를 결정하는 프로세서; 를 포함한다.

Description

RF 스위치의 스택 수 결정 장치 및 방법{APPARATUS AND METHOD FOR DETERMINING STACK NUMBER OF RF SWITCH}
본 발명은 RF 스위치의 스택 수 결정 장치 및 방법에 관한 것이다.
일반적으로, 파워 증폭기는 복수의 밴드중에서 해당 밴드를 선택하거나 차단하기 위해 하나 이상의 RF 스위치를 포함한다.
이러한 RF 스위치는 시리즈 스위치와 션트 스위치를 포함할 수 있다. 일 예로, 신호가 RF 입력단에서 RF 출력단으로 통과할 때 시리즈 스위치의 FET는 턴온(turn on)되고 션트(shunt) 스위치의 FET들은 오프(off)가 된다. 이때 션트 스위치(shunt switch)는 RF 입력단에서 RF 출력단으로 이동하는 신호의 크기에 의해 FET가 항복(breakdown)이 일어나거나 오프(off)상태인 FET가 바람직하지 않게 턴온(turn on)되어 신호의 누설(leakage)이 발생될 수 있다. 이러한 항복 또는 누설에 의해서 P1dB가 낮아지고 파워 핸들링 능력(power handling capability)이 낮아지게 된다.
또한, RF 스위치의 FET의 게이트(gate) 및 바디(body) 오프 전압(off voltage)에 대해 설명하면, FET가 온 상태에서는 게이트 전압은 파지티브 전압(예, +VDD)을 인가하고, 바디 전압은 접지전압(예, 0V)을 인가하여 온 저항(Ron)을 낮추어야 한다. 오프 상태에서는 큰 신호에 의해서 FET가 턴온되는 것을 방지하기 위해서 게이트와 바디에 네가티브 전압(예, -VDD)을 인가한다. 이 경우 FET가 큰 신호에 의해서 약하게 온상태로 되는 상황을 방지할 수 있다.
이와같이, FET를 오프상태로 제어할 때, 게이트와 바디에 네가티브 전압(예, -VDD)을 인가하는 방법은 큰 신호에 의해서 FET가 약하게라도 턴온되는 것을 방지 할 수 있기 때문에 FET 스택된 개수(스택 수)를 결정할 때 FET의 항복(breakdown)전압만 고려하여 결정하여도 된다.
그런데, 예를 들어, RF 신호의 피크전압(Vpk)이 10Vpp이고, 하나의 FET 항복전압(breakdown voltage)이 2V라면 정해진 파워에서 가장 적은 수(정해진 파워에서 정상 동작 가능한 가장 적은 수)로는 5개의 스택이 필요하지만, 게이트 전압의 크기에 따라 하나의 FET가 2V를 감당할 수 없는 상황이 발생될 수 있고, 이 경우에는 5개 이상의 스택이 필요하게 되므로, FET 스택이 정해진 파워에서 가장 적은 수로 결정 되었다고 할 수 없는 문제점이 있으므로, 해당 설계 환경에서 정해진 파워에서 가장 적은 스택 수를 결정하는 것이 필요하다.
(선행기술문헌)
(특허문헌 1) KR 공개특허공보 제2012-0067275호
본 발명의 일 실시 예는, 필요한(정해진) 파워에서, 적절한 게이트 오프 전압 및 바디 오프 전압을 선정하고, 스위치 스택(switch stack) 개수를 정해진 파워에서 가장 적게 최소화할 수 있는 RF 스위치의 스택 수 결정 장치 및 방법을 제공한다.
본 발명의 일 실시 예에 의해, 직렬로 스택된 복수의 트랜지스터를 오프 상태로 제어하기 위해 게이트 오프 전압 및 바디의 오프 전압을 사용하는 RF 스위치의 스택 수 결정 장치에 있어서, 해당 밴드의 고주파 신호의 피크전압, 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압, 드레인-소스 한계 전압 및 바디 한계 전압을 저장하는 메모리; 및 상기 메모리에 저장된 상기 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 이용하여 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하고, 상기 한계 전압들 및 단자 전압들을 기초해 정해진 파워에서 가장 적은 스택 수를 결정하는 프로세서; 를 포함하는 RF 스위치의 스택 수 결정 장치가 제안된다.
상기 프로세서는, 상기 메모리에서 상기 신호의 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 입력받는 입력부; 상기 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 이용하여 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하는 전압 계산부; 상기 게이트 단자 전압이 상기 게이트 한계 전압보다 작은 게이트 스택 수 조건을 만족하는 스택 수를 계산하고, 상기 드레인-소스 전압이 상기 드레인-소스 한계 전압보다 작은 양단 스택 수 조건을 만족하는 스택 수를 계산하고, 상기 바디 단자 전압이 상기 바디 한계 전압보다 작은 바디 스택 수 조건을 만족하는 스택 수를 계산하는 스택 수 계산부; 및 상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건에 공통적으로 만족하는 스택 수중에서 상기 정해진 파워에서 가장 적은 스택 수를 결정하는 스택 수 결정부; 을 포함할 수 있다.
상기 스택 수 결정부는, 상기 결정된 스택 수에 대응되는 게이트 오프 전압 및 상기 바디 오프 전압을 결정하도록 이루어질 수 있다.
상기 스택 수 결정부는, 상기 게이트 오프 전압 및 상기 바디 오프 전압 결정시, 사전에 설전된 네가티브 전압 범위에 포함되는 조건1과, 상기 바디 오프 전압이 상기 게이트 오프 전압보다 낮은 조건2를 만족하는 상기 게이트 오프 전압 및 상기 바디 오프 전압을 결정하도록 이루어질 수 있다.
상기 게이트 단자 전압은 게이트-드레인 전압 Vgd 및 게이트-소스전압 Vgs이고, 상기 바디 단자 전압은 바디-드레인 Vbd 및 바디-소스 전압 Vbs이고, 상기 게이트 한계 전압은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이고, 상기 드레인-소스 한계 전압은 드레인-소스 항복 전압 BVDSS 이고, 상기 바디 한계 전압은 바디-드레인 항복 전압 BVbd 및 바디-소스 다이오드 턴온 전압 Vdi 일 수 있다.
상기 스택 수 계산부는, 상기 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서, 하기 수학식 1 및 2를 만족하는 제1 스택 수 N1, 제2 스택 수 N2를 계산하도록 이루어질 수 있다.
수학식1 : BVGD > Vgd, BVGD > Vpk / 2(N1)- Vg (여기서, Vpk: 피크전압)
수학식2: Vgs < Vth, Vpk / 2(N2) + Vg < Vth
상기 스택 수 계산부는, 상기 양단 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서, 하기 수학식 3을 만족하는 제3 스택 수 N3을 계산하도록 이루어질 수 있다.
수학식3 : Vds < BVDSS, (N3) > Vpk/[(a*Vg+b)
상기 스택 수 계산부는, 바디 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서, 하기 수학식 4 및 5를 만족하는 제4 스택 수 N4, 제5 스택 수 N5를 계산하도록 이루어질 수 있다.
수학식4 : BVbd > Vbd , BVbd > Vpk / 2(N4) - Vb
수학식5: Vbs < Vdi, Vpk / 2(N5) + Vb < Vdi
상기 드레인-소스 항복 전압 BVDSS는 하기 수학식 6을 만족하도록 이루어질 수 있다.
수학식 6 : BVDSS = (a * Vg + b)
상기 수학식 6에서, 상기 a는 음의 상수, 상기 b는 양의 상수이다.
본 발명의 다른 일 실시 예에 의해, 직렬로 스택된 복수의 트랜지스터를 오프 상태로 제어하기 위해 게이트 오프 전압 및 바디의 오프 전압을 사용하는 RF 스위치의 스택 수 결정 방법에 있어서, 해당 밴드의 고주파 신호의 피크전압, 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압, 드레인-소스 한계 전압 및 바디 한계 전압을 입력받는 단계; 상기 피크전압에 기초해서, 스택 수를 증가하면서 각 스택 수에 대하여, 복수의 트랜지스터중 하나의 트랜지스터의 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하는 단계; 상기 게이트 단자 전압이 상기 게이트 한계 전압보다 작은 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 단계; 상기 드레인-소스 전압이 상기 드레인-소스 한계 전압보다 작은 양단 스택 수 조건을 만족하는 스택 수를 계산하는 단계; 상기 바디 단자 전압이 상기 바디 한계 전압보다 작은 바디 스택 수 조건을 만족하는 스택 수를 계산하는 단계; 상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건에 공통적으로 만족하는 스택 수중에서 정해진 파워에서 가장 적은 스택 수를 결정하는 단계; 를 포함하는 RF 스위치의 스택 수 결정 방법이 제안된다.
상기 스택 수를 결정하는 단계는, 상기 결정된 스택 수에 대응되는 게이트 오프 전압 및 상기 바디 오프 전압을 결정하도록 이루어질 수 있다.
상기 스택 수를 결정하는 단계는, 상기 게이트 오프 전압 및 상기 바디 오프 전압 결정시, 사전에 설전된 네가티브 전압 범위에 포함되는 조건1과, 상기 바디 오프 전압이 상기 게이트 오프 전압보다 낮은 조건2를 만족하는 상기 게이트 오프 전압 및 상기 바디 오프 전압을 결정하도록 이루어질 수 있다.
상기 게이트 단자 전압은 게이트-드레인 전압 Vgd 및 게이트-소스전압 Vgs 이고, 상기 바디 단자 전압은 바디-드레인 Vbd 및 바디-소스 전압 Vbs이고, 상기 게이트 한계 전압은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이고, 상기 드레인-소스 한계 전압은 드레인-소스 항복 전압 BVDSS 이고, 상기 바디 한계 전압은 바디-드레인 항복 전압 BVbd 및 바디-소스 다이오드 턴온 전압 Vdi일 수 있다.
상기 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 단계는, 하기 수학식 1 및 2를 만족하는 제1 스택 수 N1, 제2 스택 수 N2를 계산하도록 이루어질 수 있다.
수학식1 : BVGD > Vgd, BVGD > Vpk / 2(N1)- Vg (여기서, Vpk: 피크전압)
수학식2: Vgs < Vth, Vpk / 2(N2) + Vg < Vth
상기 양단 스택 수 조건을 만족하는 스택 수를 계산하는 단계는, 하기 수학식 3을 만족하는 제3 스택 수 N3을 계산하도록 이루어질 수 있다.
수학식3 : Vds < BVDSS, BVDSS[=(a*Vg+b)] > Vpk/(N3)
상기 바디 스택 수 조건을 만족하는 스택 수를 계산하는 단계는, 하기 수학식 4 및 5를 만족하는 제4 스택 수 N4, 제5 스택 수 N5를 계산하도록 이루어질 수 있다.
수학식4 : BVbd > Vbd , BVbd > Vpk / 2(N4) - Vb
수학식5: Vbs < Vdi, Vpk / 2(N5) + Vb < Vdi
상기 드레인-소스 항복 전압 BVDSS는, 하기 수학식6을 만족하도록 이루어질 수 있다.
수학식6 : BVDSS = (a * Vg + b)
상기 수학식6에서, 상기 a는 음의 상수, 상기 b는 양의 상수이다.
본 발명의 일 실시 예에 의하면, 바디 오프 전압이 낮아지게 되면 도미넌트 팩터(dominant factor)인 바디-드레인 항복전압(BVbd)에 의해 스택(stack)수가 증가되고, 반대로 바디 오프 전압이 높아지게 되면 바디-소스 다이오드 턴온전압(Vdi)보다 높아지는 지점에서 게이트-소스 접합 다이오드(junction diode)가 턴온(turn on)되어 누설(leakage)이 발생하게 되므로, 이러한 관계를 고려하여 적절한 바디 오프 전압을 선정하여 정해진 파워에서 가장 적은 스택(stack) 수를 결정할 수 있고, 이에 따라 불필요하게 많은 스택 수로 설계되는 것을 방지할 수 있고, 삽입손실의 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 RF 스위치의 스택 수 결정 장치의 개념도이다.
도 2는 본 발명의 일 실시 예에 따른 스택 수 결정 장치의 구성 예시도이다.
도 3은 도 2의 프로세서의 구성 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 스택 수 결정 방법의 순서 예시도이다.
도 5는 본 발명의 일 실시 예가 적용될 수 있는 SPDT(Single Pole Double Throw) RF 스위치의 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 RF 스위치의 FET에 대한 설명도이다.
도 7은 본 발명의 일 실시 예에 따른 RF 스위치의 오프상태인 FET의 게이트 오프 전압(Vg) 설명도이다.
도 8은 본 발명의 일 실시 예에 따른 RF 스위치의 오프상태인 FET의 바디 오프 전압(Vb) 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 RF 스위치의 게이트 오프 전압(Vg)에 따른드레인-소스 항복 전압(BVDSS)의 근사화(approximation) 그래프 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 RF 스위치의 게이트 오프 전압(Vg)에 따른 정해진 파워에서 최저 스택(stack) 수를 설명하기 위한 그래프 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 RF 스위치의 바디 오프 전압(Vb)에 따른 정해진 파워에서 최저 스택(stack) 수를 설명하기 위한 그래프 예시도이다.
도 12는 본 발명의 일 실시 예에 따른 RF 스위치에 대한 측정한 결과이다.
도 13은 본 발명의 일 실시 예에 따른 RF 스위치의 바디 전압 상승 효과에 따른 바디 전압 및 바디 전류의 관계 그래프이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 RF 스위치의 스택 수 결정 장치의 개념도이고, 도 2는 본 발명의 일 실시 예에 따른 스택 수 결정 장치의 구성 예시도이다.
도 1 및 도 2는 참조하면, 본 발명의 일 실시 에에 따른 스택 수 결정 장치(200)가 적용되는 RF 스위치(100)는, 예를 들어, 직렬로 스택된 복수의 트랜지스터(ME1~MEn)를 갖는 시리즈 스위치(SE)와 직렬로 스택된 복수의 트랜지스터(MH1~MHn)를 갖는 션트 스위치(SH)를 포함할 수 있다. 상기 복수의 트랜지스터(ME1~MEn) 각각의 게이트 및 바디에는 게이트 전압(Vg-E1~Vg-En) 및 바디 전압(Vb-E1~Vb-En)이 공급되고, 상기 복수의 트랜지스터(MH1~MHn) 각각의 게이트 및 바디에는 게이트 전압(Vg-H1~Vg-Hn) 및 바디 전압(Vb-H1~Vb-Hn)이 공급된다. 여기서, 상기 게이트 전압은 해당 트랜지스터를 온상태로 제어하기 위한 게이트 온 전압 및 해당 트랜지스터를 오프상태로 제어하기 위한 게이트 오프 전압이 있고, 상기 바디 전압은 해당 트랜지스터를 온상태로 제어하기 위한 바디 온 전압과 해당 트랜지스터를 오프상태로 제어하기 위한 바디 오프 전압이 있다.
상기 스택 수 결정 장치(200)는, 상기 시리즈 스위치(SE) 또는 상기 션트 스위치(SH)를 오프 상태로 제어하기 위해, 게이트 오프 전압 및 바디의 오프 전압을 사용하는 RF 스위치의 최종 스택 수(Nstack)를 결정할 수 있다.
본 서류에서, RF 스위치에서 결정하려는 최종 스택 수(Nstack)는, 정해진 파워에서 정상 동작 가능한 가장 적은 스택 수로, 복수의 FET 스택을 포함하는 스위치 회로가 오프상태인 경우, 게이트 오프 전압, 바디 오프 전압, 한계 전압, 그리고 게이트 오프 전압 및 바디 오프 전압과의 관계를 고려한 복수의 조건(게이트 스택수 조건, 양단 스택수 조건 및 바디 스택수 조건)들을 만족하는 최저의 스택 개수로 정의된다.
도 2를 참조하면, 상기 스택 수 결정 장치(200)는 메모리(210) 및 프로세서(220) 및 전압 생성 회로(230)를 포함할 수 있다.
상기 메모리(210)는, 다중밴드의 해당 밴드 또는 기설정된 밴드의 고주파 신호의 피크전압(Vpk), 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압(BVGD,Vth), 드레인-소스 한계 전압(BVDSS) 및 바디 한계 전압(BVbd,Vdi)을 저장할 수 있다.
일 예로, 상기 게이트 한계 전압(BVGD,Vth)은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이다. 상기 드레인-소스 한계 전압(BVDSS)은 드레인-소스 항복 전압 BVDSS 이다. 그리고, 상기 바디 한계 전압(BVbd,Vdi)은 바디-드레인 항복 전압 BVbd 및 바디-소스 다이오드 턴온 전압 Vdi 이다. 피크전압(Vpk)은, 복수개의 트랜지스터가 스택(stack)된 구조에서, 핸들링(handling)해야 하는 신호의 피크전압을 의미한다.
상기 프로세서(220)는, 상기 메모리(210)에 저장된 상기 피크전압(Vpk), 상기 게이트 한계 전압(BVGD,Vth), 상기 드레인-소스 한계 전압(BVDSS) 및 상기 바디 한계 전압(BVbd,Vdi)을 이용하여 게이트 단자 전압(Vgd,Vgs), 드레인-소스 전압(Vds) 및 바디 단자 전압(Vbs,Vbd)을 계산하고, 상기 한계 전압들 및 단자 전압들을 기초해 정해진 파워에서 가장 적은 스택 수를 결정할 수 있다.
일 예로, 상기 게이트 단자 전압(Vgd,Vgs)은 게이트-드레인 전압(Vgd) 및 게이트-소스전압(Vgs)이다. 상기 바디 단자 전압(Vbs,Vbd)은 바디-드레인(Vbd) 및 바디-소스 전압(Vbs)이다. 상기 게이트 한계 전압(BVGD,Vth)은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이다.
또한, 상기 전압 생성 회로(230)는, 사전에 설정된 게이트 온 전압(예,+VDD), 바디 온 전압(예, OV)을 생성할 수 있고, 상기 프로세서(220)에 의해 결정되는 정해진 파워에서 가장 적은 스택 수에 대응되는 게이트 오프 전압(Vg) 및 바디 오프 전압(Vb)을 생성할 수 있다.
도 3은 도 2의 프로세서의 구성 예시도이다.
도 1 내지 도 3을 참조하면, 상기 프로세서(220)는, 입력부(221), 전압 계산부(222), 스택 수 계산부(223), 스택 수 결정부(224)를 포함할 수 있다.
상기 입력부(221)는, 상기 메모리(210)에서 상기 신호의 피크전압(Vpk), 상기 게이트 한계 전압(BVGD,Vth), 상기 드레인-소스 한계 전압(BVDSS) 및 상기 바디 한계 전압(BVbd,Vdi)을 입력받는다.
상기 전압 계산부(222)는, 상기 입력부(221)를 통해 입력되는 상기 피크전압(Vpk), 상기 게이트 한계 전압(BVGD,Vth), 상기 드레인-소스 한계 전압(BVDSS) 및 상기 바디 한계 전압(BVbd,Vdi)을 이용하여 게이트 단자 전압(Vgd,Vgs), 드레인-소스 전압(Vds) 및 바디 단자 전압(Vbs,Vbd)을 계산한다.
상기 스택 수 계산부(223)는, 상기 게이트 단자 전압(Vgd,Vgs)이 상기 게이트 한계 전압(BVGD,Vth)보다 작은 게이트 스택 수 조건을 만족하는 스택 수(N1,N2)를 계산하고, 상기 드레인-소스 전압(Vds)이 상기 드레인-소스 한계 전압(BVDSS)보다 작은 양단 스택 수 조건을 만족하는 스택 수(N3)를 계산하고, 상기 바디 단자 전압(Vbs,Vbd)이 상기 바디 한계 전압(BVbd,Vdi)보다 작은 바디 스택 수 조건을 만족하는 스택 수(N4,N5)를 계산한다. 여기서, 상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건 각각에 대해서는 후술한다.
상기 스택 수 결정부(224)는, 상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건을 공통적으로 만족하는 스택 수중에서 최저의 스택 수에 해당하는 정해진 파워에서 가장 적은 스택 수를 결정한다. 일 예로, 상기 스택 수 결정부(224)는, 상기 결정된 스택 수에 대응되는 게이트 오프 전압(Vg) 및 상기 바디 오프 전압(Vb)을 결정한다. 또한, 상기 스택 수 결정부(224)는, 상기 게이트 오프 전압(Vg) 및 상기 바디 오프 전압(Vb) 결정시, 사전에 설전된 네가티브 전압 범위(-VDD 초과 0V 미만)에 포함되는 조건1(Vg,Vb ⊂ [-VDD ~ 0V])과, 상기 바디 오프 전압(Vb)이 상기 게이트 오프 전압(Vg)보다 낮은 조건2(Vb < Vg)를 모두 만족하는 상기 게이트 오프 전압(Vg) 및 상기 바디 오프 전압(Vb)을 결정한다. 여기서, 상기 조건2에 대해서는 도 13을 참조하여 설명한다.
이후, 도 4 내지 도 12를 참조하여, 상기 프로세서(220)에서 수행되는 스택 수 결정 방법에 대해 설명한다. 본 출원 서류에서, 스택 수 결정 장치에 대한 설명과 스택 수 결정 방법에 대한 설명은, 특별한 사정이 없는 한, 서로 보완 적용될 수 있다. 즉, 도 1 내지 도 3을 참조하여 이루어진 장치에 대한 설명이 방법에 대한 설명에 적용될 수 있으며, 이에 따라 스택 수 결정 방법에 대한 설명에서, 가능한 중복되는 세부 설명은 생략될 수 있다
도 4는 본 발명의 일 실시 예에 따른 스택 수 결정 방법의 순서 예시도이다. 도 4를 참조하면, 본 발명의 일 실시 예에 따른 스택 수 결정 방법을 설명한다.
먼저, 단계 S100에서, 프로세서(220)는, 해당 밴드의 고주파 신호의 피크전압(Vpk), 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압(BVGD,Vth), 드레인-소스 한계 전압(BVDSS) 및 바디 한계 전압(BVbd,Vdi)을 입력받는다. 일 예로, 상기 게이트 한계 전압(BVGD,Vth)은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이다. 상기 드레인-소스 한계 전압(BVDSS)은 드레인-소스 항복 전압 BVDSS 이다. 그리고, 상기 바디 한계 전압(BVbd,Vdi)은 바디-드레인 항복 전압 BVbd 및 바디-소스 다이오드 턴온 전압 Vdi 이다.
단계 S200에서, 상기 프로세서(220)는, 상기 피크전압(Vpk)에 기초해서, 스택 수를 증가하면서 각 스택 수에 대하여, 복수의 트랜지스터중 하나의 트랜지스터의 게이트 단자 전압(Vgd,Vgs), 드레인-소스 전압(Vds) 및 바디 단자 전압(Vbs,Vbd)을 계산한다. 일 예로, 상기 게이트 단자 전압(Vgd,Vgs)은 게이트-드레인 전압(Vgd) 및 게이트-소스전압(Vgs)이다. 상기 바디 단자 전압(Vbs,Vbd)은 바디-드레인(Vbd) 및 바디-소스 전압(Vbs)이다. 상기 게이트 한계 전압(BVGD,Vth)은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이다.
단계 S300에서, 상기 프로세서(220)는, 상기 게이트 단자 전압(Vgd,Vgs)이 상기 게이트 한계 전압(BVGD,Vth)보다 작은 게이트 스택 수 조건을 만족하는 스택 수(N1,N2)를 계산한다. 이에 대해서는 도 7 및 도 10을 참조하여 설명한다.
S400에서, 상기 프로세서(220)는, 상기 드레인-소스 전압(Vds)이 상기 드레인-소스 한계 전압(BVDSS)보다 작은 양단 스택 수 조건을 만족하는 스택 수(N3)를 계산한다. 이에 대해서는 도 9 및 도 10을 참조하여 설명한다.
단계 S500에서, 상기 프로세서(220)는, 상기 바디 단자 전압(Vbs,Vbd)이 상기 바디 한계 전압(BVbd,Vdi)보다 작은 바디 스택 수 조건을 만족하는 스택 수(N4,N5)를 계산한다. 이에 대해서는 도 8 및 도 11을 참조하여 설명한다.
단계 S600에서, 상기 프로세서(220)는, 상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건에 공통적으로 만족하는 스택 수중에서 최저의 스택 수에 해당하는 정해진 파워에서 가장 적은 스택 수를 결정한다. 이에 대해서는 도 7 내지 도 11을 참조하여 설명한다.
또한, 상기 스택 수를 결정하는 단계(S600)에서는, 상기 결정된 스택 수에 대응되는 게이트 오프 전압(Vg) 및 상기 바디 오프 전압(Vb)이 결정될 수 있다.
그리고, 상기 스택 수를 결정하는 단계(S600)는, 상기 게이트 오프 전압(Vg) 및 상기 바디 오프 전압(Vb) 결정시, 사전에 설정된 네가티브 전압 범위(-VDD 초과 0V 미만)에 포함되는 조건1과, 상기 바디 오프 전압(Vb)이 상기 게이트 오프 전압(Vg)보다 낮은 조건2를 모두 만족하는 상기 게이트 오프 전압(Vg) 및 상기 바디 오프 전압(Vb)을 결정할 수 있다. 상기 조건2에 대해서는 도 13을 참조하여 설명한다.
도 5는 본 발명의 일 실시 예가 적용될 수 있는 SPDT(Single Pole Double Throw) RF 스위치의 예시도이다.
도 5를 참조하여, RF 스위치의 동작(operation)을 설명하면, 신호가 제1 단자(T1)에서 공통 단자(Tcom)를 통해 안테나 단자(Tant)로 통과할 때 제1 시리즈 스위치(SE1)의 FET(ME11,ME12)는 턴온(turn on)되고 제2 시리즈 스위치(SE2)의 FET(ME21,ME22)는 턴오프(turn off)가 된다. 한편 제1 션트 스위치(SH1)의 FET(MH11,MH12)은 턴오프(turn off)가 되고, 제2 션트 스위치(SH2)의 FET(MH21,MH22)는 턴온(turn on)된다. 도 5에서, 복수의 시리즈 게이트 전압(Vg-E11,Vg-E12,Vg-E21,Vg-E22) 및 복수의 션트 게이트 전압(Vg-H11,Vg-H12,Vg-H21,Vg-H22)이 도시되어 있다.
본 발명의 장치 및 방법이 적용될 수 있는 RF 스위치에 대한 하나의 예를 도 1에 도시하였지만, 이에 한정되지 않고, 본 발명의 장치 및 방법은 도 5에 도시된 SPDT(Single Pole Double Throw)를 비롯해서, SPMT(Single Pole Multiple Throw) 등에 적용될 수 있으며, 이와 같이, RF 스위치의 구조나 형태에 관계없이, 직렬로 스택된 복수의 트랜지스터를 포함하는 스위치에는 적용될 수 있다.
이때 제2 션트 스위치(SHE)는 제1 단자(T1)에서 제3 단자(Tant)로 이동하는 신호의 크기에 의해 FET가 항복(breakdown)이 일어나거나 오프상태인 FET가 약간 턴온(turn on)되어 신호의 누설(leakage)이 발생할 수 있다.
이러한 현상들에 의해서 P1dB가 낮아지고 파워 핸들링 능력(power handling capability)이 저하될 수 있다. 이러한 문제점을 해결하기 위해서, 게이트 오프 전압, 게이트 바디 전압 및 정해진 파워에서 가장 적은 스택 수를 결정할 필요성이 있다.
전술한 바와같이, 본 서류에서, RF 스위치의 스택 수는 정해진 파워에서 가장 적은 스택 수로, 복수의 FET 스택을 포함하는 스위치 회로가 오프상태인 경우, 게이트 오프 전압, 바디 오프 전압, 한계 전압, 그리고 게이트 오프 전압 및 바디 오프 전압과의 관계를 고려한 복수의 조건들을 만족하는 최저의 스택 개수로 정의된다.
도 6은 본 발명의 일 실시 예에 따른 RF 스위치의 FET에 대한 설명도이다.
도 6을 참조하여, RF 스위치의 게이트 전압 및 바디 전압에 대해 설명하면, FET가 온 상태에서는 게이트 온 전압(Vg)은 파지티브 전압(예,+VDD)을 인가하고, 바디 온 전압(Vb)은 접지전압(예, VSS)을 인가하여 온저항(Ron)을 낮추어야 한다. 한편 FET가 오프 상태에서는 큰 신호에 의해서 FET가 턴온(turn on)되는 것을 방지하기 위해서 게이트와 바디에 모두 네가티브 전압(예, -VDD)을 인가한다. 이 경우 FET가 큰 신호에 의해서 약하게 라도 턴온(turn on)되는 상황을 방지할 수 있다.
또한, FET가 오프상태로 제어되는 경우, 게이트와 바디(body)에 네가티브 전압(-VDD)을 인가하는 방법은 큰 신호에 의해서 FET가 약하게라도 턴온(turn on)되는 것을 방지 할 수 있어, FET 스택(stack) 수를 결정할 때 FET의 항복(breakdown) 전압만 고려하여 결정해도 된다. 하지만 오프(off) 전압으로 네가티브 전압(-VDD)을 사용하는 방법은 오프 전압을 적절하게 조절했을 때 보다 필요한 스택(stack) 수가 증가하기 때문에 삽입손실(IL)이 상대적으로 크게 될 수 있다.
한편, RF 스위치의 동작 파워 정의(Operation Power Define)에 대해 설명하면, 일반 단말기(UE)가 최대 23 dBm을 송출할 수 있는 것에 반해, 고 출력 단말기(HPUE)는 최대 31 dBm까지 송출 할 수 있다. 일 예로, 31dBm의 파워가 오프 스위치(off switch)에 인가되었을 경우, 한 단의 FET가 받는 전압을 살펴보면, 파워 변환 과정을 통해 피크전압(Vpk)을 확인할 수 있다. 예를 들어, 파워(P) 및 피크전압(Vpk)은 전력의 단위 미리와트(mWatt)가 단위 dBm 단위로 변환될 수 있다.
일 예로, 파워 증폭기(PA)의 출력 전압이 31dBm이면, PAPR(Peak to Average Power Ratio)이 약 7dB인 점을 고려하면 출력(y)은 38dBm인 경우, 전력(P)은 6.31 와트(watt)이고, 파워 증폭기에서 사용하는 임피던스(Impedance)가 50옴 임피던스이라고 하면, 피크전압(Vpk)은 25.2(V)가 될 수 있다.
이에 따라, 38dBm의 RF 파워(power)는 25.2Vpk가 되고, N개의 FET가 스택된 RF 스위치에 인가된다고 하면, 25.2/N 만큼의 전압이 하나의 FET 드레인(drain)과 소스(source)에 걸리게 된다. 이후 언급되는 하기 수학식들 및 설명은 출력(y)이 38dBm을 가정하여 피크전압(Vpk)이 25.2Vpp인 경우에 대해 설명한다.
도 7은 본 발명의 일 실시 예에 따른 RF 스위치의 오프상태인 FET의 게이트 오프 전압(Vg) 설명도이다.
도 6 및 도 7을 참조하여, RF 스위치중 오픈상태인 FET의 게이트 오프 전압(Vg)에 대해 설명하면, 오프상태인 FET에는 도 7과 같이 전압이 걸리게 된다. 도 7에서, N은 스택수이고, 이 스택수 N은 본 서류의 각 수학식 사이의 구별을 위해 N1 내지 N5로 구별되어 사용된다.
도 7을 참조하면, FET가 오프 상태(Off state)에서의 게이트 오프 전압(Vg)은 게이트에 인가되는 경우, 상기 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서, 하기 수학식 1 및 수학식 2를 만족해야 한다.
하기 수학식 1 및 2를 만족하는 제1 스택 수 N1, 제2 스택 수 N2를 구할 수 있다.
[수학식1]
BVGD > Vgd, BVGD > Vpk / 2(N1)- Vg
[수학식2]
Vgs < Vth, Vpk / 2(N2) + Vg < Vth
상기 수학식 1에서, 게이트 전압(Vg) =-2.5V, 게이트-드레인 항복전압(BVGD) = 8.5V, 문턱전압(Vth) = 0.43V 라면, 상기 수학식 1(BVGD > Vpk / 2(N1)-Vg)에 대입하면, 8.5V > Vpk / 2(N1)-(-2.5V)이고, 여기서, N1(스택 개수) > 2.1이 된다.
또한, 수학식 2에서, Vg = -2.5V, BVGD = 8.5V, Vth = 0.43V 라면, 수학식 2(Vpk / 2(N2) + Vg < Vth)에서, N2 > 4.3이 된다.
전술한 수학식 1 및 수학식 2의 조건을 모두 만족하는 스택 수는 5개 이사임을 알 수 있다.
부연하면, 피크전압(Vpk)은 50옴 부하(load)에 출력(y)이 38dBm으로 가정하고, BVdg = 8.5V, Vth=0.43V로 가정하였다. 게이트 오프 전압이 -2.5V라면 5 스택 이상이 필요하고, 도미넌트 팩터(dominant factor)는 Vth가 된다. 즉 게이트 오프 전압이 -2.5V보다 높아지게 되면 Vgs가 Vth보다 높아지는 전압에서 FET가 약하게 턴온(slightly turn on)되고 누설(leakage)이 발생하게 된다.
다시 말하면, 게이트 오프 전압이 높아지게 되면 도미넌트 팩터(dominant factor)인 Vth에 의해 N2(스택(stack) 수)가 증가된다. 이 부분은 하기 BVDSS(Drain to Source Breakdown Voltage)의 설명 부분에서 추가로 설명될 것이다.
또한, 상기 양단 스택 수 조건을 만족하는 스택 수를 계산하는 단계(S400)는 하기 수학식 3을 만족하는 제3 스택 수 N3을 계산할 수 있다.
[수학식3]
Vds < BVDSS, BVDSS[=(a*Vg+b)] > Vpk/(N3)
도 8은 본 발명의 일 실시 예에 따른 RF 스위치의 오프상태인 FET의 바디 오프 전압(Vb) 예시도이다.
도 6 및 도 8을 참조하면, 오프상태인 FET의 바디 전압(Body off Voltage)에 대해 설명하면, N개의 FET가 스택(stack)된 RF 스위치에서, FET가 오프 상태(Off state)에서 바디 오프 전압(Vb)이 바디(body)에 인가되는 경우, 상기 바디 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서, 하기 수학식 4 및 수학식 5를 만족해야 한다.
하기 수학식 4 및 5를 만족하는 제4 스택 수 N4, 제5 스택 수 N5를 구할 수 있다.
[수학식4]
BVbd > Vbd , BVbd > Vpk / 2(N4) - Vb
[수학식5]
Vbs < Vdi, Vpk / 2(N5) + Vb < Vdi
상기 수학식 4에서, 바디전압(Vb) = -2.5V, 바디-드레인 항복전압(BVbd) = 3.5V, 바디-소스 다이오드 턴온전압(Vdi) = 0.6V 라면, BVbd > Vpk / 2(N4) - Vb에서, 3.5V > Vpk / 2(N4) - (-2.5V)이고, N4 > 12.6이다.
또한, 수학식 5에서, Vb = -2.5V, BVbd = 3.5V, Vdi = 0.6V 라면, Vpk / 2(N5) + Vb < Vdi에서, N5 > 4.1이다.
전술한 수학식 4 및 수학식 5의 조건을 모두 만족하는 스택 수는 13개 이사임을 알 수 있다.
부연하면, Vpk는 50옴 부하(load)에 출력(y)이 38dBm으로 가정하고, BVbd = 3.5V, Vdi=0.6V로 가정하였다. 바디 오프 전압이 -2.5V라면 13 스택(stack) 이상이 필요하고, 도미넌트 팩터(dominant factor)는 BVbd가 된다. 바디 오프 전압이 낮아지게 되면 Vbd가 BVbd 보다 높아지는 전압에서 FET가 항복(breakdown)이 되고 누설(leakage)이 발생하게 된다. 다시 말하면, 바디 오프 전압이 낮아지게 되면 도미넌트 팩터(dominant factor)인 BVbd에 의해 N4 (스택(stack) 수)가 증가되고, 반대로 바디 오프 전압이 높아지게 되면 Vdi보다 높아지는 지점에서 접합 다이오드(junction diode)가 턴온(turn on)되어 누설(leakage)이 발생하게 된다. 따라서 상기 N1, N2, N3, N4 및 N5를 고려해서, 적당한 바디 오프 전압을 선정하여 정해진 파워에서 가장 적은 스택(stack) 수를 구할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 RF 스위치의 게이트 오프 전압(Vg)에 따른드레인-소스 항복 전압(BVDSS)의 근사화(approximation) 그래프 예시도이다.
도 9를 참조하여, BVDSS에 대해 설명하면, 오프상태인 FET에서 또 하나 중요하게 고려해야 할 항복(breakdown)은 상기 수학식 3에 보인 바와같이, BVDSS이다. BVDSS는 게이트-소스(gate-source) 전압을 0V로 인가하고, 드레인 전압(drain voltage)을 증가시켰을 때, 작은 전류(예, 1uA/um)가 흐르는 드레인 전압으로 정의하고 공정에 따라 차이가 있지만, 예를 들어 약 3.2V가 될 수 있다.
통상적으로 게이트 전압(Vg)이 네가티브(negative)가 되면 Ids 누설(leakage)이 줄어들어 BVDSS가 증가한다. BVDSS는 Vg = -2.5V에서 약0.5V 증가한다. 이를 바탕으로 Vg에 따른 BVDSS를 근사 할 수 있으며, BVSS와 Vg의 관계를 하기 수학식 6과 같이 근사화(approximation) 할 수 있다.
[수학식6]
BVDSS = (a * Vg + b)
상기 수학식6에서, 상기 a는 음의 상수(예, -O.2), 상기 b는 양의 상수(예, +3.2)이다.
도 10은 본 발명의 일 실시 예에 따른 RF 스위치의 게이트 오프 전압(Vg)에 따른 정해진 파워에서 최저 스택(stack) 수를 설명하기 위한 그래프 예시도이다.
도 10을 참조하여, 정해진 파워에서 FET 스택 수의 최소화에 대해, 게이트 오프 전압(Vg off voltage)과 관련하여, 게이트 오프 전압에 따른 스택(stack) 수의 최소화와 관련해서, 상기 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서, 상기 수학식 1 및 수학식 2가 변환된 하기 수학식 7 및 수학식 8에서, 제1 스택 수 N1, 제2 스택 수 N2를 구할 수 있다.
[수학식 7]
N1 > Vpk / [2*(BVGD + Vg)], BVGD > Vgd
[수학식 8]
N2 > Vpk / [2*(Vth - Vg)], Vgs < Vth
또한, 드레인-소스 전압에 따른 스택 수의 최소화에 대해, 상기 양단 스택 수 조건에 대응되는 상기 수학식 3이 변환된 하기 수학식 9에서 제3 스택 수 N3을 구할 수 있다.
[수학식 9]
N3 > Vpk/[(a*Vg+b)], Vds < BVDSS
상기 수학식 9에서, a는 -0.2이고, b는 3.2가 될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 RF 스위치의 바디 오프 전압(Vb)에 따른 정해진 파워에서 최저 스택(stack) 수를 설명하기 위한 그래프 예시도이다.
도 11을 참조하여, 정해진 파워에서 RF 스위치의 FET 스택 수의 최소화중에서, 바디 오프 전압에 따른 스택(stack) 수의 최소화에 대해, 상기 바디 스택 수 조건에 대응되는 상기 수학식 3 및 수학식 4가 변환된 하기 수하식 10 및 수학식 11에서, 제4 스택 수 N4 및 제5 스택 수 N5를 구할 수 있다.
[수학식 10]
N4 > Vpk / [2*(BVbd + Vb)], BVbd > Vbd
[수학식 11]
N5 > Vpk / [2*(Vdi - Vb)], Vbs < Vdi
전술한 상기 수학식 7 내지 수학식 11을 참조하여, 각 스택 수에 대해 예를 들어 설명한다.
먼저, 게이트 오프 전압(Vg)에 따른 스택(stack) 수를 살펴보면, 상기 수학식 7, 수학식 8 및 수학식 9를 이용하여, Vpk = 25.2V, Vg = -2.5V, BVGD = 8.5V, Vth = 0.43V인 경우, 제1 스택 수 N1, 제2 스택 수 N2, 및 제2 스택 수 N3을 구할 수 있다.
[수학식 7을 이용한 제1 스택 수 N1에 대한 계산 예]
(1) N1 > Vpk / [2*(BVGD + Vg)]에 적용하면
(2) N1 > 25.2 / [2*(8.5 + (-2.5))] = 25.2/[12]
(3) N1 > 2.1, 즉 N1 = 3
[수학식 8을 이용한 제2 스택 수 N2에 대한 계산 예]
(1) N2 > Vpk / [2*(Vth - Vg)]
(2) N2 > 25.2 / [2*(0.43 - (-2.5))] = 25.2/[5.86]
(3) N2 > 4.3, 즉 N2 = 5
[수학식 9를 이용한 제3 스택 수 N3에 대한 계산 예]
(1) N3 > Vpk/[(a*Vg+b), a는 -0.2이고, b는 3.2인 경우
(2) N3 > 25.2/[((-0.2)*(-2.5)+(3.2))] = 25.2/[3.7]
(3) N3 > 6.8, 즉 N3 = 7
상기 수학식 7, 수학식 8 및 수학식 9를 이용해 계산된 스택수를 참고하면, 게이트 오프 전압(Vg)에 따른 스택 수는 상기 수학식 7, 수학식 8 및 수학식 9에 의해 정해진 조건에서 최저화 할 수 있다.
전술한 바와같이, 출력(y)이 38dBm, RF 파워에서 BVbd = 8.5V, Vth = 0.5, BVDSS = (-0.2* Vg + 3.2)일 때, 상기 수학식 7, 수학식 8 및 수학식 9에 의한 조건을 만족하는 게이트 오프 전압(Vg)에 따른 스택(stack) 수는 하기 표 1 및 도 10에 도시된 바와 같다.
Figure 112018069456722-pat00001
상기 표 1을 참조하면, 게이트 오프 전압(Vg)은 낮을수록 스택 수가 낮아짐을 알 수 있고, 상기 게이트 스택 수 조건 및 양단 스택 수 조건을 모두 만족하는 스택(stack) 수는 7 스택(stack)이므로, 이에 따라 게이트 오프 전압(Vg)은 -2.6V 내지 -2V이고, 최저 스택 수는 7이 된다.
다음, 바디 오프 전압(Vb)에 따른 스택(stack) 수를 살펴보면, 하기 수학식 10 및 수학식 11을 이용하여, Vpk = 25.2V, Vb = -1.4V, BVbd = 3.5V, Vdi = 0.6V인 경우, 제4 스택 수 N4 및 제5 스택 수 N5를 구할 수 있다.
[수학식 10을 이용한 제4 스택 수 N4에 대한 계산 예]
(1) N4 > Vpk / [2*(BVbd + Vb)]
(2) N4 > 25.2 / [2*(3.5 + (-1.4))] = 25.2/[4.2]
(3) N4 > 6, 즉 N4 = 7
[수학식 11을 이용한 제5 스택 수 N5에 대한 계산 예]
(1) N5 > Vpk / [2*(Vdi - Vb)]
(2) N5 > 25.2 / [2*(0.6 - (-1.4))] = 25.2/[4]
(3) N5 > 6.3, 즉 N5 = 7
상기 수학식 10 및 수학식 11을 이용해 계산된 스택수를 참고하면, 바디 오프 전압(Vb)에 따른 스택 수는 상기 수학식 10 및 수학식 11에 의해 최저화 할 수 있다.
전술한 바와 같이, 출력(y)이 38dBm, RF 파워에서 BVbd(또는 BVBD) = 3.5V, Vdi = 0.6일 때, 상기 수학식 10 및 수학식 11에 의한 조건을 만족하는 바디 오프 전압(Vb)에 따른 스택(stack) 수는 하기 표 2 및 도 11에 도시된 바와 같다.
Figure 112018069456722-pat00002
상기 표 2를 참조하면, 바디 오프 전압(Vb)은 낮을수록 스택 수가 높아짐을 알 수 있고, 상기 바디 스택 수 조건을 만족하는 스택(stack) 수는 7 스택(stack)이므로, 이에 따라 게이트 오프 전압(Vg)은 -1.6V 내지 -1.4V이고, 최저 스택 수는 7이 된다.
도 12는 본 발명의 일 실시 예에 따른 RF 스위치에 대한 측정한 결과이다.
도 12의 그래프는 2개의 샘플(spl)(#1,#2)에 대하여, 오프 전압과 P1dB (power handling capability) 관계를 보이는 그래프로서, 이는 온 패스(On path)의 스위치 전압은 VDD를 사용하고 오프 전압(Vg,Vb)은 -3V에서 -1V까지 가변하면서 P1dB를 측정한 결과이다.
도 12의 그래프에서, X 축은, 오프 전압 (게이트 오프 전압과 바디 오프 전압이 동일한 경우)이고, Y 축은 P1dB (power handling capability)이다.
도 12의 그래프를 참조하면, 2개의 샘플(spl)(#1,#2)에서 Vb = -2V에서 P1dB가 가장 높은 것을 알 수 있다.
도 13은 본 발명의 일 실시 예에 따른 RF 스위치의 바디 전압 상승 효과에 따른 바디 전압 및 바디 전류의 관계 그래프이다.
도 6 및 도 13을 참조하면, 만약, Vds가 특정 전압 (예를 들면 1.8V) 보다 낮다면 게이트 누설 전류(Ig)와 바디 누설 전류(Ib)는 매우 작은 값이 되고, Vb = Vb1, Vg = Vg1이 된다.
그런데, 상대적으로 스택(stack) 수를 줄이면, VDS < BVDSS 일지라도 RF 스위치의 FET에 걸리는 VDS가 증가하고, Ib가 증가하여 Vb < Vb1이 된다. 즉 Vb에 네가티브 전압을 인가하더라도 바디 전압이 높이지게 되다. 이와 같이 바디 전압이 높아지게 되는 것은 본 서류에서는 '바디 전압 상승현상'이라 한다.
바디 누설 전류는 Ib = (Vb1-Vb)/Rb로 결정이 되고, 게이트 누설 전류는 Ig = (Vg1-Vg)/Rg로 결정이 된다. 또한, Ids = Ib + Ig 이므로 Ig를 증가시켜 Ib를 줄일 수 있다. 즉 'Ids = Ib + Ig'에서, Vg를 증가시키면 Ig가 증가되며, Ib는 감소된다. 따라서 본 발명의 스택 수 결정시에, Vg를 증가시켜서 Vb = Vb1이 되는 조건을 만족하여야 한다.
이 경우, Vg가 얼마나 높아야 Vb = Vb1이 되는지는 공정에 따라 다르지만, 최소한의 조건은 하기 수학식 12(상기 조건2)와 같다.
[수학식 12]
Vg > Vb
한편, 본 발명의 일 실시 예에 따른 프로세서는, 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등), 입력 디바이스(예: 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스 등), 출력 디바이스(예: 디스플레이, 스피커, 프린터 등) 및 통신접속장치(예: 모뎀, 네트워크 인터페이스 카드(NIC), 통합 네트워크 인터페이스, 무선 주파수 송신기/수신기, 적외선 포트, USB 접속장치 등)가 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적 버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있다.
상기 컴퓨팅 환경은 개인 컴퓨터, 서버 컴퓨터, 핸드헬드 또는 랩탑 디바이스, 모바일 디바이스(모바일폰, PDA, 미디어 플레이어 등), 멀티프로세서 시스템, 소비자 전자기기, 미니 컴퓨터, 메인프레임 컴퓨터, 임의의 전술된 시스템 또는 디바이스를 포함하는 분산 컴퓨팅 환경 등으로 구현될 수 있으나, 이에 한정되지 않는다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100: RF 스위치
200: 스택 수 결정 장치
210: 메모리
220: 프로세서
221: 입력부
222: 전압 계산부
223: 스택 수 계산부
224: 스택 수 결정부

Claims (17)

  1. 직렬로 스택된 복수의 트랜지스터를 오프 상태로 제어하기 위해, 게이트 오프 전압 및 바디의 오프 전압을 사용하는 RF 스위치의 스택 수 결정 장치에 있어서,
    해당 밴드의 고주파 신호의 피크전압, 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압, 드레인-소스 한계 전압 및 바디 한계 전압을 저장하는 메모리; 및
    상기 메모리에 저장된 상기 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 이용하여 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하고, 상기 한계 전압들 및 단자 전압들을 기초해 정해진 파워에서 가장 적은 스택 수를 결정하는 프로세서;
    를 포함하는 RF 스위치의 스택 수 결정 장치.
  2. 제1항에 있어서, 상기 프로세서는,
    상기 메모리에서 상기 신호의 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 입력받는 입력부;
    상기 피크전압, 상기 게이트 한계 전압, 상기 드레인-소스 한계 전압 및 상기 바디 한계 전압을 이용하여 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하는 전압 계산부;
    상기 게이트 단자 전압이 상기 게이트 한계 전압보다 작은 게이트 스택 수 조건을 만족하는 스택 수를 계산하고, 상기 드레인-소스 전압이 상기 드레인-소스 한계 전압보다 작은 양단 스택 수 조건을 만족하는 스택 수를 계산하고, 상기 바디 단자 전압이 상기 바디 한계 전압보다 작은 바디 스택 수 조건을 만족하는 스택 수를 계산하는 스택 수 계산부; 및
    상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건에 공통적으로 만족하는 스택 수중에서 상기 정해진 파워에서 가장 적은 스택 수를 결정하는 스택 수 결정부;
    을 포함하는 RF 스위치의 스택 수 결정 장치.
  3. 제2항에 있어서, 상기 스택 수 결정부는,
    상기 결정된 스택 수에 대응되는 게이트 오프 전압 및 바디 오프 전압을 결정하는
    RF 스위치의 스택 수 결정 장치.
  4. 제3항에 있어서, 상기 스택 수 결정부는,
    상기 게이트 오프 전압 및 상기 바디 오프 전압 결정시, 사전에 설전된 네가티브 전압 범위에 포함되는 조건1과, 상기 바디 오프 전압이 상기 게이트 오프 전압보다 낮은 조건2를 만족하는 상기 게이트 오프 전압 및 상기 바디 오프 전압을 결정하는
    RF 스위치의 스택 수 결정 장치.
  5. 제4항에 있어서, 상기 게이트 단자 전압은 게이트-드레인 전압 Vgd 및 게이트-소스전압 Vgs이고,
    상기 바디 단자 전압은 바디-드레인 Vbd 및 바디-소스 전압 Vbs이고,
    상기 게이트 한계 전압은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이고,
    상기 드레인-소스 한계 전압은 드레인-소스 항복 전압 BVDSS 이고,
    상기 바디 한계 전압은 바디-드레인 항복 전압 BVbd 및 바디-소스 다이오드 턴온 전압 Vdi 인
    RF 스위치의 스택 수 결정 장치.
  6. 제5항에 있어서, 상기 스택 수 계산부는,
    상기 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서,
    하기 수학식 1 및 2를 만족하는 제1 스택 수 N1, 제2 스택 수 N2를 계산하는
    수학식1 : BVGD > Vgd, BVGD > Vpk / 2(N1)- Vg (여기서, Vpk: 피크전압)
    수학식2: Vgs < Vth, Vpk / 2(N2) + Vg < Vth
    RF 스위치의 스택 수 결정 장치.
  7. 제6항에 있어서, 상기 스택 수 계산부는,
    상기 양단 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서,
    하기 수학식 3을 만족하는 제3 스택 수 N3을 계산하는
    수학식3 : Vds < BVDSS, (N3) > Vpk/[(a*Vg+b)
    RF 스위치의 스택 수 결정 장치.
  8. 제7항에 있어서, 상기 스택 수 계산부는,
    바디 스택 수 조건을 만족하는 스택 수를 계산하는 과정에서,
    하기 수학식 4 및 5를 만족하는 제4 스택 수 N4, 제5 스택 수 N5를 계산하는
    수학식4 : BVbd > Vbd , BVbd > Vpk / 2(N4) - Vb
    수학식5: Vbs < Vdi, Vpk / 2(N5) + Vb < Vdi
    RF 스위치의 스택 수 결정 장치.
  9. 제8항에 있어서, 상기 드레인-소스 항복 전압 BVDSS는
    하기 수학식 6을 만족하고,
    수학식 6 : BVDSS = (a * Vg + b)
    상기 수학식 6에서, 상기 a는 음의 상수, 상기 b는 양의 상수인
    RF 스위치의 스택 수 결정 장치.
  10. 직렬로 스택된 복수의 트랜지스터를 오프 상태로 제어하기 위해 게이트 오프 전압 및 바디의 오프 전압을 사용하는 RF 스위치의 스택 수 결정 방법에 있어서,
    해당 밴드의 고주파 신호의 피크전압, 복수의 트랜지스터 각각에 대한 해당 공정에서의 게이트 한계 전압, 드레인-소스 한계 전압 및 바디 한계 전압을 입력받는 단계;
    상기 피크전압에 기초해서, 스택 수를 증가하면서 각 스택 수에 대하여, 복수의 트랜지스터중 하나의 트랜지스터의 게이트 단자 전압, 드레인-소스 전압 및 바디 단자 전압을 계산하는 단계;
    상기 게이트 단자 전압이 상기 게이트 한계 전압보다 작은 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 단계;
    상기 드레인-소스 전압이 상기 드레인-소스 한계 전압보다 작은 양단 스택 수 조건을 만족하는 스택 수를 계산하는 단계;
    상기 바디 단자 전압이 상기 바디 한계 전압보다 작은 바디 스택 수 조건을 만족하는 스택 수를 계산하는 단계;
    상기 게이트 스택 수 조건, 양단 스택 수 조건 및 바디 스택 수 조건에 공통적으로 만족하는 스택 수중에서 정해진 파워에서 가장 적은 수택 수를 결정하는 단계;
    를 포함하는 RF 스위치의 스택 수 결정 방법.
  11. 제10항에 있어서, 상기 스택 수를 결정하는 단계는,
    상기 결정된 스택 수에 대응되는 게이트 오프 전압 및 바디 오프 전압을 결정하는
    RF 스위치의 스택 수 결정 방법.
  12. 제11항에 있어서, 상기 스택 수를 결정하는 단계는,
    상기 게이트 오프 전압 및 상기 바디 오프 전압 결정시, 사전에 설전된 네가티브 전압 범위에 포함되는 조건1과, 상기 바디 오프 전압이 상기 게이트 오프 전압보다 낮은 조건2를 만족하는 상기 게이트 오프 전압 및 상기 바디 오프 전압을 결정하는
    RF 스위치의 스택 수 결정 방법.
  13. 제12항에 있어서, 상기 게이트 단자 전압은 게이트-드레인 전압 Vgd 및 게이트-소스전압 Vgs 이고,
    상기 바디 단자 전압은 바디-드레인 Vbd 및 바디-소스 전압 Vbs이고,
    상기 게이트 한계 전압은 게이트-드레인 항복전압 BVGD 및 게이트-소스 문턱 전압 Vth이고,
    상기 드레인-소스 한계 전압은 드레인-소스 항복 전압 BVDSS 이고,
    상기 바디 한계 전압은 바디-드레인 항복 전압 BVbd 및 바디-소스 다이오드 턴온 전압 Vdi인
    RF 스위치의 스택 수 결정 방법.
  14. 제13항에 있어서, 상기 게이트 스택 수 조건을 만족하는 스택 수를 계산하는 단계는,
    하기 수학식 1 및 2를 만족하는 제1 스택 수 N1, 제2 스택 수 N2를 계산하는
    수학식1 : BVGD > Vgd, BVGD > Vpk / 2(N1)- Vg (여기서, Vpk: 피크전압)
    수학식2: Vgs < Vth, Vpk / 2(N2) + Vg < Vth
    RF 스위치의 스택 수 결정 방법.
  15. 제14항에 있어서, 상기 양단 스택 수 조건을 만족하는 스택 수를 계산하는 단계는
    하기 수학식 3을 만족하는 제3 스택 수 N3을 계산하는
    수학식3 : Vds < BVDSS, BVDSS[=(a*Vg+b)] > Vpk/(N3)
    RF 스위치의 스택 수 결정 방법.
  16. 제15항에 있어서, 상기 바디 스택 수 조건을 만족하는 스택 수를 계산하는 단계는,
    하기 수학식 4 및 5를 만족하는 제4 스택 수 N4, 제5 스택 수 N5를 계산하는
    수학식4 : BVbd > Vbd , BVbd > Vpk / 2(N4) - Vb
    수학식5: Vbs < Vdi, Vpk / 2(N5) + Vb < Vdi
    RF 스위치의 스택 수 결정 방법.
  17. 제16항에 있어서, 상기 드레인-소스 항복 전압 BVDSS는
    하기 수학식6을 만족하고,
    수학식6 : BVDSS = (a * Vg + b)
    상기 수학식6에서, 상기 a는 음의 상수, 상기 b는 양의 상수인
    RF 스위치의 스택 수 결정 방법.
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