KR102647688B1 - 감소된 스위칭 시간을 갖는 무선 주파수 스위칭 회로 - Google Patents

감소된 스위칭 시간을 갖는 무선 주파수 스위칭 회로 Download PDF

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코르보 유에스, 인크.
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Abstract

RF 스위칭 회로는 입력 노드, 출력 노드 및 게이트 드라이브 노드 사이에 연결된 복수의 FET들을 포함한다. 양의 전원 공급 전압이 게이트 드라이브 노드에서 제공될 때, 복수의 FET들은 턴 온 되고 입력 노드와 출력 노드 사이에 저 임피던스 경로를 제공한다. 음의 전원 공급 전압이 게이트 드라이브 노드에서 제공될 때, 복수의 FET들은 턴 오프 되고 입력 노드와 출력 노드 사이에 고 임피던스 경로를 제공한다. RF 스위칭 회로의 스위치 가속 회로는 바이패스 FET 및 멀티-레벨 드라이버 회로를 포함한다. 바이패스 FET는 멀티-레벨 드라이브 신호에 응답하여 공통 저항을 선택적으로 바이패스 한다. 멀티-레벨 드라이버 회로는 바이패스 FET의 내장 게이트 커패시턴스를 사용하여 양의 전원 공급 전압보다 높은 과전압에서 멀티-레벨 드라이브 신호를 제공한다.

Description

감소된 스위칭 시간을 갖는 무선 주파수 스위칭 회로{RADIO FREQUENCY SWITCHING CIRCUITRY WITH REDUCED SWITCHING TIME}
본 발명은 무선 주파수(radio frequency, RF) 스위칭 회로에 대한 드라이버 회로에 관한 것으로, 특히 더 빠른 스위칭 시간을 갖는 RF 스위칭 회로에 관한 것이다.
무선 주파수(RF) 스위칭 회로는 모든 무선 통신 장치의 필수 부분이다. RF 스위칭 회로는 다양한 노드들(nodes)(예를 들어, 전력 증폭기 및 안테나, 안테나 및 저 잡음 증폭기(low noise amplifier, LNA) 등) 사이에서 RF 신호를 라우팅(routing)하거나, 하나 이상의 노드들의 임피던스 또는 임의의 수의 다른 기능들을 변경 시키는데 사용될 수 있다. 예시적인 RF 스위칭 회로(10)가 도 1에 도시되어 있다. RF 스위칭 회로(10)는 입력 노드(14)와 출력 노드(16) 사이에서 드레인(D)이 소스(S)에 연결된 다수의 전계 효과 트랜지스터들(FETs)(12)(12A 내지 12N으로 개별적으로 넘버링 됨)을 포함한다. 게이트 드라이브 노드(18)는 공통 저항(RC) 및 다수의 게이트 저항들(RG)을 통해 각 FET들(10)의 게이트(G)에 연결된다. 구체적으로, 공통 저항(RC)은 게이트 드라이브 노드(18)와 FET들 중 제1 FET(12A)의 게이트(G) 사이에 연결된다. 게이트 저항들(RG) 각각은 FET들(12)의 각각의 인접한 쌍의 게이트 접촉부들(G) 사이에 연결된다.
게이트 드라이브 노드(18)에 제공된 게이트 드라이브 신호(DRVG)는 FET들(12)을 온(on) 상태 또는 오프(off) 상태 중 하나로 둔다. FET들(12)의 온 상태에서, 낮은 임피던스 경로가 입력 노드(14)와 출력 노드(16) 사이에 제공되어, 입력 노드(14)에서의 RF 입력 신호(RFIN)이 출력 노드(16)로 통과하게 한다. FET들(12)의 오프 상태에서, 높은 임피던스 경로가 입력 노드(14)와 출력 노드(16) 사이에 제공되어, 입력 노드(14)에서의 RF 입력 신호(RFIN)가 출력 노드(16)에 도달하는 것을 방지한다. RF 스위칭 회로(10)는 직렬 구성(series configuration) 또는 션트 구성(shunt configuration)으로 제공될 수 있다. 직렬 구성에서, 입력 노드(14)와 출력 노드(16)는 RF 신호 노드들이다. 션트 구성에서, 입력 노드(14)는 RF 신호 노드이고 출력 노드(16)는 접지 노드이거나 고정 임피던스에 연결된다.
게이트 드라이브 신호 (DRVG)는 양의 전원 공급 전압(VPP)과 음의 전원 공급 전압(VNN) 사이에서 스위칭할 수 있다. 일반적으로, 양의 전원 공급 전압(VPP)은 전압 레귤레이터(regulator)에 의해 제공되고, 음의 전원 공급 전압(VNN)은 양의 전원 공급 전압(VPP)으로부터 차지 펌프(charge pump)를 사용하여 생성된다. 모바일 장치의 경우, 양의 전원 공급 전압(VPP)은 배터리 전압 또는 그의 하향 조정된(downregulated) 버전에 대응할 수 있다. 음의 전원 공급 전압(VNN)은 양의 전원 공급 전압(VPP)의 크기에 비례하여 생성될 수 있다(예를 들어, 양의 전원 전압(VPP)이 2.5V이면, 음의 전원 공급 전압(VNN)은 -2.5V일 수 있다).
전형적인 게이트 드라이브 신호(DRVG)가 도 2에 도시된다. FET들(12)을 오프 상태로 유지하기 위해, 게이트 드라이브 신호(DRVG)는 음의 전원 공급 전압(VNN)에서 제공된다. 음의 전원 공급 전압(VNN)은 FET들(12) 각각의 게이트-소스 전압(VGS)을 그의 임계 전압(VTH)보다 충분히 낮게 유지하여, 각 FET들(12)의 드레인-소스 전압(VDS)이 큰 경우에도 FET들(12)이 오프 상태로 유지되도록 보장한다. FET들(12)을 온 상태로 전환시키기 위해, 게이트 드라이브 신호(DRVG)는 음의 전원 공급 전압(VNN)으로부터 양의 전원 공급 전압(VPP)으로 전환된다. FET들(12)의 게이트-소스 전압(VGS)이 임계 전압(VTH) 이상으로 상승함에 따라, FET들(12)이 턴 온 된다.
당업자라면 알 수 있는 바와 같이, 각 FET(12)는 그 물리적 구조로 인해 관련된 게이트 커패시턴스를 갖는다. 공통 저항(RC) 및 게이트 저항(RG)에 의해 제공되는 저항과 함께 이 게이트 커패시턴스는 식 (1)에 의해 도시된 바와 같이 RF 스위칭 회로(10)의 스위칭 속도를 저하시킨다:
(1)
여기서, 는 FET들(12)의 온 상태와 오프 상태 사이에서 전환하는데 필요한 시간에 반비례하는 각 FET(12)의 커패시턴스를 충전 또는 방전하는데 필요한 시간이고, R은 게이트 드라이브 노드(18)에서 보여지는 저항이고, C는 게이트 드라이브 노드(18)에서 보여지는 커패시턴스이다. RF 표준들(예를 들어, 5G, WiFi)이 매우 빠른 스위칭 속도(예를 들어, 100-200ns)를 요구할 때, FET들(12)의 스위칭 속도의 이러한 감소는 문제가 된다.
RF 스위칭 회로(10)의 스위칭 속도를 증가시키는 한가지 방법은 공통 저항(RC) 및/또는 게이트 저항(RG)의 크기를 감소시키는 것이다. 그렇게 하는 것은 게이트 드라이브 노드(18)에 보여지는 저항(R)을 감소시킴으로써 시정수()를 감소 시키지만, 공통 저항(RC) 및/또는 게이트 저항기(RG)의 큰 값이 RF 입력 신호(RFIN)가 FET들(12) 각각의 게이트(G)로 누설되는 것을 방지하기 때문에 RF 스위칭 회로(10)의 삽입 손실(insertion loss)을 증가시킨다. RF 스위칭 회로(10)의 스위칭 속도를 증가시키는 또 다른 방법은 FET들(12)의 크기를 감소시키는 것이다. 그렇게 함으로써 게이트 드라이브 노드(18)에서 보여지는 커패시턴스(C)를 감소시킴으로써 FET들 각각의 게이트 커패시턴스 및 시정수()를 감소 시키지만, 이는 또한 RF 스위칭 회로(10)의 전력 처리 능력 또한 감소시킨다.
상기의 관점에서, 낮은 삽입 손실 및 높은 전력 처리 능력을 유지하는 스위칭 시간이 개선된 RF 스위치가 필요하다.
본 개시는 무선 주파수(RF) 스위칭 회로 용 드라이버 회로에 관한 것으로, 특히 더 빠른 스위칭 시간을 갖는 RF 스위칭 회로에 관한 것이다. 일 실시 예에서, RF 스위칭 회로는 입력 노드, 출력 노드, 게이트 드라이브 노드, 복수의 전계-효과 트랜지스터들(FETs) 및 스위치 가속 회로를 포함한다. 복수의 FET들은 입력 노드, 출력 노드 및 게이트 드라이브 노드 사이에 연결된다. 양의 전원 공급 전압이 게이트 드라이브 노드에 제공될 때, 복수의 FET들은 턴 온 되고 입력 노드와 출력 노드 사이에 저 임피던스 경로를 제공한다. 음의 전원 공급 전압이 게이트 드라이브 노드에 제공될 때, 복수의 FET들은 턴 오프 되고 입력 노드와 출력 노드 사이에 고 임피던스 경로를 제공한다. 스위치 가속 회로는 바이패스 FET 및 멀티-레벨 드라이버 회로를 포함한다. 바이패스 FET는 멀티-레벨 드라이브 신호에 응답하여 공통 저항을 선택적으로 바이패스 한다. 멀티-레벨 드라이버 회로는 바이패스 FET의 내장된 게이트 커패시턴스를 사용하여 양의 전원 공급 전압보다 높은 과전압에서 멀티-레벨 드라이브 신호를 제공한다. 바이패스 FET의 내장 게이트 커패시턴스를 사용하여 양의 전원 공급 전압보다 높은 과전압에서 멀티-레벨 드라이브 신호를 제공함으로써, 멀티-레벨 드라이버 회로는 추가적인 회로(예를 들어, 차지 펌프)를 필요로 하지 않고 복수의 FET들이 상태들 사이에서 전환되는 동안 바이패스 FET를 온 상태로 유지할 수 있다.
당업자는 본 개시의 범위를 이해하고 첨부된 도면과 관련하여 바람직한 실시 예에 대한 다음의 상세한 설명을 읽은 후에 본 발명의 추가 양태를 실현할 것이다.
본 명세서에 포함되어 본 명세서의 일부를 형성하는 첨부된 도면들은 본 개시의 여러 양태들을 도시하고, 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1은 종래의 무선 주파수(RF) 스위칭 회로를 나타내는 기능적 개략도이다.
도 2는 종래의 RF 스위칭 회로에 대한 종래의 게이트 드라이브 신호를 나타내는 그래프이다.
도 3은 본 개시의 일 실시 예에 따른 스위치 가속 회로를 포함하는 RF 스위칭 회로를 도시하는 기능적 개략도이다.
도 4는 본 개시의 일 실시 예에 따른 스위치 가속 회로에 대한 멀티-레벨 구동 신호를 나타내는 그래프이다.
도 5는 본 개시의 일 실시 예에 따른 스위치 가속 회로를 포함하는 RF 스위칭 회로를 도시하는 기능적 개략도이다.
도 6은 본 개시의 일 실시 예에 따른 스위치 가속 회로에 대한 가속 제어 신호 생성 회로를 도시하는 기능적 개략도이다.
도 7은 본 개시의 일 실시 예에 따른 가속 제어 신호 생성 회로에 의해 생성된 다양한 디지털 제어 신호들을 나타내는 그래프이다.
도 8은 본 개시의 일 실시 예에 따른 스위치 가속 회로에 대한 멀티-레벨 드라이버 회로를 도시하는 기능적 개략도이다.
도 9는 본 개시의 일 실시 예에 따른 RF 스위칭 회로를 도시하는 기능적 개략도이다.
이하에서 설명되는 실시 예들은 당업자가 실시 예들을 실시할 수 있고 실시 예들을 실시하는 최선의 모드를 설명하는 데 필요한 정보를 나타낸다. 첨부 도면에 비추어 다음의 설명을 읽으면, 당업자는 본 개시의 개념을 이해할 것이고, 본 명세서에서 특별히 다루지 않는 이러한 개념의 어플리케이션을 인식할 것이다. 이들 개념들 및 어플리케이션들은 본 개시 및 부수적인 청구항들의 범위 내에 있다는 것을 이해해야 한다.
제1, 제2 등의 용어가 본 명세서에서 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들은 이들 용어에 의해 제한되어서는 안됨을 이해할 것이다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 개시의 범위를 벗어나지 않고 제1 요소는 제2 요소로 지칭될 수 있고, 마찬가지로, 제2 요소는 제 요소로 지칭될 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목들의 임의 및 모든 조합을 포함한다.
층, 영역 또는 기판과 같은 구성 요소가 다른 구성 요소의 "위에(on)" 있거나 다른 구성 요소 "상으로의(onto)" 연장되는 것으로 언급될 때, 그것은 직접적으로 다른 요소 상에 있을 수 있거나 직접 연장될 수 있거나 또는 개재하는 요소가 또한 존재할 수 있다. 대조적으로, 요소가 다른 요소에 "직접적으로 위에" 또는 "직접적으로 상으로" 연장되는 것으로 언급될 때, 개재 요소가 존재하지 않는다. 마찬가지로, 층, 영역 또는 기판과 같은 구성 요소가 다른 구성 요소 "넘어서(over)" 존재하거나 "넘어서" 연장되는 것으로 언급될 때, 그것은 직접적으로 다른 요소를 넘어서거나 연장될 수 있거나 또는 개재하는 요소가 또한 존재할 수 있다. 대조적으로, 요소가 다른 요소의 "직접 넘어서" 존재하거나 또는 "직접적으로 넘어서" 연장되는 것으로 언급될 때, 개재 요소가 존재하지 않는다. 또한, 요소가 다른 요소에 "연결된(connected)" 또는 "결합된(coupled)" 것으로 언급될 때, 이는 구성 요소에 직접 연결되거나 연결될 수 있거나 또는 개재된 구성 요소가 존재할 수 있다. 대조적으로, 요소가 다른 요소에 "직접 연결"되거나 "직접 결합"되는 것으로 언급되는 경우, 개재 요소가 존재하지 않는다.
도면에 도시된 바와 같이, "아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적인 용어는 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역과의 관계를 설명하기 위해 본원에서 사용될 수 있다. 이들 용어 및 위에서 논의된 용어는 도면에 도시된 배향뿐만 아니라 장치의 상이한 배향을 포함하도록 의도된 것으로 이해될 것이다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 한정하는 것은 아니다. 본원에서 사용된 단수 형태("a", "an"및 "the")는 문맥 상 다르게 지시하지 않는 한 복수 형태를 포함하고자 한다. 본 명세서에서 사용된 용어 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 및/또는 "포함하는(including)"은 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성 요소의 존재를 나타내지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
달리 정의되지 않는 한, 본원에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 개시 내용이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어는 본 명세서 및 관련 기술의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시 적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적으로 해석되지 않을 것이다.
도 3은 본 개시의 일 실시 예에 따른 스위치 가속 회로(switch acceleration circuitry)(22)를 포함하는 무선 주파수(RF) 스위칭 회로(20)를 도시한다. RF 스위칭 회로(20)의 기본 구조는 상기 도 1에 도시된 구조와 유사하며, 입력 노드(26)와 출력 노드(28) 사이의 소스(S)에 드레인(D)을 연결하는 다수의 전계 효과 트랜지스터들(FETs)(24)(개별적으로 24A에서 24N으로 넘버링)을 포함한다. 게이트 드라이브 노드(30)는 공통 저항(RC) 및 다수의 게이트 저항들(RG)을 통해 각각의 FET들(24)의 게이트(G)에 연결된다. 특히, 공통 저항(RC)은 게이트 드라이브 노드(30)와 FET들 중 제1 FET(24A) 사이에 연결된다. 게이트 저항들(RG) 각각은 FET들(24)의 각각의 인접한 쌍의 게이트 접촉부들(G) 사이에 연결된다.
게이트 드라이브 노드(30)에 제공된 게이트 드라이브 신호(DRVG)는 FET들(24)을 온 상태 또는 오프 상태 중 하나에 있게 한다. FET들(24)의 온 상태에서, 저 임피던스 경로가 입력 노드(26)와 출력 노드(28) 사이에 제공되어, 입력 노드(26)에서의 RF 입력 신호(RFIN)이 출력 노드(28)로 통과하는 것을 가능하게 한다. FET들(24)의 오프 상태에서, 고 임피던스 경로가 입력 노드(26)와 출력 노드(28) 사이에 제공되어, 입력 노드(26)에서의 RF 입력 신호(RFIN)이 출력 노드(28)에 도달하는 것이 방지된다. RF 스위칭 회로(20)는 직렬 구성(series configuration) 또는 션트 구성(shunt configuration)으로 제공될 수 있다. 직렬 구성에서, 입력 노드(26) 및 출력 노드(28)는 RF 신호 노드들이다. 션트 구성에서, 입력 노드(26)는 RF 신호 노드이고 출력 노드(28)는 접지 노드이거나 고정된 임피던스에 연결된다. 본 명세서에서 논의되는 바와 같이, 저 임피던스 경로는 그 안에 제공된 임의의 FET들이 온 상태인 경로이다. 당업자라면 알 수 있듯이, FET는 본질적으로 온 상태일 때 폐쇄 회로(closed circuit)를 제공하여, 하나 이상의 FET들의 온-상태 저항과 동일한 저항을 제공한다. 고 임피던스 경로는 그 안에 제공된 임의의 FET들이 오프 상태인 경로이다. 당업자가 알 수 있는 바와 같이, FET들은 본질적으로 오프일 때 개방 회로를 제공하여, 하나 이상의 FET들의 오프-상태 저항과 동일한 저항을 제공한다.
게이트 드라이브 신호(DRVG)는, 디지털 또는 논리-레벨 제어 신호에 응답하여 양의 전원 공급 전압(VPP)과 음의 전원 공급 전압(VNN) 사이에서 게이트 드라이브 신호(DRVG)를 스위칭하는, 게이트 드라이버(도시되지 않음)에 의해 제공될 수 있다. 일반적으로, 양의 전원 공급 전압(VPP)은 전압 레귤레이터(voltage regulator)에 의해 제공되고, 음의 전원 공급 전압(VNN)은 양의 전원 공급 전압(VPP)으로부터 차지 펌프(charge pump)를 사용하여 생성된다. 모바일 장치의 경우, 양의 전원 공급 전압(VPP)은 배터리 전압 또는 그의 하향 조정된 버전에 대응할 수 있다. 음의 전원 공급 전압(VNN)은 양의 전원 공급 전압(VPP)의 크기에 비례하여 생성될 수 있다(예를 들어, 양의 전원 공급 전압(VPP)이 2.5V이면, 음의 전원 공급 전압(VNN)은 -2.5V일 수 있다).
전술한 바와 같이, RF 스위칭 회로(20)의 스위칭 속도는 공통 저항(RC) 및 게이트 저항(RG)의 저항 값 및 FET(24)들의 커패시턴스의 조합으로 인해 제한된다. RF 스위칭 회로(20)의 스위칭 속도를 증가시키기 위해, 스위치 가속 회로(22)는 후술하는 바와 같이 공통 저항(RC)을 선택적으로 바이패스(bypass)하도록 구성된다. 그렇게 하기 위해, 스위치 가속 회로(22)는 공통 저항(RC) 양단에 연결된 바이패스 FET(32)를 포함한다. 구체적으로, 바이패스 FET(32)의 드레인(D)은 게이트 드라이브 노드(30)에 연결되고, 바이패스 FET(32)의 소스 접촉부(S)는 FET들 중 제1 FET(24A)의 게이트(G)에 연결된다. 바이패스 FET(32)의 게이트(G)는 멀티-레벨 드라이브 신호(DRVML)를 수신하도록 구성된다. 멀티-레벨 드라이브 신호(DRVML)는 음의 전원 공급 전압(VNN), 접지 및 양의 전원 공급 전압(VPP)보다 큰 과전압(VO) 사이에서 스위칭할 수 있다. 멀티-레벨 드라이브 신호(DRVML)가 음의 전원 공급 전압(VNN) 또는 접지에 제공되면, 바이패스 FET (32)는 오프 상태로 유지된다. 멀티-레벨 드라이브 신호(DRVML)가 접지와 과전압(VO) 사이에 있는 어떤 지점에서, 바이패스 FET (32)가 턴 온된다.
바이패스 FET(32)가 온 상태일 때, 공통 저항(RC)은 바이패스 되어 게이트 드라이브 노드(30)에 제시되지 않는다. 바이패스 FET(32)가 오프 상태일 때, 공통 저항(RC)은 바이패스 되지 않고 따라서 게이트 드라이브 노드(30)에 제시된다. 공통 저항(RC)을 바이패스 하는 것은 게이트 드라이브 노드(30)에 제시되는 저항(R)을 실질적으로 감소시키고, 따라서 수학 식(1)에 대해 전술한 시정수()를 감소시킨다. 따라서, RF 스위칭 회로(20)의 스위칭 속도는 공통 저항(RC)이 바이패스 될 때 실질적으로 개선될 수 있다.
FET들(24) 각각의 게이트(G)에서의 큰 저항 값은 RF 입력 신호(RFIN)의 게이트(G)로의 누설을 피하기 위해 필요하다. 따라서, RF 스위칭 회로(20)를 턴 온 또는 턴 오프 할 때만 공통 저항(RC)을 바이패스 하는 것이 바람직하고, 그 정상 상태 동작(steady state operation) 중에는 그렇지 않다. 그렇게 하면 삽입 손실에 악영향을 미치지 않고 RF 스위칭 회로(20)의 스위칭 속도가 증가한다. 도 4는 그렇게 하도록 구성된 본 개시의 일 실시 예에 따른 예시적인 멀티-레벨 드라이브 신호(DRVML)를 도시한다. FET들(24)에 대한 게이트 드라이브 신호(DRVG)는 또한 문맥(context)에 대해 도시된다. 구체적으로, 도 4는 게이트 드라이브 신호(DRVG)를 실선으로 도시하고 멀티-레벨 드라이브 신호(DRVML)를 점선으로 도시한다.
FET들(24) 및 바이패스 FET(32)를 오프 상태로 유지하기 위해, 게이트 드라이브 신호(DRVG) 및 멀티-레벨 구동 신호(DRVML)는 음의 전원 공급 전압(VNN)으로 제공된다. 상술한 바와 같이, 음의 전원 공급 전압(VNN)은 FET들(24) 각각의 게이트-소스 전압(VGS)을 그의 임계 전압(VTH)보다 충분히 낮게 유지하여, FET들(24) 각각의 드레인-소스 전압(VDS)이 큰 경우에도 FET들(24)이 오프 상태로 유지되도록 한다. 유사하게, 음의 전원 공급 전압(VNN)은 바이패스 FET(32)의 게이트-소스 전압(VGS)을 그 임계 전압(VTH)보다 충분히 낮게 유지하여 바이패스 FET(32)가 오프 상태로 유지된다. FET들(24)을 온 상태로 전환시키기 위해, 게이트 드라이브 신호(DRVG)는 음의 전원 공급 전압(VNN)으로부터 양의 전원 공급 전압(VPP)으로 전환된다. FET들(24)의 게이트-소스 전압(VGS)이 임계 전압(VTH) 이상으로 상승함에 따라, FET들(24)이 턴 온 된다. 그러나, 이것이 발생하기 전에, 멀티-레벨 구동 신호(DRVML)는 음의 전원 공급 전압(VNN)으로부터 접지로 전환된다. 그 후, 게이트 드라이브 신호(DRVG)가 음의 전원 공급 전압(VNN)에서 양의 전원 공급 전압(VPP)으로 전환됨에 따라, 멀티-레벨 드라이브 신호(DRVML)는 스위칭 제어 신호(CNTSW)보다 2.5V 높은 헤드룸(headroom)을 유지하면서 접지로부터 과전압(VO)으로 유사하게 전환된다. 후술하는 바와 같이, 멀티-레벨 드라이브 신호는 바이패스 FET(32)의 내장 커패시턴스를 이용함으로써 제공되며, 따라서 과전압(VO)를 생성하기 위한 별도의 회로(예를 들어, 차지 펌프)를 필요로 하지 않는다. 바이패스 FET(32)의 게이트-소스 전압(VGS)이 임계 전압(VTH) 이상으로 상승하면, 바이패스 FET(32)가 온 되어 공통 저항(RC)를 바이패스 한다. 스위칭 제어 신호(CNTSW) 위의 2.5V 헤드룸은 바이패스 FET(32)가 FET들(24)의 턴 온 전체에 걸쳐 온 상태를 유지하도록 보장한다. 바이패스 제어 신호(CNTBP)가 스위칭 제어 신호(CNTSW) 위에 헤드룸을 유지하지 않으면, 바이패스 FET(32)의 게이트-소스 전압(VGS)은 그 임계 전압(VTH)보다 충분히 크지 않을 것이고, 바이패스 FET(32)는 턴 오프 될 것이다.
게이트 드라이브 신호(DRVG)가 음의 전원 공급 전압(VNN)으로부터 양의 전원 공급 전압(VPP)으로 전환되고 FET(24)가 턴 온 되면, 멀티-레벨 드라이브 신호(DRVML)는 바이패스 FET(32)가 턴 오프 되고 공통 저항(RC)이 더 이상 바이패스 되지 않도록 접지로 강하한다. 그렇게 함으로써, RF 입력 신호(RFIN)가 입력 노드(26)로부터 출력 노드(28)로 전달되는 동안, 각각의 FET(24)들의 드레인-게이트 또는 소스-게이트로부터의 RF 입력 신호(RFIN)의 누설을 감소시킨다.
FET들(24)을 다시 턴 오프 하기 위해, 프로세스는 역전된다. 바이패스 FET(32)는 먼저 멀티-레벨 드라이브 신호(DRVML)를 접지로부터 과전압(VO)으로 상승시킴으로써 턴 온 된다. 게이트 드라이브 신호(DRVG)는 양의 전원 공급 전압(VPP)으로부터 음의 전원 공급 전압(VNN)으로 전환되며, 멀티-레벨 드라이브 신호(DRVML)는 이 전환 동안 게이트 드라이브 신호(DRVG)를 넘어서 2.5V 헤드룸을 유지한다.
도 4에 도시된 게이트 드라이브 신호(DRVG) 및 멀티-레벨 드라이브 신호(DRVML)는 이상적인 파형을 나타낸다. 이러한 방식으로 RF 스위칭 회로(20) 및 스위치 가속 회로(22)를 동작시키는 것은 삽입 손실을 증가 시키거나 전력 처리 능력을 감소시키지 않고 RF 스위칭 회로(20)의 스위칭 속도를 상당히 증가시킨다. 그러나, 멀티-레벨 드라이브 신호(DRVML)를 생성하는 것은, 멀티-레벨 드라이브 신호(DRVML)가 음의 전원 공급 전압(VNN)으로부터 과전압(VO)까지의 범위를 갖기 때문에, RF 스위칭 회로(20)의 영역 및 복잡성의 상당한 증가를 요구할 수 있다. 전술한 바와 같이, RF 스위치들에 대한 게이트 드라이브 신호는 일반적으로 음의 전원 공급 전압(VNN)과 양의 전원 공급 전압(VPP) 사이의 전압을 제공할 수 있는 게이트 드라이버에 의해 제공된다. 당업자는 양의 전원 공급 전압(VPP)이 레귤레이팅된 전압 원(예를 들면 주 전원)에 의해 제공될 수 있고, 음의 전원 공급 전압(VNN)이 차지 펌프를 사용하여 양의 전원 공급 전압(VPP)으로부터 생성될 수 있음을 알 것이다. 종래의 수단에 따라 과전압(VO)을 제공하려면 추가 차지 펌프가 필요할 것이다. 차지 펌프들은 장치에서 비교적 큰 영역을 차지하기 때문에, 이는 RF 스위칭 회로(20)의 영역 및 복잡성을 상당히 증가시킬 것이고, 따라서 공간이 제한된 특정 어플리케이션(예를 들어, 모바일 장치)에 적합하지 않을 수 있다.
이 문제를 해결하기 위해, 도 5는 본 개시의 일 실시 예에 따른 RF 스위칭 회로(20) 및 스위치 가속 회로(22)를 도시한다. RF 스위칭 회로(20)는 도 3과 관련하여 전술한 것과 실질적으로 유사하다. 스위치 가속 회로(22)는 바이패스 FET(32), 가속 제어 신호 생성 회로(34) 및 멀티-레벨 드라이브 회로(36)를 포함한다. 가속 제어 신호 생성 회로(34)는 스위칭 제어 신호 입력 노드(38)로부터 스위칭 제어 신호(CNTSW)를 수신하고 지연된 스위칭 제어 신호(CNTSWD) 및 가속 제어 신호(CNTACC)를 제공하도록 구성된다. 지연된 스위칭 제어 신호(CNTSWD)는 게이트 드라이브 노드(30)에 게이트 드라이브 신호(DRVG)로서 양의 전원 공급 전압(VPP) 및 음의 전원 공급 전압(VNN) 중 하나를 제공하는 게이트 드라이버(40)에 제공된다. 스위칭 제어 신호(CNTSW), 지연된 스위칭 제어 신호(CNTSWD), 및 가속 제어 신호(CNTACC)는 디지털 또는 논리-레벨 신호들(예를 들어, 0V 내지 2.5V)일 수 있다. 따라서, 가속 제어 신호 생성 회로(34)는 디지털 회로일 수 있으며, 그 세부 사항은 아래에 설명된다. 게이트 드라이버(40)는 지연된 스위칭 제어 신호(CNTSWD)가 로우(low)일 때 음의 전원 공급 전압(VNN)을 제공하고, 지연된 스위칭 제어 신호(CNTSWD)가 하이(high)일 때 양의 전원 공급 전압(VPP)을 제공할 수 있다.
멀티-레벨 드라이브 회로(36)는 가속 제어 신호(CNTACC)를 수신하고 멀티-레벨 드라이브 신호(DRVML)를 바이패스 FET(32)에 제공하도록 구성된다. 구체적으로, 멀티-레벨 드라이버 회로(36)는 바이패스 FET(32)의 내재된 커패시턴스를 사용하여 양의 전원 공급 전압(VPP) 및 음의 전원 공급 전압(VNN)만을 사용하는 멀티-레벨 드라이브 신호(DRVML)을 제공함에 따라, 아래에서 설명되는 바와 같이, RF 스위칭 회로(20)에서 추가적인 차지 펌프 또는 다른 전압 발생기에 대한 필요성을 앞서간다(foregoing).
도 6은 본 개시의 일 실시 예에 따른 가속 제어 신호 생성 회로(34)의 세부 사항을 도시한다. 신호 지연 회로는 배타적(exclusive)-NOR 게이트(42) 및 다수의 인버터들(44)을 포함한다. 배타적-NOR 게이트(42)는 제1 입력 노드(46A) 및 제2 입력 노드(46B)를 포함한다. 제1 입력 노드(46A)는, 스위칭 제어 신호(CNTSW)가 제공되는, 스위칭 제어 신호 입력 노드(48)에 연결된다. 인버터들(44)은 스위칭 제어 신호 입력 노드(48)와 제2 입력 노드(46B) 사이에 직렬로 연결된다. 배타적-NOR 게이트(42)의 출력은, 가속 제어 신호(CNTACC)를 제공하는, 가속 제어 신호 출력 노드(50)에 연결된다. 지연된 스위칭 제어 신호 출력 노드(52)는 배타적-NOR 게이트(42)의 제2 입력 노드(46B)에 직접적으로 연결되지 않은 인버터들(44) 중 하나의 출력에 연결된다. 당업자는 도 6에 도시된 가속 제어 신호 생성 회로(34)가 단지 예시적인 것임을 알 것이다. 즉, 스위칭 제어 신호(CNTSW)로부터 가속 제어 신호(CNTACC) 및 지연된 스위칭 제어 신호(CNTSWD)를 생성하는 방법은 여러 가지가 있으며, 이들 모두가 본 명세서에서 고려된다.
도 7은 본 개시의 일 실시 예에 따른 스위칭 제어 신호(CNTSW), 가속 제어 신호(CNTACC) 및 지연된 스위칭 제어 신호(CNTSWD)에 대한 예시적인 파형을 도시한다. 도시된 바와 같이, 스위칭 제어 신호(CNTSW)가 로우(low)에서 하이(high)로 전환할 때, 가속 제어 신호(CNTACC)는 배타적-NOR 게이트(42)의 제1 입력 노드(46A)가 하이이고 제2 입력 노드(46B)가 로우이기 때문에 하이로부터 로우로 전환한다. 스위칭 제어 신호(CNTSW)의 상승 에지(rising edge)가 각각의 인버터들(44)을 통해 전파됨에 따라, 스위칭 제어 신호(CNTSW)는 반전되고 약간 지연된다. 스위칭 제어 신호(CNTSW)의 상승 에지가 지연된 스위칭 제어 신호 출력 노드(52)에 도달하면, 지연된 스위칭 제어 신호(CNTSWD)는 로우에서 하이로 전환된다. 스위칭 제어 신호(CNTSW)의 상승 에지와 지연된 스위칭 제어 신호(CNTSWD) 사이의 지연은 스위칭 제어 신호 입력 노드(48)와 지연된 스위칭 제어 신호 출력 노드(52) 사이의 인버터들(44)의 수에 의해 결정된다. 스위칭 제어 신호(CNTSW)의 상승 에지는 지연된 스위칭 제어 신호 출력 노드(52)와 배타적-NOR 게이트(42)의 제2 입력 노드(46B) 사이의 나머지 인버터들(44)을 통해 계속 전파되며, 가속 제어 신호(CNTACC)는 결국, 배타적-NOR 게이트(42)의 제1 입력 노드(46A) 및 제2 입력 노드(46B) 모두가 이 지점에서 하이이기 때문에, 로우에서 하이로 전환된다.
스위칭 제어 신호(CNTSW)가 하이로부터 로우로 전환될 때, 배타적-NOR 게이트(42)의 제1 입력 노드(46A)는 이제 로우 상태이고 반면 제2 입력 노드(46B)는 하이이기 때문에 가속 제어 신호(CNTACC)는 하이에서 로우로 전환된다. 스위칭 제어 신호(CNTSW)의 하강 에지(falling edge)는 인버터들(44)을 통해 지연된 스위칭 제어 신호 출력 노드(52)로 전파되어 지연된 스위칭 제어 신호(CNTSWD)를 하이에서 로우로 전환시킨다. 스위칭 제어 신호(CNTSW)의 하강 에지가 지연된 스위칭 제어 신호 출력 노드(52)와 배타적-NOR 게이트(42)의 제2 입력 노드(46B) 사이의 나머지 인버터들(44)을 통해 전파될 때, 배타적-NOR 게이트(42)의 제1 입력 노드(46A) 및 제2 입력 노드(46B)가 지금 모두 로우이기 때문에, 가속 제어 신호(CNTACC)는 로우에서 하이로 전환된다.
도 8은 본 개시의 일 실시 예에 따른 멀티-레벨 드라이버 회로(36)를 도시한다. 문맥 상, 바이패스 FET(32), 게이트 드라이버(40) 및 공통 저항(RC)이 또한 도시되어있다. 멀티-레벨 드라이버 회로(36)는 제1 멀티-레벨 드라이버 FET(54), 제2 멀티-레벨 드라이버 FET(56), 제1 서브-드라이버(58) 및 제2 서브-드라이버(60)를 포함한다. 제1 멀티-레벨 드라이버 FET(54)는 양의 전원 공급 전압(VPP)를 수신하도록 구성된 드레인(D), 멀티-레벨 드라이버 다이오드(62)의 애노드(A)에 연결된 소스(S), 및 제1 서브-드라이버(58)의 출력에 연결된 게이트(G)를 포함한다. 제1 서브-드라이버(58)의 입력은 가속 제어 신호 입력 노드(64)에 연결된다. 멀티-레벨 드라이버 다이오드(62)의 캐소드(C)는 멀티-레벨 드라이브 신호 출력 노드(66)에 연결된다. 제2 멀티-레벨 드라이버 FET(56)는 멀티-레벨 드라이브 신호 출력 노드(66)에 연결된 드레인(D), 제2 서브-드라이버(60)의 출력에 연결된 소스(S) 및 제1 서브-드라이버(58)의 출력에 연결된 게이트(G)를 포함한다. 제2 서브-드라이버(60)의 입력은 지연된 스위칭 제어 신호(CNTSWD)를 수신하도록 구성된다. 출력 저항(RO)은 멀티-레벨 드라이브 신호 출력 노드(66)와 바이패스 FET(32)의 게이트(G) 사이에 연결된다. 다수의 과전압 보호 다이오드들(68)은 바이패스 FET(32)의 게이트(G)와 게이트 드라이버(40)의 출력 사이에서 애노드(A)가 캐소드(C)와 연결된다.
일 실시 예에서, 제1 멀티-레벨 드라이버 FET(54)는 장치의 임계 전압보다 낮은 전압이 게이트(G)에 공급될 때 온 되고, 장치의 임계 전압보다 높은 전압이 게이트(G)에 공급될 때 턴 오프 되도록 구성된 p-채널 공핍 모드 금속-산화물 반도체 FET(MOSFET)이다. 제1 서브-드라이버(58)는 가속 제어 신호(CNTACC)에 기초하여 그 출력에서 양의 전원 공급 전압(VPP) 및 음의 전원 공급 전압(VNN) 중 하나를 제공하도록 구성될 수 있다. 구체적으로, 제1 서브-드라이버(58)는 가속 제어 신호(CNTACC)가 하이일 때, 그 출력에서 양의 전원 공급 전압(VPP)을 제공하고, 가속 제어 신호(CNTACC)가 로우일 때 그 출력에서 음의 전원 공급 전압(VNN)을 제공할 수 있다. 제2 멀티-레벨 드라이버 FET(56)는 장치의 임계 전압보다 낮은 전압이 게이트(G)에 공급될 때 오프 되고 장치의 임계 전압보다 높은 전압이 게이트(G)에 공급될 때 턴 온 되도록 구성된 n-채널 향상(enhancement) 모드 MOSFET일 수 있다. 제2 서브-드라이버(60)는 지연된 스위칭 제어 신호(CNTSWD)에 기초하여 음의 전원 공급 전압(VNN) 또는 접지 중 하나를 제2 멀티-레벨 드라이버 FET (56)의 소스(S)에 제공하도록 구성될 수 있다. 구체적으로, 제2 서브-드라이버(60)는 지연된 스위칭 제어 신호(CNTSWD)가 하이일 때 그 출력을 접지에 연결하고 지연된 스위칭 제어 신호(CNTSWD)가 로우일 때 그 출력에서 음의 전원 공급 전압(VNN)을 제공하도록 구성될 수 있다.
스위칭 제어 신호(CNTSW)가 로우이고 RF 스위칭 회로(20)가 정상-상태에 있을 때, 가속 제어 신호(CNTACC)는 하이이고 지연된 스위칭 제어 신호(CNTSWD)는 로우이다. 이들 제어 신호들에 응답하여, 제1 서브-드라이버(58)는 그 출력에서 양의 전원 공급 전압(VPP)을 제공하고, 제2 서브-드라이버(60)는 그 출력에서 음의 전원 공급 전압(VNN)을 제공한다. 따라서, 제1 멀티-레벨 드라이버 FET(54)는 오프(공핍 모드) 상태인 반면 제2 멀티-레벨 드라이버 FET(56)는 온(향상 모드) 상태이다. 따라서, 멀티-레벨 드라이브 신호 출력 노드(66)는, 도 4에 도시된 멀티-레벨 드라이브 신호(DRVML)의 제1 부분에 도시된 바와 같이, 음의 전원 공급 전압(VNN)에 연결되어 그곳에 유지된다. 스위칭 제어 신호(CNTSW)가 로우에서 하이로 전환될 때, 가속 제어 신호(CNTACC)는 하이로부터 로우로 전환된다. 따라서, 제1 서브-드라이버(58)는 그 출력에서 음의 전원 공급 전압(VNN)을 제공하여, 제1 멀티-레벨 드라이버 FET(54)를 턴 온 및 제2 멀티-레벨 드라이버 FET(56)를 턴 오프를 야기한다. 따라서, 멀티-레벨 드라이브 신호 출력 노드(66)는 제1 멀티-레벨 드라이버 FET(54)를 통해 VPP에 연결된다. 이 때 게이트 드라이브 신호(DRVG)는 여전히 음의 전원 공급 전압(VNN)에 있다. 큰 게이트-소스 또는 게이트-드레인 전압으로 바이패스 FET(32)에 과부하(overload)가 걸리는 것을 피하기 위해, 과전압 보호 다이오드들(68)은 멀티-레벨 드라이브 신호 출력 노드(66)에서의 전압을 제한한다. 일 실시 예에서, 과전압 보호 다이오드들(68)은 멀티-레벨 드라이브 신호 출력 노드(66)에서의 전압을 게이트 드라이브 신호(DRVG)의 전압보다 ~2.5V 높은 전압으로 제한한다.
당업자는 바이패스 FET(32)가 관련 게이트 커패시턴스를 갖는다는 것을 알 것이다. 지연된 스위칭 제어 신호(CNTSWD)가 로우에서 하이로 전환됨에 따라 게이트 드라이버(40)의 출력이 음의 전원 공급 전압(VNN)으로부터 양의 전원 공급 전압(VPP) 전환을 야기하여, 바이패스 FET(32)의 게이트 커패시턴스에 저장된 전하는 그 게이트(G) 및 멀티-레벨 드라이브 신호 출력 노드(66)가 양의 전원 공급 전압(VPP) 이상으로 플로팅(floating)되도록 한다. 멀티-레벨 드라이버 다이오드(62)는 바이패스 FET(32)의 게이트 커패시턴스에서 전하를 유지하기 위해 전류가 멀티-레벨 드라이브 신호 출력 노드(66)로 역류하는 것을 방지한다. 이는 도 4에 도시된 바와 같이 게이트 드라이브 신호(DRVG)와 멀티-레벨 드라이브 신호(DRVML) 사이의 헤드룸을 보장한다. 전술한 바와 같이, 이 헤드룸은 RF 스위칭 회로(20) 내의 FET들(24)이 오프에서 온으로 전환되는 동안 바이패스 FET(32)가 온 상태를 유지하는 것을 보장하여, 전환 동안 공통 저항(RC)를 바이패스 하여 스위칭 시간을 현저하게 향상시킨다.
지연된 스위칭 제어 신호(CNTSWD)의 로우에서 하이로의 전환은 또한 제2 서브-드라이버(60)로 하여금 그 출력을 접지에 연결하게 한다. 가속 제어 신호(CNTACC)가 로우에서 하이로 전환됨에 따라, 제1 서브-드라이버(58)는 그 출력에서 양의 전원 공급 전압(VPP)을 제공함으로써, 제1 멀티-레벨 드라이버 FET(54)를 턴 오프 시키고 제2 멀티-레벨 드라이버 FET(56)를 턴 온 시킨다. 따라서, 멀티-레벨 드라이브 신호 출력 노드(66)는 효과적으로 접지에 연결된다. RF 스위칭 회로(20) 내의 FET들(24)을 온에서 오프로 전환할 때 동일한 프로세스가 효과적으로 반전된다.
특히, 도 8에 도시된 멀티-레벨 드라이버 회로(36)는 단지 예시적인 것이다. 당업자는 멀티-레벨 드라이버 회로(36)의 기능이 임의의 수의 방식으로 구현될 수 있으며, 이들 모두가 본 명세서에서 고려될 수 있음을 알 수 있을 것이다. 일반적으로, 멀티-레벨 드라이버 회로(36)는 임의의 부가적인 차지 펌프를 사용하지 않고 양의 전원 공급 전압(VPP) 및 음의 전원 공급 전압(VNN)만을 사용하여 멀티-레벨 드라이브 신호(DRVML)를 생성할 수 있다. 그렇게 하기 위해, 멀티-레벨 드라이버 회로(36)는 바이패스 FET(32)의 내장된 게이트 커패시턴스를 이용한다. 그렇게 함으로써 단일 제어 신호를 사용하여 RF 스위칭 회로(20)의 스위칭 속도를 증가시킬 수 있는 군살 없고(lean) 단순한 회로가 가능해진다.
공통 저항(RC)을 바이패스 하는 것 이외에도, 본 개시의 원리는 또한, 도 9에 도시된 바와 같이, 하나 이상의 게이트 저항들(RG) 및/또는 하나 이상의 드레인-소스 바이어스 저항들(RDS)을 바이패스 하기 위해 사용될 수 있다. 당업자는 RF 스위칭 회로(20)가 FET들(24) 각각의 드레인(D)과 소스(S) 사이에 드레인-소스 바이어스 저항들(RDS)을 포함할 수 있다는 것을 이해할 것이다. 추가적인 바이패스 FET들(70)이 하나 이상의 이들 드레인-소스 바이어스 저항들(RDS) 및/또는 하나 이상의 게이트 저항들(RG)을 바이패스 하기 위해 제공될 수 있다. 동일한 멀티-레벨 드라이브 신호(DRVML)는 이들 추가적인 바이패스 FET들(70) 각각에 대해 사용될 수 있거나, 또는 추가적인 멀티-레벨 드라이브 신호들(DRVML)은 본 개시 내용 전반에 걸쳐 기술된 원리들을 사용하여 이들 추가적인 바이패스 FET들(70)에 대한 개별적 또는 그룹 기반으로 생성될 수 있다.
당업자는 본 개시의 바람직한 실시 예들에 대한 개선 및 수정을 인식할 것이다. 이러한 모든 개선 및 수정은 본원에 개시된 개념 및 다음의 청구 범위의 범주 내에서 고려된다.

Claims (20)

  1. 무선 주파수(radio frequency, RF) 스위칭 회로에 있어서,
    ·입력 노드, 출력 노드, 및 게이트 드라이브 노드;
    ·상기 입력 노드, 상기 출력 노드, 및 상기 게이트 드라이브 노드 사이에 연결되어, 복수의 전계-효과 트랜지스터들(FETs) 각각의 게이트 접촉부(gate contact)가 공통 저항을 통해 상기 게이트 드라이브 노드에 연결되도록 하는 복수의 FET들 - 상기 복수의 FET들은:
    ·상기 게이트 드라이브 노드에서의 게이트 드라이브 신호가 양의 전원 공급 전압에서 제공될 때 턴 온(turn on) 되어 상기 입력 노드와 상기 출력 노드 사이에 저 임피던스 경로를 제공하고;
    ·상기 게이트 드라이브 신호가 음의 전원 공급 전압에서 제공될 때 턴 오프(turn off) 되어 상기 입력 노드와 상기 출력 노드 사이에 고 임피던스 경로를 제공하도록 구성되고, 상기 고 임피던스 경로는 상기 저 임피던스 경로보다 높은 임피던스를 가짐 -; 및
    ·스위치 가속 회로(switch acceleration circuitry) - 상기 스위치 가속 회로는:
    ·멀티-레벨 드라이브 신호에 응답하여 상기 공통 저항을 선택적으로 바이패스 하도록 구성된 바이패스 FET;
    ·디지털 스위칭 제어 신호를 수신하고 지연된 디지털 스위칭 제어 신호 및 디지털 가속 제어 신호를 제공하도록 구성된 가속 제어 신호 생성 회로 - 상기 지연된 디지털 스위칭 제어 신호는 상기 게이트 드라이브 신호를 생성하는데 사용되고 상기 디지털 가속 제어 신호는 상기 멀티-레벨 드라이브 신호를 생성하는데 사용됨 -; 및
    ·상기 양의 전원 공급 전압보다 높은 과전압(overvoltage)에서 상기 멀티-레벨 드라이브 신호를 제공하기 위해 상기 바이패스 FET의 기생 게이트 커패시턴스를 사용하도록 구성된 멀티-레벨 드라이버 회로를 포함함 -
    를 포함하고,
    상기 멀티-레벨 드라이버 회로는 상기 바이패스 FET의 기생 게이트 커패시턴스에 의해 저장된 전하를 유지하기 위해 상기 바이패스 FET의 게이트에 연결되는 캐소드를 갖는 멀티-레벨 드라이버 다이오드를 포함하고, 상기 멀티-레벨 드라이버 회로는:
    ·상기 디지털 가속 제어 신호를 수신하고 제1 서브-드라이버 출력 노드에서 양의 전원 공급 전압과 음의 전원 공급 전압 중 하나를 제공하도록 구성된 제1 서브-드라이버;
    ·상기 지연된 디지털 스위칭 제어 신호를 수신하고 제2 서브-드라이버 출력 노드에서 접지와 상기 음의 전원 공급 전압 중 하나를 제공하도록 구성된 제2 서브-드라이버;
    ·양의 전원 공급 전압 노드, 상기 멀티-레벨 드라이버 다이오드의 애노드, 및 상기 제1 서브-드라이버 출력 노드 사이에 연결되고, 선택적으로, 상기 제1 서브-드라이버 출력 노드에서 상기 음의 전원 공급 전압이 제공될 때 상기 양의 전원 공급 전압 노드와 상기 멀티-레벨 드라이버 다이오드의 애노드 사이에 저 임피던스 경로를 제공하고, 상기 양의 전원 공급 전압이 상기 제1 서브-드라이버 출력 노드에서 제공될 때 상기 양의 전원 공급 전압 노드와 상기 멀티-레벨 드라이버 다이오드의 애노드 사이에 고 임피던스 경로를 제공하도록 구성된 제1 멀티-레벨 드라이버 FET;
    ·상기 멀티-레벨 드라이버 다이오드의 캐소드에 연결된 멀티-레벨 드라이브 신호 출력 노드; 및
    ·상기 멀티-레벨 드라이브 신호 출력 노드, 상기 제2 서브-드라이버 출력 노드, 및 상기 제1 서브-드라이버 출력 노드 사이에 연결되고, 선택적으로, 상기 제1 서브-드라이버 출력 노드에서 상기 양의 전원 공급 전압이 제공될 때 상기 멀티-레벨 드라이브 신호 출력 노드와 상기 제2 서브-드라이버 출력 노드 사이에 저 임피던스 경로를 제공하고, 상기 제1 서브-드라이버 출력 노드에서 상기 음의 전원 공급 전압이 제공될 때 상기 멀티-레벨 드라이브 신호 출력 노드와 상기 제2 서브-드라이버 출력 노드 사이에 고 임피던스 경로를 제공하도록 구성된 제2 멀티-레벨 드라이버 FET를 포함하는, RF 스위칭 회로.
  2. 청구항 1에 있어서, 상기 멀티-레벨 드라이버 회로는, 상기 복수의 FET들이 상태들(states) 사이에서 전환되는 경우 상기 바이패스 FET가 상기 공통 저항을 바이패스하고, 상기 복수의 FET들의 정상 상태 동안 상기 바이패스 FET가 상기 공통 저항을 바이패스하지 않도록 구성된, RF 스위칭 회로.
  3. 청구항 1에 있어서, 상기 복수의 FET들은 상기 입력 노드와 상기 출력 노드 사이에서 직렬로 연결된, RF 스위칭 회로.
  4. 청구항 3에 있어서, 상기 복수의 FET들은 상기 입력 노드와 상기 출력 노드 사이에서 직렬로 연결되어, 상기 복수의 FET들 중 첫 번째 FET의 드레인 접촉부는 상기 입력 노드에 연결되고, 상기 복수의 FET들 중 마지막 FET의 소스 접촉부는 상기 출력 노드에 연결되고, 상기 나머지 FET들은 상기 복수의 FET들 중 상기 첫 번째 FET와 상기 복수의 FET들 중 상기 마지막 FET 사이에서 드레인이 소스에 연결된, RF 스위칭 회로.
  5. 청구항 1에 있어서, 상기 복수의 FET들의 각각의 인접한 FET 쌍의 게이트 접촉부 사이에 각각 연결된 복수의 게이트 저항들을 더 포함하는, RF 스위칭 회로.
  6. 청구항 5에 있어서, 상기 스위치 가속 회로는 상기 멀티-레벨 드라이브 신호에 응답하여 상기 복수의 게이트 저항들 중 하나를 선택적으로 바이패스 하도록 구성된 추가적인 바이패스 FET를 더 포함하는, RF 스위칭 회로.
  7. 청구항 6에 있어서, 상기 복수의 FET들 각각의 드레인 접촉부 및 소스 접촉부 사이에 연결된 복수의 드레인-소스 바이어스 저항들을 더 포함하는, RF 스위칭 회로.
  8. 청구항 7에 있어서, 상기 스위치 가속 회로는 상기 멀티-레벨 드라이브 신호에 응답하여 상기 복수의 드레인-소스 바이어스 저항들 중 하나를 선택적으로 바이패스 하도록 구성된 제2의 추가적인 바이패스 FET를 더 포함하는, RF 스위칭 회로.
  9. 청구항 1에 있어서, 상기 복수의 FET들 각각의 드레인 접촉부 및 소스 접촉부 사이에 연결된 복수의 드레인-소스 바이어스 저항들을 더 포함하는, RF 스위칭 회로.
  10. 청구항 9에 있어서, 상기 스위치 가속 회로는 상기 멀티-레벨 드라이브 신호에 응답하여 상기 복수의 드레인-소스 바이어스 저항들 중 하나를 선택적으로 바이패스 하도록 구성된 추가적인 바이패스 FET를 더 포함하는, RF 스위칭 회로.
  11. 청구항 1에 있어서, 상기 바이패스 FET는 상기 게이트 드라이브 노드에 연결된 드레인 접촉부, 상기 복수의 FET들 중 하나의 게이트 접촉부에 연결된 소스 접촉부, 및 상기 멀티-레벨 드라이버 회로에 연결된 게이트 접촉부를 포함하는, RF 스위칭 회로.
  12. 청구항 1에 있어서, 상기 게이트 드라이브 노드에 연결된 게이트 드라이버를 더 포함하고, 상기 게이트 드라이버는 상기 가속 제어 신호 생성 회로로부터 상기 지연된 디지털 스위칭 제어 신호를 수신하고 상기 지연된 디지털 스위칭 제어 신호에 기초하여 상기 게이트 드라이브 노드에 상기 게이트 드라이브 신호를 제공하도록 구성된, RF 스위칭 회로.
  13. 청구항 1에 있어서, 상기 멀티-레벨 드라이버 회로는 상기 멀티-레벨 드라이브 신호 출력 노드와 상기 게이트 드라이브 노드 사이에 연결된 복수의 과전압 다이오드들을 더 포함하는, RF 스위칭 회로.
  14. 청구항 1에 있어서, 상기 가속 제어 신호 생성 회로는:
    ·상기 디지털 스위칭 제어 신호를 수신하도록 구성된 스위칭 제어 신호 입력 노드;
    ·상기 스위칭 제어 신호 입력 노드에 연결된 제1 입력 및 제2 입력을 포함하는 배타적-NOR 게이트;
    ·상기 스위칭 제어 신호 입력 노드와 상기 배타적-NOR 게이트의 상기 제2 입력 사이에 연결된 복수의 인버터들;
    ·상기 배타적-NOR 게이트의 출력에 연결되고 상기 디지털 가속 제어 신호를 출력하도록 구성된 가속 제어 신호 출력 노드; 및
    ·상기 복수의 인버터들 중 하나의 출력에 연결되지만 상기 배타적-NOR 게이트의 상기 제2 입력에 직접적으로 연결되지 않고 상기 지연된 디지털 스위칭 제어 신호를 출력하도록 구성된 지연된 스위칭 제어 신호 출력 노드를 포함하는, RF 스위칭 회로.
  15. 청구항 14에 있어서, 상기 멀티-레벨 드라이버 회로는 상기 멀티-레벨 드라이브 신호 출력 노드와 상기 게이트 드라이브 노드 사이에 연결된 복수의 과전압 다이오드들을 더 포함하는, RF 스위칭 회로.
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