JP2018050129A - 受信回路、無線通信モジュール、無線通信装置 - Google Patents
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Abstract
Description
図1は、第1実施形態による通信装置1の送受信部の構成例を示した図である。通信装置1は、高周波信号を送受信する電気機器であり、例えば、携帯電話、スマートフォン、無線タブレット、無線ルータなどの移動体通信端末、あるいは、無線基地局、無線アクセスポイントに適用してよい。
次に、受信回路R1の入力ポートPin_nと増幅回路LNA1間の挿入損失IL(Insertion Loss)について説明する。一般に、SPnTスイッチ等のような多ポートスイッチの挿入損失ILは、受信信号の周波数に依存し、かつ、入力ポートPin_1〜Pin_nに接続されているスルー素子群のオン抵抗Ronおよびオフ容量Coffによって主に決定される。式1は、挿入損失IL(dB)の近似式である。
IL=|10log10{(1+Ron/2Z0)2+[(Z0+Ron)/2XC]2}|(式1)
XC=1/(2π・f・Coff) (式2)
Ron_G=p1・Ron0/Wg1 (式3)
Coff_G=(n1−1)・Coff0・Wg1/p1+Coff0・Wg2/p2 (式4)
(Wg2/p2)/(Wg1/p1)≦(n1−1) (式5)
尚、ゲインモードにおける入力ポートPin_nと増幅回路LNAの挿入損失ILを低減させると、Ron・Coff積が一定であることから、バイパスモードにおける入力ポートPin_nと出力ポートPout間の挿入損失が上昇する。この場合、受信回路R1の入力インピーダンスがバイパスモードにおいて整合しなくなるおそれがある。この場合、ゲインモードにおける挿入損失ILとインピーダンス整合とのトレードオフとなるが、挿入損失ILを優先するか、あるいは、インピーダンス整合を優先するかは、実際の使用形態によって決定すればよい。
図7は、第2実施形態による受信回路R1の構成を示す図である。受信回路R2〜R4の構成も受信回路R1の構成と同様でよい。尚、受信回路R1〜R4は、図2に示す受信回路および図7に示す受信回路のいずれか一方でよく、任意に組み合わせてもよい。
図11は、第3実施形態による受信回路R1の構成を示す図である。受信回路R2〜R4の構成も受信回路R1の構成と同様でよい。
図12は、第4実施形態による受信回路R1の構成を示す図である。受信回路R2〜R4の構成も受信回路R1の構成と同様でよい。
図13は、第5実施形態による第1スイッチ回路SW1または第2スイッチ回路SW2の構成例を示す図である。第1および第2スイッチ回路SW1、SW2の構成は同一でよい。従って、ここでは、第1スイッチ回路SW1の構成について説明し、第2スイッチ回路SW2の構成の説明は省略する。勿論、第1および第2スイッチ回路SW1、SW2のいずれか一方が図13の構成を有し、他方が図5の構成を有してもよい。
図15は、第6実施形態による第1スイッチ回路SW1または第2スイッチ回路SW2の構成例を示す図である。第1および第2スイッチ回路SW1、SW2の構成は同一でよい。従って、ここでは、第1スイッチ回路SW1の構成について説明し、第2スイッチ回路SW2の構成の説明は省略する。勿論、第1および第2スイッチ回路SW1、SW2のいずれか一方が図15の構成を有し、他方が図5または図13の構成を有してもよい。
図17は、第7実施形態による第1スイッチ回路SW1または第2スイッチ回路SW2の構成例を示す図である。第1および第2スイッチ回路SW1、SW2の構成は同一でよい。従って、ここでは、第1スイッチ回路SW1の構成について説明し、第2スイッチ回路SW2の構成の説明は省略する。勿論、第1および第2スイッチ回路SW1、SW2のいずれか一方が図17の構成を有し、他方が図5、図13または図15の構成を有してもよい。
図19は、第8実施形態に従った無線通信モジュールMDLの構成例を示す図である。無線通信モジュールMDLは、増幅回路LNA1と、第1スイッチ回路SW1と、第2スイッチ回路SW2と、スイッチ回路SW_TR1と、制御回路CNTと、インピーダンス整合回路IMP_MCと、フィルタ回路(BPF(Band Pass Filter))FLT_R1と、を1つのモジュールとして備えている。無線通信モジュールMDL(以下、単に、モジュールMDLともいう)のうち、破線枠で示す増幅回路LNA1、第1スイッチ回路SW1、第2スイッチ回路SW2、スイッチ回路SW_TR1および制御回路CNTは、同一半導体基板(例えば、SOI(Semiconductor On Insulator)基板)上に構成され、1つの半導体チップとして構成されている。
Claims (10)
- 受信信号を増幅して第1出力部へ出力する第1増幅部と、
複数の入力部と前記第1増幅部との間に設けられ、前記複数の入力部のいずれかを前記第1増幅部へ接続する第1スイッチ部と、
前記複数の入力部と前記第1出力部との間に設けられ、前記複数の入力部のいずれかを前記第1出力部へ接続する第2スイッチ部と、
前記第1スイッチ部と前記第1増幅部との間または前記入力部と前記第1スイッチ部との間に設けられたインピーダンス整合部と、
前記第1および第2スイッチ部を制御する制御部とを備えた受信回路。 - 前記第1スイッチ部は、直列に接続された複数のFETを含む第1スルー素子群と、直列に接続された複数のFETを含む第2スルー素子群とを備え、
前記第1スルー素子群は、前記複数の入力部のうち第1入力部と前記第1増幅部との間に設けられており、
前記第2スルー素子群は、前記複数の入力部のうち第2入力部と前記第1増幅部との間に設けられており、
前記第2スイッチ部は、直列に接続された複数のFETを含む第3スルー素子群と、直列に接続された複数のFETを含む第4スルー素子群とを備え、
前記第3スルー素子群は、前記第1入力部と前記第1出力部との間に設けられており、
前記第4スルー素子群は、前記第2入力部と前記第1出力部との間に設けられている、請求項1に記載の受信回路。 - 前記第1スイッチ部に接続される前記入力部の個数をn1(n1≧2)とし、とし、前記第1および第2スルー素子群に含まれるFETのゲート幅をWg1とし、前記第3および第4スルー素子群に含まれるFETのゲート幅をWg2とし、前記第1および第2スルー素子群のそれぞれに含まれるFET数をp1とし、前記第3および第4スルー素子群のそれぞれに含まれるFET数をp2とした場合、
(Wg2/p2)/(Wg1/p1)≦(n1−1)
を満たす、請求項2に記載の受信回路。 - 前記第1および第2スルー素子群のそれぞれに含まれるFET数をp1とし、前記第3および第4スルー素子群のそれぞれに含まれるFET数をp2とした場合、
p2≧p1
を満たす、請求項2または請求項3に記載の受信回路。 - 前記受信信号を増幅して前記第1出力部から出力する第1モードにおいて、前記第1スイッチ部は前記複数の入力部のいずれかを前記第1増幅部へ接続し、前記第2スイッチ部は前記複数の入力部と前記第1出力部との間を遮断し、
前記受信信号を増幅せずに前記第1出力部から出力する第2モードにおいて、前記第2スイッチ部は前記複数の入力部のいずれかを前記第1出力部へ接続し、前記第1スイッチ部は前記複数の入力部と前記第1増幅部との間を遮断する、請求項1から請求項4のいずれか一項に記載の受信回路。 - 前記増幅部と前記第1出力部との間に設けられた第3スイッチ部をさらに備え、
前記第3スイッチ部は、前記第1モードにおいて前記第1増幅部と前記第1出力部とを接続し、前記第2モードにおいて前記第1増幅部と前記第1出力部とを遮断する、請求項5に記載の受信回路。 - 前記第1スイッチ部は、前記第1スルー素子群の一端のノードまたは前記第1スルー素子群の前記複数のFET間のいずれかの第1ノードと基準電圧源との間に直列に接続された複数のFETを含む第1シャント素子群と、前記第2スルー素子群の一端のノードまたは前記第2スルー素子群の前記複数のFET間のいずれかの第2ノードと前記基準電圧源との間に直列に接続された複数のFETを含む第2シャント素子群とをさらに備え、
前記第2スイッチ部は、前記第3スルー素子群の一端のノードまたは前記第3スルー素子群の前記複数のFET間のいずれかの第3ノードと前記基準電圧源との間に直列に接続された複数のFETを含む第3シャント素子群と、前記第4スルー素子群の一端のノードまたは前記第4スルー素子群の前記複数のFET間のいずれかの第4ノードと前記基準電圧源との間に直列に接続された複数のFETを含む第4シャント素子群とをさらに備えている、請求項2から請求項6のいずれか一項に記載の受信回路。 - 前記第1スイッチ部と前記第1増幅部との間の第5ノードと前記基準電圧源との間に直列に接続された複数のFETを含む第5シャント素子群と、
前記第2スイッチ部と前記第1出力部との間の第6ノードと前記基準電圧源との間に直列に接続された複数のFETを含む第6シャント素子群と、
のいずれか一方または両方をさらに備えた、請求項2から請求項7のいずれか一項に記載の受信回路。 - 前記第1増幅部、前記第1スイッチ部および前記第2スイッチ部は、同一SOI基板上に設けられている、請求項1から請求項8のいずれか一項に記載の受信回路。
- 請求項1から請求項9のいずれかに一項記載された受信回路を備えた無線通信モジュール。
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