JP2007214825A - 半導体スイッチ集積回路 - Google Patents
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Abstract
【解決手段】
第1の高周波入出力端子1、第3の電界効果トランジスタ13と第1のコンデンサ41の相互の接続点、及び、第6の電界効果トランジスタ16と第2のコンデンサ42の接続点に、高抵抗素子27、28、29をそれぞれ介して外部から電源電圧が印加される一方、第1、第2、第4、及び、第5の電界効果トランジスタ11、12、14、15のドレイン・ソース間に、高抵抗素子30、31、32、33が接続されて、バイアスラインを直接に介することなくドレイン、ソース電位が確定できるようになっている。
【選択図】図1
Description
この半導体スイッチ集積回路は、第1乃至第3の高周波入出力端子61〜63を有し、第1の高周波入出力端子61と第2の高周波入出力端子62との間、又は、第1の高周波入出力端子61と第3の高周波入出力端子63との間のいずれか一方を選択的に導通状態とできるよう構成されたものである。
なお、上述のような従来回路としては、例えば、特許文献1等に開示されたものがある。
すなわち、まず、第1の高周波入出力端子61へ高周波信号を印加すると、大部分の入力高周波信号は導通状態の第2の高周波入出力端子62へ出力されるが、第1の高周波入出力端子61に接続されている高抵抗素子R7及び寄生容量C3や、第2の高周波入出力端子62に接続されている高抵抗素子R18及び寄生容量C4、第1と第2のFETQ1,Q2の相互の接続点に接続されている高抵抗素子R16及び寄生容量C8を介して入力された高周波信号の一部がバイアスラインへ漏洩してくることとなる。
このような高抵抗素子や寄生容量による信号漏洩は、バイアスラインに接続される高抵抗素子が通常、数10kΩから100kΩ程度の高い抵抗値のものが用いられることや、寄生容量値が数fFから数10fF程度と比較的微少であることから、20dB〜30dB程度のアイソレーション特性を有する半導体スイッチ集積回路ではさほどに問題となるものではない。
ところが、このようなレアウトを行うことは、チップ上に部品配置に使用されないスペースを多く確保しなければならず、チップサイズを増大させることとなるため、チップコストの増加を招き、パッケージの小型化をより困難なものとする等の不都合を生ずる。
しかしながら、半導体集積回路内にバイパスキャパシタを作製する場合に実現できる容量値は、サイズなどの制限があることから数pF程度となる。例えば、1pFのキャパシタをバイパスキャパシタとして用いた場合、1GHzでのインピーダンスは、大凡160Ω程となるが、この値は、通常、バイアスラインに接続される高抵抗素子が数10kΩであることや、カップリング容量として数10fF程度を想定した際のインピーダンスと比較すると、2桁程度のインピーダンス差しかなく、高アイソレーションを特徴とする半導体スイッチ集積回路のバイパスキャパシタとして充分な値であるとは言い難い。
第1の高周波入出力端子と第2の高周波入出力端子間に第1及び第2の電界効果トランジスタが直列接続されて設けられ、前記第1の電界効果トランジスタと第2の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第3の電界効果トランジスタ及び第1のコンデンサが直列接続されて設けられ、
前記第1の高周波入出力端子と第3の高周波入出力端子間に第4及び第5の電界効果トランジスタが直列接続されて設けられ、前記第4の電界効果トランジスタと第5の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第6の電界効果トランジスタ及び第2のコンデンサが直列接続されて設けられ、
前記第1、第2及び第6の電界効果トランジスタのゲートに抵抗素子を介して第1の制御電圧が、また、前記第3、第4及び第5の電界効果トランジスタのゲートに抵抗素子を介して第2の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第1の高周波入出力端子、前記第3の電界効果トランジスタと前記第1のコンデンサの相互の接続点、及び、前記第6の電界効果トランジスタと前記第2のコンデンサの接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第1、第2、第4、及び、第5の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなるものである。
また、上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
第1の高周波入出力端子と第2の高周波入出力端子間に第1及び第2の電界効果トランジスタが直列接続されて設けられ、前記第1の電界効果トランジスタと第2の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第3の電界効果トランジスタ及び第1のコンデンサが直列接続されて設けられ、
前記第1の高周波入出力端子と第3の高周波入出力端子間に第4及び第5の電界効果トランジスタが直列接続されて設けられ、前記第4の電界効果トランジスタと第5の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第6の電界効果トランジスタ及び第2のコンデンサが直列接続されて設けられ、
前記第1、第2及び第6の電界効果トランジスタのゲートに抵抗素子を介して第1の制御電圧が、また、前記第3、第4及び第5の電界効果トランジスタのゲートに抵抗素子を介して第2の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって
前記第1の高周波入出力端子、前記第2の高周波入出力端子、前記第3の高周波入出力端子、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタの相互の接続点、前記第3の電界効果トランジスタと前記第1のコンデンサの相互の接続点、前記第4の電界効果トランジスタと前記第5の電界効果トランジスタの相互の接続点、及び、前記第6の電界効果トランジスタと前記第2のコンデンサの相互の接続点のいずれか一箇所、又は、複数箇所に高抵抗素子を介して電源電圧が印加可能とされる一方、
前記第1乃至第6の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなるものも好適である。
さらに、上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
第1の高周波入出力端子と第2の高周波入出力端子間に第1及び第2の電界効果トランジスタが直列接続されて設けられ、前記第1の電界効果トランジスタと第2の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第3の電界効果トランジスタ及び第1のコンデンサが直列接続されて設けられ、
前記第1の高周波入出力端子と第3の高周波入出力端子間に第4及び第5の電界効果トランジスタが直列接続されて設けられ、前記第4の電界効果トランジスタと第5の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第6の電界効果トランジスタ及び第2のコンデンサが直列接続されて設けられ、
前記第1、第2及び第6の電界効果トランジスタのゲートに抵抗素子を介して第1の制御電圧が、また、前記第3、第4及び第5の電界効果トランジスタのゲートに抵抗素子を介して第2の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第1の高周波入出力端子、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタの相互の接続点、前記第3の電界効果トランジスタと前記第1のコンデンサの相互の接続点、前記第4の電界効果トランジスタと前記第5の電界効果トランジスタの相互の接続点、及び、前記第6の電界効果トランジスタと前記第2のコンデンサの相互の接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第2及び第5の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなるものも好適である。
また、請求項2記載の回路構成とすることにより、半導体スイッチ集積回路内への高抵抗素子を介したバイアスラインの接続点は一箇所となり、請求項1記載の回路と同様な動作原理により、バイアスラインを介した遮断状態にある高周波入出力端子への信号漏洩を防ぎつつ、半導体スイッチ集積回路を構成する全ての電界効果トランジスタのドレイン、ソース電位を確定することができ、高アイソレーション特性の維持と共に安定したスイッチング動作を確保することができる。
さらに、請求項3記載の回路構成とすることにより、従来回路に簡易な変更を施すことにより、請求項1記載の回路と同様の作用、動作が実現でき、それによって、高アイソレーション特性を達成しつつ、安定したスイッチング動作を確保することができる。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の第1の構成例について、図1を参照しつつ説明する。
この第1の構成例における半導体スイッチ集積回路は、第1乃至第6の電界効果トランジスタ(図1においては、それぞれ「Q1」、「Q2」、「Q3」、「Q4」、「Q5」、「Q6」と表記)11〜16を主たる構成要素とすると共に、第1乃至第3の高周波入出力端子1〜3有し、第1の高周波入出力端子1と第2の高周波入出力端子2との間、又は、第1の高周波入出力端子1と第3の高周波入出力端子3との間のいずれか一方を選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。すなわち、この第1の構成例は、SPDT(Single Pole Double Throw)スイッチが構成されたものである。
なお、これら第1乃至第6の抵抗素子21〜26は、それぞれの一端が接続するFETのドレインあるいはソースに印加される高周波信号が、ゲートを経由して漏洩することによる特性劣化を防止するため、通常、高抵抗素子が用いられる。
これら第10乃至13の抵抗素子30〜33は、高周波信号漏洩による特性劣化を防止するため、高抵抗素子が用いられるが、第1乃至第4のFET11〜14の遮断特性を維持できる程度の抵抗値として10kΩ〜数10kΩ程度に設定されるのが好適である。
なお、第7乃至第9の抵抗素子27〜29には、高抵抗素子が用いられている。
最初に、第1、第2の高周波入出力端子1、2間を導通状態として第1の高周波入出力端子1に印加された高周波信号を第2の高周波入出力端子2に出力させる一方、第1、第3の高周波入出力端子1、3間を遮断状態とする場合、まず、電源端子6には、所定のバイアス電圧(基準電圧)を印加する。
また、第1の制御端子4には、電源端子6に印加されたバイアス電圧と同一か、あるいはそれよりも高い電圧を印加する一方、第2の制御端子5には、第1の制御端子4に印加した電圧よりも低く、かつ、電源端子6のバイアス電圧と同一か、あるいはそれより低い電圧を印加する。
そして、第1の制御端子4と第2の制御端子5に印加された電圧の差がこの半導体スイッチ集積回路を構成する第1乃至第6のFET11〜16のピンチオフ電圧以上であれば、第1、第2及び第6のFET11,12,16はドレイン・ソース間が遮断状態となる一方、第3、第4及び第5のFET13,14,15のドレイン・ソース間は導通状態となる。その結果、第1の高周波入出力端子1に印加された高周波信号は第3の高周波入出力端子3から出力されることとなる。
前提として、第1、第2の高周波入出力端子1、2間が導通状態であり、第1、第3の高周波入出力端子1、3間が遮断状態にあるとすると、この場合、本来の信号通過経路以外に高周波信号が漏洩してゆく可能性のある主たる箇所としては、次の3つの箇所が考えられる。
すなわち、(1)遮断状態の第3のFET13のドレイン・ソース間、(2)遮断状態の第4のFET14のドレイン・ソース間、(3)第7の抵抗素子27及び第7の抵抗素子27の両端間に等価的に生ずる高周波信号通過経路とバイアスライン間に発生する寄生容量である第3のコンデンサ43を介した経路、を挙げることができる。なお、(2)の経路において、第12の抵抗素子32を介した信号漏洩も含まれる。
それ故、半導体スイッチ集積回路の最大の特長であるアイソレーション特性の劣化を生じさせることなくチップサイズの小型化が可能となり、コストダウンや、より小さなパッケージへのチップ搭載が実現できることとなる。
まず、同図において横軸は、使用周波数を、縦軸はアイソレーションの大きさを、それぞれ示している。
同図において、実線の特性線は、本発明の実施例における半導体スイッチ集積回路の使用周波数の変化に対するアイソレーションの変化を示し、点線の特性線は、従来回路における同様な特性を示すものである。
この第2の構成例においては、第3のFET13のドレイン・ソース間に、第14の抵抗素子34が、第6のFET16のドレイン・ソース間に、第15の抵抗素子35が、それぞれ接続されたものとなっている。なお、これら第14及び第15の抵抗素子34,35は、第3及び第6のFET13,16の遮断特性を維持できる程度の高抵抗素子が用いられている。
一方、図1に示された第1の構成例における第8及び第9の抵抗素子28,29は、この第2の構成例においては省略されたものとなっている。
なお、この第2の構成例においては、電源端子6に印加されるバイアス電圧が第7の抵抗素子27を介して第1の高周波入出力端子1に印加されるように構成されているが、必ずしもこのような構成に限定される必要はない。すなわち、第1の高周波入出力端子1に代えて、第2の高周波入出力端子2、第3の高周波入出力端子3、FET1〜6のドレイン、又は、ソースのいずれか一箇所、又は、複数箇所にバイアス電圧が印加されるよう構成してもよい。
この第3の構成例は、第1の構成例の回路において、さらに、電源端子6と第3のFET13のドレイン(又はソース)との間に第16の抵抗素子36を、また、電源端子6と第6のFET16のドレイン(又はソース)との間に第17の抵抗素子37を、それぞれ接続して設ける一方、第1のFET11のドレイン・ソース間を接続する第10の抵抗素子30と、第4のFET14のドレイン・ソース間を接続する第12の抵抗素子32が省略された構成となっているものである。
この第3の構成例においては、レイアウトの都合上、全てのFETのドレイン・ソース間に高抵抗素子を接続するのが困難な場合などに好都合の回路である。すなわち、この第3の構成例における回路は、例えば、図5に示された従来回路と比較すると、図5における高抵抗素子R18,R19を削除する一方、第2のFET12のドレイン・ソース間を接続する第11の抵抗素子31及び第5のFET15のドレイン・ソース間を接続する第13の抵抗素子33を増設した構成となっており、従来回路に比較的小さな変更を加えることで、バイアスラインを介したアイソレーション劣化の防止に関して、上述したように従来回路と比較して格段の作用、効果を奏するものである。
2…第2の高周波入出力端子
3…第3の高周波入出力端子
4…第1の制御端子
5…第1の制御端子
11〜16…第1〜第6のFET
Claims (3)
- 第1の高周波入出力端子と第2の高周波入出力端子間に第1及び第2の電界効果トランジスタが直列接続されて設けられ、前記第1の電界効果トランジスタと第2の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第3の電界効果トランジスタ及び第1のコンデンサが直列接続されて設けられ、
前記第1の高周波入出力端子と第3の高周波入出力端子間に第4及び第5の電界効果トランジスタが直列接続されて設けられ、前記第4の電界効果トランジスタと第5の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第6の電界効果トランジスタ及び第2のコンデンサが直列接続されて設けられ、
前記第1、第2及び第6の電界効果トランジスタのゲートに抵抗素子を介して第1の制御電圧が、また、前記第3、第4及び第5の電界効果トランジスタのゲートに抵抗素子を介して第2の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第1の高周波入出力端子、前記第3の電界効果トランジスタと前記第1のコンデンサの相互の接続点、及び、前記第6の電界効果トランジスタと前記第2のコンデンサの接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第1、第2、第4、及び、第5の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなることを特徴とする半導体スイッチ集積回路。 - 第1の高周波入出力端子と第2の高周波入出力端子間に第1及び第2の電界効果トランジスタが直列接続されて設けられ、前記第1の電界効果トランジスタと第2の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第3の電界効果トランジスタ及び第1のコンデンサが直列接続されて設けられ、
前記第1の高周波入出力端子と第3の高周波入出力端子間に第4及び第5の電界効果トランジスタが直列接続されて設けられ、前記第4の電界効果トランジスタと第5の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第6の電界効果トランジスタ及び第2のコンデンサが直列接続されて設けられ、
前記第1、第2及び第6の電界効果トランジスタのゲートに抵抗素子を介して第1の制御電圧が、また、前記第3、第4及び第5の電界効果トランジスタのゲートに抵抗素子を介して第2の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって
前記第1の高周波入出力端子、前記第2の高周波入出力端子、前記第3の高周波入出力端子、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタの相互の接続点、前記第3の電界効果トランジスタと前記第1のコンデンサの相互の接続点、前記第4の電界効果トランジスタと前記第5の電界効果トランジスタの相互の接続点、及び、前記第6の電界効果トランジスタと前記第2のコンデンサの相互の接続点のいずれか一箇所、又は、複数箇所に高抵抗素子を介して電源電圧が印加可能とされる一方、
前記第1乃至第6の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなることを特徴とする半導体スイッチ集積回路。 - 第1の高周波入出力端子と第2の高周波入出力端子間に第1及び第2の電界効果トランジスタが直列接続されて設けられ、前記第1の電界効果トランジスタと第2の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第3の電界効果トランジスタ及び第1のコンデンサが直列接続されて設けられ、
前記第1の高周波入出力端子と第3の高周波入出力端子間に第4及び第5の電界効果トランジスタが直列接続されて設けられ、前記第4の電界効果トランジスタと第5の電界効果トランジスタの相互の接続点とグランドとの間に、前記相互の接続点側から順に第6の電界効果トランジスタ及び第2のコンデンサが直列接続されて設けられ、
前記第1、第2及び第6の電界効果トランジスタのゲートに抵抗素子を介して第1の制御電圧が、また、前記第3、第4及び第5の電界効果トランジスタのゲートに抵抗素子を介して第2の制御電圧が、それぞれ印加可能とされてなる半導体スイッチ集積回路であって、
前記第1の高周波入出力端子、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタの相互の接続点、前記第3の電界効果トランジスタと前記第1のコンデンサの相互の接続点、前記第4の電界効果トランジスタと前記第5の電界効果トランジスタの相互の接続点、及び、前記第6の電界効果トランジスタと前記第2のコンデンサの相互の接続点に、それぞれ抵抗素子を介して電源電圧が印加可能とされる一方、
前記第2及び第5の電界効果トランジスタのドレイン・ソース間に、それぞれ抵抗素子が接続されてなることを特徴とする半導体スイッチ集積回路。
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JP2020109908A (ja) | 高周波増幅回路及び半導体装置 |
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