JP2020109908A

JP2020109908A - 高周波増幅回路及び半導体装置

Info

Publication number: JP2020109908A
Application number: JP2019000276A
Authority: JP
Inventors: 敏樹瀬下; Toshiki Seshimo; 栗山　保彦; Yasuhiko Kuriyama; 保彦栗山
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-01-04
Filing date: 2019-01-04
Publication date: 2020-07-16
Also published as: US20200220503A1; CN111416584A

Abstract

【課題】高周波入力信号を増幅させずにバイパスする際の信号損失をできるだけ抑制できる。【解決手段】高周波増幅回路は、高周波入力信号を増幅するソース接地の第１トランジスタと、第１トランジスタで増幅された信号をさらに増幅するゲート接地の第２トランジスタと、第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと第１トランジスタのソースとの間に接続され、第１モードでオンし、第２モードでオフする第３トランジスタと、第２トランジスタのゲートと第１基準電位ノードとの間に接続される第３キャパシタに直列接続され、第１モード時にオンし、第２モード時にオフする第５トランジスタと、第３トランジスタのゲートと第２基準電位ノードとの間に直列接続される第２抵抗及び第３抵抗の接続ノードの電位を第２モード時に第１基準電位ノードの電位よりも低い電位に設定するチャージポンプ回路と、を備える。【選択図】図１

Description

本発明の実施形態は、高周波増幅回路及び半導体装置に関する。

近年、高周波低雑音増幅器（ＬＮＡ：Low Noise Amplifier）をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量が小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチと高周波低雑音増幅器とを同一のＳＯＩ基板上に形成でき、ワンチップ化が可能となり、集積化を図ることができる。

ＬＮＡは、受信された高周波信号（以下、高周波入力信号）の信号強度が小さい場合には必須となるが、高周波入力信号の信号強度が十分に大きい場合には、ＬＮＡで増幅する必要はない。そこで、ＬＮＡで増幅を行うか、あるいはＬＮＡをバイパスするかを切替可能とした高周波増幅回路が提案されている。

ＬＮＡをバイパスするバイパス信号経路を設ける場合、できるだけ信号損失を生じさせずに高周波入力信号をバイパスするのが望ましい。さらに高い線形性も要求される。線形性を評価する尺度の一つにＩＰ１ｄＢ（1dB Input Compression Point）がある。ＩＰ１ｄＢは、利得が１ｄＢ低下する入力電力レベルを表しており、高周波入力信号をバイパスする際には、ＩＰ１ｄＢはできるだけ大きい方が望ましい。

特開２０１２−４９９６２号公報

本発明の一態様は、高周波入力信号を増幅させずにバイパスする際のＩＰ１ｄＢが大きい高周波増幅回路及び半導体装置を提供するものである。

本実施形態によれば、高周波入力信号を増幅するソース接地の第１トランジスタと、
前記第１トランジスタで増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタと、
前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
前記第２トランジスタのドレインと第２基準電位ノードとの間に接続される第２インダクタと、
前記第１トランジスタのソースと前記第１インダクタとの間に接続され、第１モードでオンし、第２モードでオフする第３トランジスタと、
前記第２トランジスタのドレインと当該高周波増幅回路の出力ノードとの間に直列接続される第１キャパシタ及び第１抵抗と、
前記第１トランジスタのゲートと前記第１トランジスタのソースとの間に接続される第２キャパシタと、
前記第１トランジスタのゲートと前記第１トランジスタのソースとの間で前記第２キャパシタに直列接続され、前記第１モード時にオフし、前記第２モード時にオンする第４トランジスタと、
前記第２トランジスタのゲートと前記第１基準電位ノードとの間に接続される第３キャパシタと、
前記第２トランジスタのゲートと前記第１基準電位ノードとの間で前記第３キャパシタに直列接続され、前記第１モード時にオンし、前記第２モード時にオフする第５トランジスタと、
前記第３トランジスタのゲートと前記第２基準電位ノードとの間に直列接続される第２抵抗及び第３抵抗と、
前記第２モード時に、前記第２抵抗及び前記第３抵抗の接続ノードの電位を前記第１基準電位ノードの電位よりも低い電位に設定するチャージポンプ回路と、を備える、高周波増幅回路が提供される。

第１の実施形態による高周波増幅回路の回路図。ゲインモードとバイパスモードでの電源電圧、第１バイアス電圧、第２バイアス電圧、バイパス信号を示す図。（ａ）と（ｂ）は図１のＬＮＡのゲインモード時の小信号特性を示す図。図１のＬＮＡのゲインモード時の大信号特性を示すグラフ。（ａ）と（ｂ）は図１のＬＮＡのバイパスモード時の小信号特性を示す図。一比較例によるＬＮＡの回路図。図１と図６のＬＮＡのバイパスモード時の大信号特性を比較したグラフ。第２の実施形態によるＬＮＡの回路図。（ａ）と（ｂ）は図８のＬＮＡのゲインモード時の小信号特性を示す図。図８のＬＮＡのゲインモード時の大信号特性を示すグラフ。（ａ）と（ｂ）は図８のＬＮＡのバイパスモード時の小信号特性を示す図。図１、図６及び図８の各ＬＮＡのバイパスモード時の大信号特性を比較したグラフ。図８の一変形例によるＬＮＡの回路図。第３の実施形態による高周波増幅回路の回路図。図１４の一比較例による高周波増幅回路の回路図。図１４と図１５の高周波増幅回路のシミュレーション結果を示すグラフ。第１〜第３の実施形態によるＬＮＡ又は高周波増幅器を内蔵する無線装置の概略構成を示すブロック図。キャリアアグリゲーションに対応した無線装置の概略構成を示すブロック図。

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。

（第１の実施形態）
図１は第１の実施形態による高周波増幅回路（以下、ＬＮＡ）１の回路図である。図１のＬＮＡ１は、例えばＳＯＩ基板上に配置可能である。また、ＬＮＡ１の周辺回路、例えばアンテナスイッチとＬＮＡ１を同一のＳＯＩ基板上に配置してもよい。図１のＬＮＡ１は、例えば携帯電話やスマートフォンなどの無線装置で用いられるが、用途や実装場所は問わない。図１のＬＮＡ１は、高周波入力信号を増幅するゲインモード（第１モード）と、高周波入力信号を増幅せずにバイパスするバイパスモード（第２モード）とを備えている。

図１のＬＮＡ１は、ソース接地の第１トランジスタFET1と、ゲート接地の第２トランジスタFET2と、第１インダクタＬsと、第２インダクタＬdと、第３トランジスタFETsw1と、第１キャパシタＣout1及び第１抵抗Ｒout1と、第２キャパシタＣinbと、第４トランジスタFETsw2と、第３キャパシタＣB2と、第５トランジスタFETsw3と、第２抵抗Ｒgg1及び第３抵抗Ｒgg2と、チャージポンプ回路２と、第４キャパシタＣout2と、第６トランジスタFETsw4と、バイアス生成回路３とを備えている。

第１〜第４トランジスタFET1、FET2、FETsw1、FETsw2は、いずれもＮＭＯＳトランジスタである。第１トランジスタFET1のゲートには、入力信号経路LN1が接続されている。この入力信号経路LN1上には、高周波入力信号が入力される第１ノードＩＮと、第５キャパシタＣx1とが接続されている。また、第１ノードＩＮには、外付けインダクタＬextが接続されており、高周波入力信号は、この外付けインダクタＬextを介して第１ノードＩＮに入力される。入力信号経路LN1には、第４抵抗ＲB1を介して第１バイアス電圧ＶB1が供給される。第１バイアス電圧ＶB1は、バイアス生成回路３にて生成される。

第１トランジスタFET1は、第１インダクタＬsによるインダクティブソースディジェネレーションを有するソース接地のトランジスタである。第１トランジスタFET1のゲートとソースとの間には、第２キャパシタＣinbと第４トランジスタFETsw2とが直列接続されている。第４トランジスタFETsw2のゲートには、第５抵抗Ｒgg3を介してバイパス信号Bypが入力されている。バイパス信号Bypは、バイパスモードのときにハイになる信号である。

第２トランジスタFET2は、第１トランジスタFET1にカスコード接続されている。より詳細には、第１トランジスタFET1のドレインは第２トランジスタFET2のソースに接続されている。第２トランジスタFET2のドレインには、第２インダクタＬdの一端が接続されている。第２インダクタＬdの他端には電源電圧Ｖdd_lnaノード（第２基準電位ノード）が接続されている。

第２トランジスタFET2のゲートには、第６抵抗ＲB2を介して第２バイアス電圧ＶB2が供給されている。第２バイアス電圧ＶB2は、バイアス生成回路３にて生成される。

第２トランジスタFET2のゲートと接地ノード（第１基準電位ノード）との間には、第３キャパシタＣB2と第５トランジスタFETsw3とが直列接続されている。第５トランジスタFETsw3のゲートには、第７抵抗Ｒgg4を介して電源電圧Ｖdd_lnaノードが接続されている。バイパスモード時には第５トランジスタFETsw3はオフ状態となり、第３キャパシタＣB2は無効化される。これにより、バイパスモード時には、第５トランジスタFETsw3は、オン状態のスイッチＦＥＴとして機能する。ここで、スイッチＦＥＴとは、ゲートに高抵抗を介してオン電圧が印加されるＦＥＴである。

第２トランジスタFET2のドレインと図１のＬＮＡ１の出力ノードOUTとの間には、第１キャパシタＣout1及び第１抵抗Ｒout1が直列接続されている。図１のＬＮＡ１では、第２インダクタＬdに並列に抵抗が接続されておらず、第１抵抗Ｒout1により利得調整がなされている。これにより、バイパスモード時に、第２インダクタＬdに並列に接続された抵抗を介して高周波信号が漏洩するおそれがなくなる。

また、第１キャパシタＣout1及び第１抵抗Ｒout1に並列に、第４キャパシタＣout2及び第６トランジスタFETsw4が直列接続されている。第６トランジスタFETsw4のゲートには、第８抵抗Ｒgg5を介してバイパス信号Bypが入力されている。第４キャパシタＣout2は第１キャパシタＣout1よりも大きい。例えば、第１キャパシタＣout1は１ｐＦ以下であるのに対し、第４キャパシタＣout2は１０ｐＦと大きい値である。バイパスモードでは、第６トランジスタFETsw4がオンして第４キャパシタＣout2が有効になり、高周波信号は第４キャパシタＣout2を通過して第２ノードＯＵＴから出力される。第４キャパシタＣout2を十分に大きな値に設定することで、バイパスモード時の利得とＳ２２を向上させることができる。

第１トランジスタFET1には第３トランジスタFETsw1がカスコード接続されている。より詳細には、第１トランジスタFET1のソースに第３トランジスタFETsw1のドレインが接続されている。第３トランジスタFETsw1のソースは第１インダクタＬsの一端に接続され、第１インダクタＬsの他端は接地ノードに接続されている。第３トランジスタFETsw1のゲートと電源電圧Ｖdd_lnaノードとの間には、第２抵抗Ｒgg1と第３抵抗Ｒgg2が直列接続されている。

第３トランジスタFETsw1のボディとゲートとの間には第１ダイオードDiode3が接続されている。第１ダイオードDiode3のアノードは第３トランジスタFETsw1のボディに接続され、第１ダイオードDiode3のカソードは第３トランジスタFETsw1のゲートに接続されている。第１ダイオードDiode3はＰＮ接合ダイオードであり、第３トランジスタFETsw1のゲート電位が負電位のときにドレイン耐圧を向上させることができる。

チャージポンプ回路２は、高周波入力信号をクロック信号としてチャージポンプ動作を行う。チャージポンプ回路２は、バイパスモード時にチャージポンプ動作を行い、ゲインモード時にはチャージポンプ動作を停止する。チャージポンプ回路２の出力ノードは、第２抵抗Ｒgg1と第３抵抗Ｒgg2の接続ノードに接続されている。

より詳細には、チャージポンプ回路２は、第６キャパシタＣx2と、第７キャパシタＣ1と、第２ダイオードDiode2と、第３ダイオードDiode1、第７トランジスタNMOS1とを有する。第６キャパシタＣx2の一端は、高周波入力信号の第１ノードＩＮに電気的に接続されている。第６キャパシタＣx2の他端は、第２ダイオードDiode2のカソードと第３ダイオードDiode1のアノードとに接続されている。第３ダイオードDiode1のカソードには第７トランジスタNMOS1のドレインが接続され、第７トランジスタNMOS1のソースは接地ノードに接続されている。第７トランジスタNMOS1のゲートにはバイパス信号Bypが入力されている。第７トランジスタNMOS1は、バイパス信号Bypがハイのとき（バイパスモード時）にオンする。チャージポンプ回路２は、第７トランジスタNMOS1がオンのとき（バイパスモード時）にチャージポンプ動作を行い、ゲインモード時にはチャージポンプ動作を停止する。第７キャパシタＣ1の一端は、第２ダイオードDiode2のアノードと、第３抵抗Ｒgg2及び第２抵抗Ｒgg1の接続ノードとに接続されている。

高周波入力信号が正側に増大すると、第６キャパシタＣx2の下側電極の電位が高くなり、第６キャパシタＣx2の下側電極から第３ダイオードDiode1と第７トランジスタNMOS1を通って接地ノードに電流が流れる。高周波入力信号が負側に増大すると、第６キャパシタＣx2の下側電極の電位が負電位となり、電源電圧Ｖdd_lnaノードから第３抵抗Ｒgg2と第２ダイオードDiode2を通って第６キャパシタＣx2の下側電極に電流が流れる。バイパスモードでは、電源電圧Ｖdd_lnaノードは接地電位であるため、電源電圧Ｖdd_lnaノードから第３抵抗Ｒgg2と第２ダイオードDiode2を通って第６キャパシタＣx2の下側電極に流れる電流により、第２抵抗Ｒgg1と第３抵抗Ｒgg2の接続ノードの電位は負電位になる。第２抵抗Ｒgg1と第３抵抗Ｒgg2の接続ノードの電位が負電位になると、第３トランジスタFETsw1のゲートも負電位になることから、第３トランジスタFETsw1を確実にオフさせることができる。すなわち、チャージポンプ回路２を設けることで、第３トランジスタFETsw1のオフ耐圧が向上し、バイパスモード時のＩＰ１ｄＢを改善させることができる。

図２はゲインモードとバイパスモードでの電源電圧Ｖdd_lna、第１バイアス電圧ＶB1、第２バイアス電圧ＶB2、バイパス信号Bypを示す図である。なお、図２の電圧値は一例にすぎない。図２の各電圧及び信号は、例えば図１のバイアス生成回路３で生成される。

次に、図１のＬＮＡ１の動作を説明する。ゲインモードのときは、バイパス信号Bypはローレベルである。したがって、チャージポンプ回路２はチャージポンプ動作を停止する。第１トランジスタFET1のゲートには例えば０．５５Ｖの第１バイアス電圧ＶB1が供給され、第２トランジスタFET2には例えば１．３３Ｖの第２バイアス電圧ＶB2が供給される。ゲインモードでは、第３トランジスタFETsw1と第５トランジスタFETsw3はオンし、第４トランジスタFETsw2はオフし、第６トランジスタFETsw4はオフする。よって、高周波入力信号は、第１トランジスタFET1にて増幅された後、さらに第２トランジスタFET2で増幅される。第２インダクタＬd、第１キャパシタＣout1及び第１抵抗Ｒout1は出力整合回路を構成しており、第２トランジスタFET2で増幅された信号は、第１キャパシタＣout1及び第１抵抗Ｒout1を介して第２ノードＯＵＴから出力される。

バイパスモード時には、バイパス信号Bypはハイレベルになる。したがって、チャージポンプ回路２はチャージポンプ動作を開始する。より具体的には、チャージポンプ回路２は、高周波入力信号をクロック信号としてチャージポンプ動作を行う。バイパスモードでは、電源電圧Ｖdd_lnaは０Ｖ、第１バイアス電圧ＶB1と第２バイアス電圧ＶB2は１．５Ｖであるため、第１トランジスタFET1と第２トランジスタFET2はオンし、第３トランジスタFETsw1と第５トランジスタFETsw3はオフし、第４トランジスタFETsw2と第６トランジスタFETsw4はオンする。第３トランジスタFETsw1がオフであるため、第１トランジスタFET1は、第２キャパシタＣinbを含むＭＯＳ容量として動作し、このＭＯＳ容量にて高周波入力信号を第１トランジスタFET1のドレイン側に伝送する。第２キャパシタＣinbのキャパシタンスは、バイパスモード時に良好な入力整合が得られるように調整されている。

第１トランジスタFET1のドレイン側に伝送された高周波入力信号は、第２トランジスタFET2にて増幅されて、第２トランジスタFET2のドレイン側に伝送される。バイパスモードでは、第６トランジスタFETsw4がオンであるため、出力整合回路は、直列接続された第１キャパシタＣout1及び第１抵抗Ｒout1と、直列接続された第４キャパシタＣout2及び第６トランジスタFETsw4との並列回路になる。第４キャパシタＣout2は第１キャパシタＣout1よりもキャパシタンスがはるかに大きいため、第２トランジスタFET2にて増幅された信号は、主に第４キャパシタＣout2を介して第２ノードＯＵＴから出力される。

バイパスモードでは、チャージポンプ回路２にて、第３トランジスタFETsw1のゲートに直列接続された第２抵抗Ｒgg1と第３抵抗Ｒgg2との接続ノードの電位を負電位に設定する。これにより、第３トランジスタFETsw1は確実にオフする。第３トランジスタFETsw1が確実にオフすると、第１トランジスタFET1のドレイン−ソース間に流れる信号損失を抑制でき、第１トランジスタFET1をＭＯＳ容量として動作させることができる。

以上より、図１のＬＮＡ１によれば、バイパスモード時に入力信号電力が大きくなっても信号損失を抑制できることから、ＩＰ１ｄＢを改善できる。すなわち、ＩＰ１ｄＢをより増大させることができる。
次に、図１のＬＮＡ１のシミュレーション結果を示す。シミュレーションでは、第３〜第５トランジスタFETsw1、FETsw2、FETsw3の閾値電圧を０．３Ｖに設定した。図３（ａ）と図３（ｂ）は図１のＬＮＡ１のゲインモード時の小信号特性を示す図である。より具体的には、図３（ａ）は図１のＬＮＡ１のゲインモード時のＳパラメータを示す図である。図３（ａ）の横軸は周波数［ＧＨｚ］、縦軸はＳパラメータ値［ｄＢ］である。図３（ａ）には、入力側の反射特性Ｓ１１の曲線と、出力側の反射特性Ｓ２２の曲線と、入力側から出力側への通過特性Ｓ２１の曲線とが示されている。

図３（ｂ）は図１のＬＮＡ１のゲインモード時のノイズ指数ＮＦを示す図である。図３（ｂ）の横軸は周波数［ＧＨｚ］、縦軸はノイズ指数ＮＦである。

図３（ａ）と図３（ｂ）では、ＬＴＥ（Long Term Evolution）バンドの一つであるバンド４１の周波数帯域である２．４９６ＧＨｚ、２．５９３ＧＨｚ、２．６９０ＧＨｚに目印を付している。本実施形態によるＬＮＡ１は、バンド４１の周波数帯域で使用することを念頭に置いて設計したものであるが、図３（ａ）からわかるように、バンド４１の周波数帯域内のＳパラメータは良好である。例えば、帯域中心周波数２．５９３ＧＨｚの利得は、１８．０ｄＢであり、Ｓ１１は−１０ｄＢ以下、Ｓ２２は−１２ｄＢ以下であり、一般に要求される基準値を確保している。また、図３（ｂ）のノイズ指数ＮＦも０．７ｄＢ程度であり、良好な特性である。

図４は図１のＬＮＡ１のゲインモード時の大信号特性を示すグラフであり、利得の入力電力依存性を示している。図４の横軸は入力信号電力Ｐin［ｄＢｍ］、縦軸は利得Ｇp［ｄＢ］である。図４のグラフから、ＩＰ１ｄＢは−１３．７ｄＢであり、良好な特性である。

図５（ａ）と図５（ｂ）は図１のＬＮＡ１のバイパスモード時の小信号特性を示す図である。より具体的には、図５（ａ）は図１のＬＮＡ１のバイパスモード時のＳパラメータを示す図である。図５（ａ）の横軸は周波数［ＧＨｚ］、縦軸はＳパラメータ値［ｄＢ］である。図５（ａ）は入力側の反射特性Ｓ１１の曲線と、出力側の反射特性Ｓ２２の曲線と、入力側から出力側への通過特性Ｓ２１の曲線とを示している。

図５（ｂ）は図１のＬＮＡ１のバイパスモード時のノイズ指数ＮＦを示す図である。図５（ｂ）の横軸は周波数［ＧＨｚ］、縦軸はノイズ指数ＮＦである。

図５（ａ）と図５（ｂ）から、３ｄＢ以下の挿入損失と、−１８ｄＢ以下のＳ１１と、−１１ｄＢ以下のＳ２２と、１．３ｄＢ程度のノイズ指数ＮＦが得られており、良好な特性と言える。

図６は一比較例によるＬＮＡ１ａの回路図である。図６のＬＮＡ１ａは、図１のＬＮＡ１からチャージポンプ回路２、第２抵抗Ｒgg1及び第１ダイオードDiode3を削除したものである。図６のＬＮＡ１ａは、ゲインモード時の動作及び特性は図１のＬＮＡ１と同様であるが、バイパスモード時に第３トランジスタFETsw1が確実にオフになりきれずに第１トランジスタFET1のドレイン−ソース間を通って第３トランジスタFETsw1に信号が漏洩するおそれがある。図６のＬＮＡ１ａの回路定数は図１のＬＮＡ１と同一である。図６のＬＮＡ１ａのゲインモード時の小信号特性と大信号特性、バイパスモード時の小信号特性は、図１のＬＮＡ１とほぼ同じであった。

図７は図１と図６のＬＮＡ１、１ａのバイパスモード時の大信号特性を比較したグラフである。図７の横軸は入力信号電力Ｐin［ｄＢｍ］、縦軸は利得Ｇp［ｄＢ］である。図７の実線波形ｗ１は図１のＬＮＡ１の大信号特性、破線波形ｗ２は図６のＬＮＡ１ａの大信号特性である。図６のＬＮＡ１ａのＩＰ１ｄＢは６．１ｄＢｍであるのに対し、図１のＬＮＡ１のＩＰ１ｄＢは９．４ｄＢｍであり、３．３ｄＢの改善が図れている。一般に、バイパスモード時のＩＰ１ｄＢは、８ｄＢｍ以上が要求されるが、図１のＬＮＡ１はその要求を満たしている。

このように、第１の実施形態では、第１トランジスタFET1にカスコード接続されバイパスモード時にオフする第３トランジスタFETsw1のゲートと電源電圧Ｖdd_lnaノードとの間に第２抵抗Ｒgg1と第３抵抗Ｒgg2を直列接続し、第２抵抗Ｒgg1と第３抵抗Ｒgg2の接続ノードの電位を、チャージポンプ回路２にて負電位に設定するため、バイパスモード時には第３トランジスタFETsw1を確実にオフすることができる。よって、バイパスモード時に大きい電力の高周波信号が入力しても、第１トランジスタFET1のドレイン−ソース間を通って第３トランジスタFETsw1に信号が漏洩しなくなり、ＩＰ１ｄＢを改善できる。

（第２の実施形態）
図８は第２の実施形態によるＬＮＡ１の回路図である。図８のＬＮＡ１は、図１のＬＮＡ１の第３抵抗Ｒgg2の接続箇所を変えたものであり、それ以外は図１のＬＮＡ１の回路構成と同じである。また、バイアス生成回路３が生成する各電圧及び信号は、図２と同様である。

図８のＬＮＡ１における第３抵抗Ｒgg2の一端は電源電圧Ｖdd_lnaノードに接続され、他端は第２抵抗Ｒgg1と第７抵抗Ｒgg4に接続されている。第３抵抗Ｒgg2、第２抵抗Ｒgg1及び第７抵抗Ｒgg4の接続ノードは、チャージポンプ回路２の出力ノードに接続されている。これにより、チャージポンプ回路２がチャージポンプ動作を行っている最中に、第６キャパシタＣx2の下側電極が負電位になると、電源電圧Ｖdd_lnaノードから、第３抵抗Ｒgg2を通って第３ダイオードDiode2に電流が流れる。したがって、第３抵抗Ｒgg2、第２抵抗Ｒgg1及び第７抵抗Ｒgg4の接続ノードの電位は負電位になり、第３トランジスタFETsw1と第５トランジスタFETsw3を確実にオフさせることができる。すなわち、第３トランジスタFETsw1と第５トランジスタFETsw3のオフ耐圧が向上し、図１のＬＮＡ１よりもさらにＩＰ１ｄＢを改善することができる。なお、第２抵抗Ｒgg1、第３抵抗Ｒgg2及び第７抵抗Ｒgg4の抵抗値は例えばいずれも１００ｋΩである。

図９〜図１２は図８のＬＮＡ１のシミュレーション結果を示す図である。図９（ａ）と図９（ｂ）は図８のＬＮＡ１のゲインモード時の小信号特性を示す図である。１８ｄＢ程度の利得と、−１０ｄＢ以下のＳ１１と、−１２ｄＢ以下のＳ２２と、０．７ｄＢ程度のノイズ指数ＮＦが得られており、良好な特性と言える。

図１０は図８のＬＮＡ１のゲインモード時の大信号特性を示すグラフである。ＩＰ１ｄＢは−１３．７ｄＢｍと良好である。

図１１（ａ）と図１１（ｂ）は図８のＬＮＡ１のバイパスモード時の小信号特性を示す図である。３ｄＢ以下の挿入損失と、−１８ｄＢ以下のＳ１１と、−１１ｄＢ以下のＳ２２と、１．３ｄＢ程度のノイズ指数ＮＦが得られており、良好な特性と言える。

図１２は、図１、図６及び図８の各ＬＮＡ１、１ａのバイパスモード時の大信号特性を比較したグラフである。図１２の波形ｗ３は図１のＬＮＡ１、波形ｗ４は図８のＬＮＡ１、波形ｗ５は図６のＬＮＡ１ａの大信号特性を示している。図１２に示すように、ＩＰ１ｄＢは図６の一比較例によるＬＮＡ１ａが６．１ｄＢｍであったのに対し、図８のＬＮＡ１は３．５ｄＢ改善し９．６ｄＢｍである。また、図８のＬＮＡ１のＩＰ１ｄＢ（＝９．６）は、図１のＬＮＡ１のＩＰ１ｄＢ（＝９．４）よりもわずかに優れていることがわかる。

図１３は図８の一変形例によるＬＮＡ１の回路図である。図１３のＬＮＡ１は、図８の第２ダイオードDiode2と第３ダイオードDiode1を、ダイオード接続された第７及び第８トランジスタNMOS2、NMOS3に置換したものである。それ以外の回路構成は、図８のＬＮＡ１と同様である。

第７及び第８トランジスタNMOS2、NMOS3のゲートとボディはドレインに接続されている。第７及び第８トランジスタNMOS2、NMOS3のゲート酸化膜厚Ｔox、ゲート長Ｌg、閾値電圧Ｖthは、第３〜第６トランジスタFETsw4と同様でよい。

本発明者のシミュレーションによれば、図１３のＬＮＡ１も、図８のＬＮＡ１と同様の電気的特性が得られることが確認できた。

このように、第２の実施形態では、第３抵抗Ｒgg2、第２抵抗Ｒgg1及び第７抵抗Ｒgg4の接続ノードをチャージポンプ回路２の出力ノードに接続するため、この接続ノードの電位をチャージポンプ動作により負電位に設定でき、バイパスモード時に第３トランジスタFETsw1と第５トランジスタFETsw3を確実にオフすることができる。よって、バイパスモード時のＩＰ１ｄＢを第１の実施形態によるＬＮＡ１よりもさらに改善することができる。

（第３の実施形態）
図１４は第３の実施形態による高周波増幅回路１０の回路図である。図１４の高周波増幅回路１０は、増幅器４と、第１〜第４トランジスタSW_T1〜SW_T4と、第５〜第７トランジスタSW_S1〜SW_S3と、第１〜第１１抵抗Ｒ1〜Ｒ11と、チャージポンプ回路２ａと、インバータ５とを備えている。図１４の回路図全体でＬＮＡ１を構成してもよいし、図１４の増幅器４でＬＮＡ１を構成し、ＬＮＡ１の周囲に第１〜第７トランジスタSW_T1〜SW_T4、SW_S1〜SW_S3と、第１〜第１１抵抗Ｒ1〜Ｒ11と、チャージポンプ回路２ａを設けてもよい。

増幅器４の入力ノードは、入力信号経路LN1に接続されている。入力信号経路LN1上には、高周波入力信号が入力される第１ノードＩＮと、第１トランジスタSW_T1と、第１インダクタＬ1とが接続されている。第１トランジスタSW_T1は、ゲインモード時には、第１ノードＩＮと増幅器４の入力ノードとの間の入力信号経路LN1を導通し、バイパスモード時には入力信号経路LN1を遮断する。第１トランジスタSW_T1のゲートと、制御信号を入力する制御信号ノードContとの間には、第１抵抗Ｒ1と第２抵抗Ｒ2が直列接続されている。

増幅器４の出力ノードは、出力信号経路LN2に接続されている。出力信号経路LN2上には、第２トランジスタSW_T2と、高周波増幅回路１０の出力信号を出力する第２ノードＯＵＴとが接続されている。第２トランジスタSW_T2は、ゲインモード時には増幅器４の出力ノードと第２ノードＯＵＴとの間の出力信号経路LN2を導通し、第２モード時には出力信号経路LN2を遮断する。第２トランジスタSW_T2と制御信号ノードContとの間には、第３抵抗Ｒ3と第４抵抗Ｒ4が直列接続されている。

図１４の高周波増幅回路１０は、入力信号経路LN1及び出力信号経路LN2とは別に、バイパス信号経路LN3を備えている。バイパス信号経路LN3上には、第３トランジスタSW_T3と第４トランジスタSW_T4がカスコード接続されている。バイパス信号経路LN3は、バイパスモード時に、高周波入力信号を入力信号経路LN1から増幅器４を介さずに第２ノードＯＵＴまで伝送する経路である。

第３トランジスタSW_T3と第４トランジスタSW_T4は、ゲインモード時にはバイパス信号経路LN3を遮断し、バイパスモード時にバイパス信号経路LN3を導通する。第３トランジスタSW_T3のゲートと、制御信号を反転するインバータ５の出力ノードとの間には、第８抵抗Ｒ8が接続されている。また、第４トランジスタSW_T4のゲートとインバータ５の出力ノードとの間には、第９抵抗Ｒ9が接続されている。

第５トランジスタSW_S1は、入力信号経路LN1を接地ノード（第１基準電位ノード）に短絡するか否かを切り替える。第５トランジスタSW_S1のゲートとインバータ５の出力ノードとの間には第１０抵抗Ｒ10が接続されている。

第６トランジスタFETSW_S2は、出力信号経路LN2を接地ノードに短絡するか否かを切り替える。第６トランジスタFETSW_S2のゲートとインバータ５の出力ノードとの間には第１１抵抗Ｒ11が接続されている。

第７トランジスタSW_S3は、バイパス信号経路LN3を接地ノードに短絡するか否かを切り替える。第７トランジスタSW_S3のゲートと制御信号ノードContとの間には、第５抵抗Ｒ5と第６抵抗Ｒ6が直列接続されている。

チャージポンプ回路２ａの入力ノードは、バイパス信号経路LN3上、すなわち第３トランジスタSW_T3のソースと第４トランジスタSW_T4のドレインとの間に接続されている。チャージポンプ回路２ａの出力ノードは、第１抵抗Ｒ1及び第２抵抗Ｒ2の接続ノードと、第３抵抗Ｒ3及び第４抵抗Ｒ4の接続ノードと、第５抵抗Ｒ5及び第６抵抗Ｒ6の接続ノードとに接続されている。

チャージポンプ回路２ａは、第１〜第２ダイオードDiode1、Diode2と、第１〜第３キャパシタＣ1〜Ｃ3とを有する。第１キャパシタＣ1は、制御信号ノードContと接地ノードとの間に接続されている。第２ダイオードDiode2のカソードは、第１ダイオードDiode1のアノードに接続されている。第１ダイオードDiode1のカソードは、制御信号ノードContに接続されている。第２キャパシタＣ2は、バイパス信号経路LN3と、第１ダイオードDiode1のアノードとの間に接続されている。第３キャパシタＣ3は、第２ダイオードDiode2のアノードと接地ノードとの間に接続されている。

チャージポンプ回路２ａは、バイパスモード時には、接地電位の制御信号ノードContから第２抵抗Ｒ2を通って接地電位に戻る経路と、制御信号ノードContから第４抵抗Ｒ4を通って接地電位に戻る経路と、制御信号ノードContから第６抵抗Ｒ6を通って接地電位に戻る経路とにより、電流を流すチャージポンプ動作を行い、ゲインモード時にはチャージポンプ動作を停止する。

次に、図１４の高周波増幅回路１０の動作を説明する。ゲインモード時には、制御信号ノードContに入力される制御信号はハイレベルになる。このとき、インバータ５の出力はローレベルになるため、第３トランジスタSW_T3と第４トランジスタSW_T4はともにオフし、バイパス信号経路LN3は遮断される。ゲインモード時には、チャージポンプ回路２ａもチャージポンプ動作を停止する。また、ゲインモード時には、第７トランジスタSW_S3はオンする。ゲインモードのときに、図１４の高周波増幅回路１０の発振防止のためＫファクタは１を切ってはいけない。Ｋファクタを１以上にするには、第７トランジスタSW_S3をオンして、バイパス信号経路LN3を接地ノードに短絡するのが望ましい。

ゲインモード時には、第１トランジスタSW_T1と第２トランジスタSW_T2がともにオンし、第５トランジスタSW_S1と第６トランジスタFETSW_S2がともにオフする。このため、第１ノードＩＮに入力された高周波入力信号は、第１トランジスタSW_T1と第１インダクタＬ1を通って、増幅器４に入力される。増幅器４は、例えば、図１４では不図示のソース接地のＦＥＴとゲート接地のＦＥＴがカスコード接続されており、ゲート接地のＦＥＴに入力された高周波入力信号を増幅して出力する。増幅器４から出力された信号は、第２トランジスタSW_T2を通って第２ノードＯＵＴから出力される。

一方、バイパスモード時には、制御信号がローレベルになる。これにより、第１トランジスタSW_T1と第２トランジスタSW_T2はともにオフし、第５トランジスタSW_S1と第６トランジスタFETSW_S2はともにオンする。

第５トランジスタSW_S1をオンする理由は、バイパスモード時には、第１トランジスタSW_T1のオフ容量が大きく、かつ増幅器４の入力も容量性であり、これら容量と第１インダクタＬ1との間でＬＣ共振が生じて、ある周波数で利得の落ち込みが生じるおそれがあるためである。このため、バイパスモード時には、第５トランジスタSW_S1をオンすることで、入力信号経路LN1上のＬＣ共振を防止できる。

また、第６トランジスタSW_S2をオンする理由は、増幅器４の内部には、図１のＬＮＡ１と同様の第２インダクタＬdがあり、この第２インダクタＬdと第２トランジスタSW_T2のオフ容量とでＬＣ共振が生じるおそれがあるためである。このため、バイパスモード時には、第６トランジスタFETSW_S2をオンすることで、出力信号経路LN2上のＬＣ共振を防止できる。

また、バイパスモード時には、第３トランジスタSW_T3と第４トランジスタSW_T4がともにオンし、第７トランジスタSW_S3がオフする。バイパスモード時には、チャージポンプ回路２ａ内の第１ダイオードDiode1のカソードが接地レベルになるため、チャージポンプ動作が行われる。チャージポンプ回路２ａは、第１ノードＩＮから第３トランジスタSW_T3を通過してバイパス信号経路LN3に伝送された高周波入力信号をクロック信号として利用して、チャージポンプ動作を行う。チャージポンプ回路２ａがチャージポンプ動作を行うことにより、第１抵抗Ｒ1及び第２抵抗Ｒ2の接続ノードと、第３抵抗Ｒ3及び第４抵抗Ｒ4の接続ノードと、第５抵抗Ｒ5及び第６抵抗Ｒ6の接続ノードとを負電位に設定することができる。これにより、バイパスモード時には、第１トランジスタSW_T1、第２トランジスタSW_T2及び第７トランジスタSW_S3を確実にオフにすることができ、入力信号経路LN1から増幅器４を通って出力信号経路LN2に信号が漏洩するおそれがなくなり、ＩＰ１ｄＢを改善することができる。

第１トランジスタSW_T1、第２トランジスタSW_T2及び第７トランジスタSW_S3のボディとゲート間には、ボディがアノードで、ゲートがカソードとなるＰＮ接合ダイオードが接続されている。このＰＮ接合ダイオードは、これらトランジスタのゲートが負電位のときにドレイン耐圧を向上させるためである。

図１５は図１４の一比較例による高周波増幅回路１０の回路図である。図１５の高周波増幅回路１０は、図１４の高周波増幅回路１０から、チャージポンプ回路２ａと、第２抵抗Ｒ2と、第４抵抗Ｒ4と、第６抵抗Ｒ6を省略したものである。

図１６は図１４と図１５の高周波増幅回路１０のシミュレーション結果を示すグラフである。図１６の横軸は入力信号電力Ｐin［ｄＢｍ］、縦軸は利得Ｇp［ｄＢ］である。図１６のグラフは、バイパスモード時の利得の入力信号電力依存性を示したものであり、実線波形ｗ６は図１４の高周波増幅回路１０、破線波形ｗ７は図１５の一比較例による高周波増幅回路１０を示している。図１６のグラフは、第１〜第７トランジスタSW_T1〜SW_T4、SW_S1〜SW_S3の閾値電圧Ｖth＝０．４Ｖで、バンド４１の周波数帯域で使用することを念頭に置いたものである。図１６のグラフから、図１４の高周波増幅回路１０のＩＰ１ｄＢは２０ｄＢｍを超えているのに対し、図１５の一比較例による高周波増幅回路１０のＩＰ１ｄＢは１１．１ｄＢｍである。

このように、第３の実施形態では、増幅器４の入力信号経路LN1及び出力信号経路LN2とは別にバイパス信号経路LN3を設け、入力信号経路LN1を遮断するか否かを切り替える第１トランジスタSW_T1と、出力信号経路LN2を遮断するか否かを切り替える第２トランジスタSW_T2と、バイパス信号経路LN3を遮断するか否かを切り替える第３トランジスタSW_T3及び第４トランジスタSW_T4とを備える。また、バイパス信号経路LN3上にチャージポンプ回路２ａを接続し、チャージポンプ回路２ａの出力ノードを、第１トランジスタSW_T1のゲートに直列接続される第１抵抗Ｒ1及び第２抵抗Ｒ2の接続ノードと、第２トランジスタSW_T2のゲートに直列接続される第３抵抗Ｒ3及び第４抵抗Ｒ4の接続ノードと、第７トランジスタSW_S3のゲートに直列接続される第５抵抗Ｒ5及び第６抵抗Ｒ6の接続ノードとに接続する。これにより、バイパスモード時には、チャージポンプ回路２ａがチャージポンプ動作を行うことで、第１抵抗Ｒ1及び第２抵抗Ｒ2の接続ノードと、第３抵抗Ｒ3及び第４抵抗Ｒ4の接続ノードと、第５抵抗Ｒ5及び第６抵抗Ｒ6の接続ノードとを負電位に設定でき、入力信号経路LN1と出力信号経路LN2を確実に遮断できることから、ＩＰ１ｄＢを改善できる。

（第４の実施形態）
図１７は上述した第１〜第３の実施形態によるＬＮＡ１又は高周波増幅回路１０を内蔵する無線装置１１の概略構成を示すブロック図である。図１の無線装置１１は、アンテナ１２と、アンテナスイッチ１３と、バンドパスフィルタ（ＢＰＦ）１４と、ＬＮＡ１５と、無線ＩＣ（ＲＦＩＣ）１６と、パワーアンプ（ＰＡ）１７と、ローパスフィルタ（ＬＰＦ）１８とを備えている。

図１７のＬＮＡ１５は、第１又は第２の実施形態によるＬＮＡ１、又は第３の実施形態による高周波増幅回路１０と同様の回路構成を有する。

アンテナスイッチ１３は、送受信を切り替えるスイッチである。図１では、送信側と受信側がそれぞれ１系統の例を示しているが、送信側と受信側がそれぞれ、複数の周波数帯域の信号を送受する複数系統を有していてもよい。図１のアンテナスイッチ１３とＬＮＡ１５は同一のＳＯＩ基板上に配置可能であり、ワンチップにすることができる。アンテナスイッチ１３とＬＮＡ１５をＳＯＩ基板上に配置することで、消費電力の削減と小型化も可能となる。

最近の携帯通信機器では、複数の周波数を利用して無線通信を行うキャリアアグリゲーション技術を用いて無線通信を行うことが多い。この場合、ＳＯＩ基板上に、複数のＬＮＡ１５と、複数のバンド切替スイッチとを配置する必要がある。図１８はキャリアアグリゲーションに対応した無線装置１１ａの概略構成を示すブロック図である。図１８は、アンテナ１２からの受信回路のブロック構成を示している。送信回路のブロック構成は図１７と同様である。

図１８の無線装置１１ａは、アンテナスイッチ１３と、複数のバンドパスフィルタ１４と、複数のバンド切替スイッチ１９と、複数のＬＮＡ１５とを備えている。複数のバンド切替スイッチ１９と複数のＬＮＡ１５とは同一のＳＯＩ基板に配置されており、ワンチップ化が可能である。あるいは、アンテナスイッチ１３も含めて同一のＳＯＩ基板に配置してワンチップ化してもよい。

図１８の複数のＬＮＡ１５は、第１又は第２の実施形態のＬＮＡ１でもよいし、第３の実施形態の高周波増幅回路１０でもよい。アンテナスイッチ１３で切り替えられた各周波数の受信信号は、対応するバンドパスフィルタ１４を通過した後、対応するバンド切替スイッチ１９に入力される。バンド切替スイッチ１９において選択された入力信号が対応するＬＮＡ１５に入力されて増幅あるいはバイパスされる。

ＳＯＩ基板上に複数のバンド切替スイッチ１９と複数のＬＮＡ１５を配置することで小型化及び低消費電力化も可能となる。

上述した第１〜第３の実施形態では、ＳＯＩ基板上にＬＮＡ１や高周波増幅回路１０を配置する例を説明したが、第１〜第３の実施形態によるＬＮＡ１や高周波増幅回路１０は、バルクシリコン基板上に配置してもよい。バルクシリコン基板上に配置したＬＮＡ１や高周波増幅回路１０であっても、上述した各実施形態の回路構成を採用することで、ＩＰ１ｄＢを改善することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ＬＮＡ、２、２ａチャージポンプ回路、３バイアス生成回路、４増幅器、１０高周波増幅回路、FET1 第１トランジスタ、FET2 第２トランジスタ、Ｌs 第１インダクタ、Ｌd 第２インダクタ、FETsw1 第３トランジスタ、Ｃout1 第１キャパシタ、Ｒout1 第１抵抗、Ｃinb 第２キャパシタ、FETsw2 第４トランジスタ、ＣB2 第３キャパシタ、FETsw3 第５トランジスタ、Ｒgg1 第２抵抗、Ｒgg2 第３抵抗、Ｃout2 第４キャパシタ、FETsw4 第６トランジスタ、SW_T1 第１トランジスタ、SW_T2 第２トランジスタ、SW_T3 第３トランジスタ、SW_T4 第４トランジスタ、SW_S1 第５トランジスタ、SW_S2 第６トランジスタ、SW_S3 第７トランジスタ、Ｒ1 第１抵抗、Ｒ2 第２抵抗、Ｒ3 第３抵抗、Ｒ4 第４抵抗、Ｒ5 第５抵抗、Ｒ6 第６抵抗、Ｒ7 第７抵抗、Ｒ8 第８抵抗、Ｒ9 第９抵抗、Ｒ10 第１０抵抗、Ｒ11 第１１抵抗、LN1 入力信号経路、LN2 出力信号経路、LN3 バイパス信号経路

Claims

高周波入力信号を増幅するソース接地の第１トランジスタと、
前記第１トランジスタで増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタと、
前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
前記第２トランジスタのドレインと第２基準電位ノードとの間に接続される第２インダクタと、
前記第１トランジスタのソースと前記第１インダクタとの間に接続され、第１モードでオンし、第２モードでオフする第３トランジスタと、
前記第２トランジスタのドレインと当該高周波増幅回路の出力ノードとの間に直列接続される第１キャパシタ及び第１抵抗と、
前記第１トランジスタのゲートと前記第１トランジスタのソースとの間に接続される第２キャパシタと、
前記第１トランジスタのゲートと前記第１トランジスタのソースとの間で前記第２キャパシタに直列接続され、前記第１モード時にオフし、前記第２モード時にオンする第４トランジスタと、
前記第２トランジスタのゲートと前記第１基準電位ノードとの間に接続される第３キャパシタと、
前記第２トランジスタのゲートと前記第１基準電位ノードとの間で前記第３キャパシタに直列接続され、前記第１モード時にオンし、前記第２モード時にオフする第５トランジスタと、
前記第３トランジスタのゲートと前記第２基準電位ノードとの間に直列接続される第２抵抗及び第３抵抗と、
前記第２モード時に、前記第２抵抗及び前記第３抵抗の接続ノードの電位を前記第１基準電位ノードの電位よりも低い電位に設定するチャージポンプ回路と、を備える、高周波増幅回路。
前記第１キャパシタ及び前記第１抵抗に並列接続される第４キャパシタ及び第６トランジスタを備え、
前記第１キャパシタは、前記第４キャパシタよりも小さいキャパシタンスを有し、
前記第６トランジスタは、前記第１モードではオフに設定され、前記第２モードではオンに設定される、請求項１に記載の高周波増幅回路。
前記第１トランジスタは、前記第２モード時には、前記第２キャパシタを含めた容量結合により、前記高周波入力信号を前記第２トランジスタのソース側に伝送する、請求項１又は２に記載の高周波増幅回路。
前記第５トランジスタのゲートと、前記第２抵抗及び前記第３抵抗の接続ノードと、の間に接続される第４抵抗を備える、請求項１乃至３のいずれか一項に記載の高周波増幅回路。
前記第３抵抗の一端は前記第２基準電位ノードに接続され、前記第３抵抗の他端は、前記第２抵抗の一端と、前記第４抵抗の一端と、前記チャージポンプ回路の出力ノードとに接続され、
前記第２抵抗の他端は前記第３トランジスタのゲートに接続され、
前記第４抵抗の他端は前記第４トランジスタのゲートに接続される、請求項４に記載の高周波増幅回路。
前記第３トランジスタのボディに接続されるアノードと、前記第３トランジスタのゲートに接続されるカソードと、を有するダイオードを備える、請求項１乃至４のいずれか一項に記載の高周波増幅回路。
高周波入力信号を増幅する増幅器と、
第１モード時には前記高周波入力信号が入力される第１ノードと前記増幅器の入力ノードとの間の入力信号経路を導通し、第２モード時には前記入力信号経路を遮断する第１トランジスタと、
前記第１モード時には前記増幅器の出力ノードと当該高周波増幅回路の出力信号を出力する第２ノードとの間の出力信号経路を導通し、前記第２モード時には前記出力信号経路を遮断する第２トランジスタと、
前記第１モード時には前記入力信号経路から前記増幅器を介さずに前記第２ノードに前記高周波入力信号をバイパスするバイパス信号経路を遮断し、前記第２モード時には前記バイパス信号経路を導通する第３トランジスタ及び第４トランジスタと、
前記入力信号経路を第１基準電位ノードに短絡するか否かを切り替える第５トランジスタと、
前記出力信号経路を前記第１基準電位ノードに短絡するか否かを切り替える第６トランジスタと、
前記バイパス信号経路を前記第１基準電位ノードに短絡するか否かを切り替える第７トランジスタと、
前記第１トランジスタのゲートと、前記第１乃至第７トランジスタのオン又はオフを切替制御する制御信号を入力するする制御信号ノードと、の間に直列接続される第１抵抗及び第２抵抗と、
前記第２トランジスタのゲートと前記制御信号ノードとの間に直列接続される第３抵抗及び第４抵抗と、
前記第７トランジスタのゲートと前記制御信号ノードとの間に直列接続される第５抵抗及び第６抵抗と、
前記第２モード時に、前記第１抵抗及び前記第２抵抗の接続ノードと、前記第３抵抗及び前記第４抵抗の接続ノードと、前記第５抵抗及び前記第６抵抗の接続ノードとの電位を前記第１基準電位ノードよりも低くするチャージポンプ回路と、を備える、高周波増幅回路。
前記チャージポンプ回路は、前記第２モード時には、前記制御信号ノードから前記第２抵抗を通って前記制御信号ノードに戻る経路と、前記制御信号ノードから前記第４抵抗を通って前記制御信号ノードに戻る経路と、前記制御信号ノードから前記第６抵抗を通って前記制御信号ノードに戻る経路とにより、電流を流すチャージポンプ動作を行い、前記第１モード時には前記チャージポンプ動作を停止する、請求項７に記載の高周波増幅回路。
ＳＯＩ（Silicon On Insulator）基板上に配置される複数の高周波増幅回路と、
前記複数の高周波増幅回路のそれぞれに対応して前記ＳＯＩ基板上に配置され、複数の高周波信号の１つを選択して、対応する高周波増幅回路に供給する複数の高周波スイッチと、を備え、
前記複数の高周波増幅回路のうち少なくとも一つは、
高周波入力信号を増幅するソース接地の第１トランジスタと、
前記第１トランジスタで増幅された信号をさらに増幅して出力信号を生成するゲート接地の第２トランジスタと、
前記第１トランジスタのソースと第１基準電位ノードとの間に接続される第１インダクタと、
前記第２トランジスタのドレインと第２基準電位ノードとの間に接続される第２インダクタと、
前記第１トランジスタのソースと前記第１インダクタとの間に接続され、第１モードでオンし、第２モードでオフする第３トランジスタと、
前記第２トランジスタのドレインと前記第２インダクタとの接続ノードと、当該高周波増幅回路の出力ノードと、の間に直列接続される第１キャパシタ及び第１抵抗と、
前記第１トランジスタのゲートと前記第１トランジスタのソースとの間に接続される第２キャパシタと、
前記第１トランジスタのゲートと前記第１トランジスタのソースとの間で前記第２キャパシタに直列接続され、前記第１モード時にオフし、前記第２モード時にオンする第４トランジスタと、
前記第２トランジスタのゲートと前記第１基準電位ノードとの間に接続される第３キャパシタと、
前記第２トランジスタのゲートと前記第１基準電位ノードとの間で前記第３キャパシタに直列接続され、前記第１モード時にオンし、前記第２モード時にオフする第５トランジスタと、
前記第３トランジスタのゲートと前記第２基準電位ノードとの間に直列接続される第２抵抗及び第３抵抗と、
前記第２モード時に、前記第２抵抗及び前記第３抵抗の接続ノードの電位を前記第１基準電位ノードの電位よりも低い電位に設定するチャージポンプ回路と、を備える、半導体装置。