KR100623453B1

KR100623453B1 - 고주파 스위칭 회로

Info

Publication number: KR100623453B1
Application number: KR1020040024842A
Authority: KR
Inventors: 히다카켄이치; 타라카쯔시; 나카쯔카타다요시
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2003-04-16
Filing date: 2004-04-12
Publication date: 2006-09-18
Also published as: US7106121B2; EP1469602A3; CN1538621A; CN1311631C; JP2004320439A; US20040207454A1; EP1469602A2; KR20040090445A; JP3790227B2

Abstract

직렬 접속한 디프레션형의 4개의 FET의 양단 및 중점에 5개의 저항의 일단을 각각 접속하고, 5개의 저항의 타단에 소정의 전압을 인가함으로써 4개의 FET의 소스-드레인 전위를 고정한다. 각 FET의 소스-드레인 전위를 고정함으로써 각 FET의 게이트-소스 간에 각 FET를 온으로 하기 위한 바이어스 전압을 안정하게 인가하고, FET의 온/오프의 스위칭을 확실하게 행한다.

Description

고주파 스위칭 회로{HIGH FREQUENCY SWITCH CIRCUIT}

도 1은 본 발명의 제 1 실시예의 고주파 스위칭 회로의 구성을 도시하는 회로도이다.

도 2는 본 발명의 제 3 실시예의 고주파 스위칭 회로의 구성을 도시하는 회로도이다.

도 3은 본 발명의 제 4 실시예의 고주파 스위칭 회로의 구성을 도시하는 회로도이다.

도 4는 본 발명의 제 5 실시예의 고주파 스위칭 회로의 구성을 도시하는 회로도이다.

도 5A는 본 발명의 제 3 실시예의 고주파 스위칭 회로에 있어서의 제어단자의 전압 파형을 도시하는 파형도이다.

도 5B는 본 발명의 제 3 실시예의 고주파 스위칭 회로에 있어서의 출력 신호 파형을 도시하는 파형도이다.

도 6A는 본 발명의 제 5 실시예의 고주파 스위칭 회로에 있어서의 제어단자의 전압 파형을 도시하는 파형도이다.

도 6B는 본 발명의 제 5 실시예의 고주파 스위칭 회로에 있어서의 출력 신호 파형을 도시하는 파형도이다.

도 7은 본 발명의 제 6 실시예의 고주파 스위칭 회로의 구성을 도시하는 회로도이다.

도 8은 전압 선택 회로의 일례의 구성을 도시하는 회로도이다.

도 9는 고주파 스위칭 회로의 선행기술의 구성을 도시하는 회로도이다.

(도면의 주요부분에 대한 부호의 설명)

101~104 … 디프레션형 제 1 내지 제 4 FET

201~204 … 제 1 내지 제 4 저항기

205~209 … 제 5 내지 제 9 저항기

301 … 제 1 고주파 신호 출력 단자

302 … 제 2 고주파 신호 출력 단자

401 … 제 1 제어단자

402 … 제 2 제어단자

본 발명은 스위치 반도체 집적회로 및 통신단말장치에 내장된 고주파 스위칭 회로에 관한 것이다. 특히, 본 발명은 저 삽입 손실 또한 고 아이솔레이션, 저왜곡특성이 요구되는 고주파 스위칭 회로 및 이것을 이용한 통신단말장치에 적합한 것이다. 상기 고주파 스위칭 회로는, 예컨대, 휴대전화의 안테나 스위치로서 사용된다.

최근, 자동차 전화나 휴대전화 등을 시초로 하는 이동체 통신 비즈니스의 발전은 눈부시고, 세계 각국에 있어서 다양한 이동체 통신 시스템의 운용이 개시되고 있다. 한편, 이들 이동체 통신시스템에서는 많은 휴대단말의 신호처리부분에 반도체 전계 효과 트랜지스터[FET(Field-effect transistor)]가 사용되고 있다. 특히, 휴대성이 중요시되는 휴대단말의 경우, 소형화와 저전압구동과 저소비전력화를 동시에 실현할 수 있는 반도체 집적회로소자로서 GaAs-FET를 이용한 모놀리식 마이크로웨이브 IC[MMIC(Monolithic Microwave IC)]가 한창 개발되고 있다. MMIC 중에서도 휴대단말 내에서 고주파 신호를 스위칭하는 고주파 스위치의 개발이 중요하게 되고 있다.

FET를 스위칭 장치로서 사용하기 위해서는 FET의 게이트 단자에 인가하는 바이어스 전압을 제어할 필요가 있다. 예컨대, 게이트 단자에 핀치 오프 전압보다 충분히 높은 게이트 바이어스를 인가하여 드레인-소스 간의 임피던스를 낮게 함으로써 FET를 온 상태로 제어한다. 반대로, 게이트 단자에 핀치 오프 전압보다 충분히 낮은 게이트 바이어스를 인가하여 드레인-소스 간의 임피던스를 높게 함으로써 FET를 오프 상태로 제어한다.

이와 같이 하여, GaAs-FET를 단일체로 스위칭 장치로서 이용하는 경우, 삽입 손실은 작지만 아이솔레이션을 높게 할 수 없다라는 문제가 있다. FET 단일체로 고 아이솔레이션을 얻기 위해서는 FET의 게이트 폭을 작게 하면 좋다. 그런데, 게이트 폭을 작게 하면 온 저항이 증대하기 때문에 삽입 손실이 악화된다라는 문제가 있다. 따라서, 저 삽입 손실, 고 아이솔레이션의 양립은 어렵다.

이와 같이, FET 단일체에서는 저 삽입 손실, 고 아이솔레이션의 양립은 어렵지만 FET를 조합시킴으로써 상기 문제의 해결이 도모되고 있다.

이와 같은 구성의 고주파 스위칭 회로의 예로서, 신호 경로에 대해서 직렬로 되어 있는 직렬 FET와 병렬로 되어 있는 병렬 FET가 각각 1개씩 조합된 SPDT (Single Pole Dual Throw) 스위치가 있다[예컨대, 일본 특허 공개 평8-213893호 공보(제 2 ~ 3페이지, 제 2 도) 참조]. 직렬 FET는 신호 라인에 삽입 접속된 FET를 말하고, 병렬 FET는 신호 라인과 그라운드(ground) 사이에 접속된 FET를 말한다.

이 구성으로 함으로써 오프 상태의 직렬 FET의 기생 용량 성분을 통해서 누출되어 오는 RF신호를, 온 상태에 있는 병렬의 FET에 의해 그라운드에 인입할 수 있고, 고 아이솔레이션이 얻어지도록 된다.

또한, 오프 상태의 직렬 FET로부터의 신호의 누출을 저감하기 위해서 직렬의 1개의 FET와 병렬의 1개의 FET로 구성되는 FET 회로를, 1단이 아닌 복수단 종속 접속하는 것도 고려되고 있다. 이와 같이 구성함으로써 1단의 FET 회로에서 발생하고 있던 신호의 누출을 저감할 수 있도록 된다.

그러나, 이와 같은 FET 회로를 복수 종속 접속한 구성에서는 직렬 접속된 복수의 직렬 FET의 중간 접속점에서의 전압이 결정되지 않기 때문에 직렬 FET의 동작이 불안정하게 되고, 게이트 전압의 제어에 의해 확실하게 온/오프의 스위칭을 행할 수 없게 된다.

이 때문에 복수의 FET의 직렬 접속 회로에 있어서의, 각 FET의 소스-드레인 간을 각각 저항에 의해 접속한다라는 것이 보고되고 있다[예컨대, 일본 특허 공개 2000-277703호 공보(제 4 ~ 5페이지, 제 1 도) 참조]. 이와 같은 접속을 행한 것을 도 9에 나타낸다. 도 9에 있어서 부호 111~114는 직렬로 접속된 FET를 도시한다. 부호 211~214는 FET(111~114)의 게이트에 일단이 접속된 저항기를 도시한다. 부호 215~218은 FET(111~114)의 소스-드레인 간을 각각 접속하는 저항기를 도시한다. 부호 311,312는 각각 고주파 신호 입출력 단자를 도시한다. 부호 411은 저항기 (211~214)의 타단에 공통으로 접속되어 FET(111~114)의 온/오프를 제어하는 제어신호가 입력되는 제어단자를 도시한다.

이와 같이, FET(111~114)의 소스-드레인 간을 저항기(215~218)로 접속하는 구성에 의해, 복수의 직렬 접속된 직렬 FET(111~114)의 중간 접속점의 전압의 결정이 이루어지고, FET의 동작이 안정화된다.

상기 선행기술의 구성에서는 복수의 FET의 직렬 접속한 구성에 있어서 FET끼리의 중간 접속점에서의 전압은 결정된다. 그런데, 그 전압은 FET의 게이트 전압과 FET의 게이트-소스 간 저항(Rgs) 및 게이트-드레인 간 저항(Rgd)에 의해 임의로 결정되는 값이다.

임의의 전압으로, FET를 오프 상태로 하고자 한 경우, 게이트 전압이 변화하기 위해서 중간 접속점의 전압도 변화하기 때문에 신호가, 예컨대, 편측의 고주파 신호 입출력 단자(311)로부터 입력되어 있던 경우, 상기 신호를 확실하게 차단할 수 없게 된다. 특히, 대 신호가 입력된 경우, FET를 확실하게 오프 상태로 할 수 없으므로 신호의 누출이 발생한다.

여기서, 대 신호가 입력된 경우에 FET를 확실하게 오프로 할 수 없게 되는 이유에 관해서 설명한다. FET로 구성되는 고주파 스위칭 회로에 고주파 신호가 입력되는 경우, 입력된 전력에 의해 전압의 진폭이 변화한다. 큰 전력의 신호가 입력된 경우에는 전압 진폭도 크게 된다. 그 결과, 고주파 전압의 파형의 피크 부근의 타이밍으로, FET의 게이트-소스 간의 상태를 역 바이어스상태로 유지할 수 없게 됨으로써 고주파 전압의 파형의 피크 부근에서 FET가 일시적으로 도통하여 버리기 때문이다. 이 점은 일본 특허 공개 평7-106937호 공보에 상세하게 기재되어 있다.

또한, 예컨대, 안테나 스위치로서 FET를 이용하는 경우에 가장 우선되는 것은 삽입 손실의 저감이다. 이 삽입 손실의 저감에는 FET의 온 저항의 저감이 필요하다. FET를 순 바이어스상태에서 이용함으로써 FET의 온 저항의 값을 내릴 수 있다. 그런데, 상기 선행기술의 구성에서는 임의로 중간 접속점의 전압이 결정되기 때문에 온 저항의 값이 가장 낮은 상태에서 고주파 스위칭 회로를 사용할 수 없었다.

따라서, 본 발명의 목적은 대 신호 입력시에도 FET의 오프 상태를 유지할 수 있는 고주파 스위칭 회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 온 상태시, 확실하게 순 바이어스 상태에서 사용할 수 있고, 삽입 손실을 저감할 수 있는 고주파 스위칭 회로를 제공하는 것이다.

상기 선행기술의 구성의 과제를 해결하기 위하여 제 1 발명의 고주파 스위칭 회로는 고주파 신호를 입출력하는 제 1 고주파 신호 입출력 단자 및 제 2 고주파 신호 입출력 단자와, 상기 제 1 고주파 신호 입출력 단자와 상기 제 2 고주파 신호 입출력 단자 사이에 배치된 복수개의 FET의 직렬 접속 회로를 구비하고, 상기 복수개의 FET의 게이트 단자에 하이레벨 전압과 로우레벨 전압을 선택적으로 인가하여 상기 복수개의 FET의 온 상태와 오프 상태의 스위칭을 행하는 것이고, 복수개의 FET의 직렬 접속 회로의 양단 및 각 중간 접속점에 개별의 저항기 각각을 통해 소정의 전압을 인가함으로써 상기 복수개의 FET의 직렬 접속 회로의 양단 및 각 중간 접속점의 전위를 고정하고 있다.

이 구성에 의하면 복수개의 FET의 직렬 접속 회로의 양단 및 각 중간 접속점에 개별의 저항기 각각을 통해 소정의 전압을 인가함으로써 복수개의 FET의 직렬 접속 회로의 양단 및 중간 접속점, 즉, 복수개의 FET의 소스-드레인의 전압을 고정하고 있으므로 입력신호의 레벨에 따라서 소스-드레인의 전압이 변동하는 것은 아니다. 따라서, 예측되는 입력신호의 레벨의 최대값에 대응하여 소스-드레인의 전압을 설정할 수 있게 된다. 이와 같이, 소스-드레인 전압을 설정함으로써 대 신호 입력시에도 각 FET의 오프 상태를 유지할 수 있다. 또한, 이 구성에 의해 각 FET가 온 상태시, 각 FET를 확실하게 순 바이어스 상태에서 사용할 수 있으므로 삽입 손실을 저감할 수 있다.

만약, 소스-드레인 전압을 고정하지 않으면 오프 상태로 있는 직렬 접속된 2개의 FET의 중점의 전위가 확정되지 않는다. 그 때, 2개의 FET의 중점의 전위가 FET의 게이트 전압에 가까와지는 방향으로 변화된 경우, 대 신호 입력시에 FET의 소스-드레인 간을 역 바이어스 상태로 유지할 수 없고, 대 신호 입력시에 각 FET의 오프 상태를 유지할 수 없게 된다.

제 2 발명의 고주파 스위칭 회로는 제 1 FET의 드레인 단자와 제 2 FET의 소스 단자를 접속하고, 상기 제 2 FET의 드레인 단자와 제 3 FET의 소스 단자를 접속하고, 상기 제 3 FET의 드레인 단자와 제 4 FET의 소스 단자를 접속하고 있다. 또한, 제 1 FET의 소스 단자를 제 1 고주파 신호 입출력 단자에 접속하고, 제 4 FET의 드레인 단자를 제 2 고주파 신호 입출력 단자에 접속하고, 제 1 FET의 게이트 단자에 제 1 저항기의 일단을 접속하고 제 2 FET의 게이트 단자에 제 2 저항기의 일단을 접속하고, 제 3 FET의 게이트 단자에 제 3 저항기의 일단을 접속하고, 제 4 FET의 게이트 단자에 제 4 저항기의 일단을 접속하고, 제 1 내지 제 4 저항기의 타단을 제 1 제어단자에 공통으로 접속하고 있다. 또한, 제 1 고주파 신호 입출력 단자에 제 5 저항기의 일단을 접속하고, 제 1 FET와 제 2 FET의 접속점에 제 6 저항기의 일단을 접속하고, 제 2 FET와 제 3 FET의 접속점에 제 7 저항기의 일단을 접속하고, 제 3 FET와 제 4 FET의 접속점에 제 8 저항기의 일단을 접속하고, 제 2 고주파 신호 입출력 단자에 제 9 저항기의 일단을 접속하고, 제 5 내지 제 9 저항기의 타단을 제 2 제어단자에 공통으로 접속하고 있다. 또한, 제 1 제어단자에 하이레벨 전압과 로우레벨 전압을 선택적으로 인가하고, 제 2 제어단자에 소정의 전압을 인가하도록 되어 있다.

이 구성에 의하면 제 1 고주파 신호 입출력 단자에 제 5 저항기의 일단을 접속하고, 제 1 FET와 제 2 FET의 접속점에 제 6 저항기의 일단을 접속하고, 제 2 FET와 제 3 FET의 접속점에 제 7 저항기의 일단을 접속하고, 제 3 FET와 제 4 FET의 접속점에 제 8 저항기의 일단을 접속하고, 제 2 고주파 신호 입출력 단자에 제 9 저항기의 일단을 접속하고, 제 5 내지 제 9 저항기의 타단을 제 2 제어단자에 공통으로 접속하고, 제 2 제어단자에 소정의 전압을 인가하도록 하고 있다. 그 때문에 제 1 내지 제 4 FET의 직렬 접속 회로의 양단 및 중간 접속점, 즉, 제 1 내지 제 4 FET의 소스-드레인의 전압을 고정할 수 있다. 그 결과, 대 신호 입력시에도 제 1 내지 제 4 FET의 오프 상태를 유지할 수 있다. 또한, 이 구성에 의해 제 1 내지 제 4 FET가 온 상태일 때, 제 1 내지 제 4 FET를 확실하게 순 바이어스 상태로 사용할 수 있으므로 삽입 손실을 저감할 수 있다.

상기 제 2 발명의 고주파 스위칭 회로에 있어서는 제 3 제어단자에 승압회로의 전압 입력 단자를 접속하고, 승압회로의 전압 출력 단자에 제 2 제어단자를 접속하고, 승압회로의 전압 출력 단자에 논리회로의 전원 전압 단자를 접속하고, 제 4 제어단자에 논리회로의 신호 입력 단자를 접속하고, 논리회로의 신호 출력 단자에 제 1 제어단자를 접속하는 것이 바람직하다.

이 구성에 의하면 외부로부터 제 3 및 제 4 제어단자에 입력되는 제어신호를 승압회로에서 승압하여 제 2 및 제 1 제어단자에 주도록 하고 있으므로 동일 직렬수의 FET로 구성한 경우, 승압회로를 이용한 쪽이 보다 높은 핸들링 파워를 얻을 수 있다. 이것은 즉, 보다 높은 입력 전력을 갖는 신호를 확실하게 스위칭하는 것이 가능하게 된다라는 것이다. 또한, 동일 핸들링 파워가 요구되는 경우에도 FET의 단수를 줄일 수 있고, 칩 사이즈 저감에 효과적이다. 상기 핸들링 파워라는 것은 취급되는 전력을 의미한다. 즉, 소정 전압이 고주파 스위칭 회로에 주어졌을 때에 고주파 스위칭 회로에서 취급하는 것(스위칭을 행하는 것)이 가능한 전력을 의미한다.

또한, 상기 제 2 발명의 고주파 스위칭 회로에 있어서는 제 3 제어단자에 승압회로의 전압 입력 단자를 접속하고, 승압회로의 전압 출력 단자에 다이오드의 애노드를 접속하고, 다이오드의 캐소드에 제 2 제어단자를 접속하고, 승압회로의 전압 출력 단자에 논리회로의 전원 전압 단자를 접속하고, 제 4 제어단자에 논리회로의 신호 입력 단자를 접속하고, 논리회로의 신호 출력 단자에 제 1 제어단자를 접속하는 것이 바람직하다.

이 구성에 의하면 외부로부터 제 3 및 제 4 제어단자에 입력되는 제어신호를 승압회로에서 승압하여 제 2 및 제 1 제어단자에 줄 때에 제 2 제어단자의 전압을 제 1 제어단자의 전압보다 다이오드의 순방향 전압 하강분만큼 낮게 할 수 있으므로 승압회로를 이용한 경우에 있어서, 보다 저항치가 낮은 바이어스 상태에서 FET를 사용할 수 있고, 선행기술보다 낮은 삽입 손실로 할 수 있다. 승압회로에 의한 효과에 관해서는 상기와 마찬가지이다.

또한, 상기 제 2 발명의 고주파 스위칭 회로에 있어서는 제 3 제어단자에 승압회로의 전압 입력 단자를 접속하고, 승압회로의 전압 출력 단자에 전압 선택 회로의 한쪽의 전압 입력 단자를 접속하고, 제 3 제어단자에 전압 선택 회로의 다른쪽의 전압 입력 단자를 접속하고, 전압 선택 회로의 전압 출력 단자에 제 2 제어단자를 접속하고, 승압회로의 전압 출력 단자에 논리회로의 전원 전압 단자를 접속하 고, 제 4 제어단자에 논리회로의 신호 입력 단자를 접속하고, 논리회로의 신호 출력 단자에 제 1 제어단자를 접속하고, 제 4 제어단자에 전압 선택 회로의 스위칭 제어단자를 접속하고, 제 4 제어단자에 제 1 내지 제 4 FET를 오프로 하는 제어신호가 주어졌을 때에 전압 선택 회로가 제 3 제어단자의 전압을 선택하고, 제 4 제어단자에 제 1 내지 제 4 FET를 온으로 하는 제어신호가 주어졌을 때에 전압 선택 회로가 승압회로의 출력전압을 선택하는 것이 바람직하다.

이 구성에 의하면 제 3 제어단자의 전압과 승압회로의 출력전압을 선택적으로 제 2 제어단자에 가하는 전압 선택 회로가 설치되어 있음으로써 제 1 내지 제 4 FET를 오프에서 온으로 변화시킬 때의 제 2 제어단자의 전압을 낮게 할 수 있다. 그 결과, 제 4 제어단자에 가해지는 제어신호가, 제 1 내지 제 4 FET를 오프로 하는 상태로부터 온으로 하는 상태로 변화하였을 때에 제 1 내지 제 4 FET의 바이어스를 빠르게 순 바이어스 상태로 이행시킬 수 있고, 제 1 내지 제 4 FET가 오프에서 온으로 변화할 때의 타이밍의 지연을 적게 할 수 있다.

상기 제 2 발명의 고주파 스위칭 회로에 있어서는 제 3 제어단자에 승압회로의 전압 입력 단자를 접속하고, 승압회로의 전압 출력 단자에 전압 선택 회로의 한쪽의 전압 입력 단자를 접속하고, 제 3 제어단자에 전압 선택 회로의 다른쪽의 전압 입력 단자를 접속하고, 전압 선택 회로의 전압 출력 단자에 다이오드의 애노드를 접속하고, 다이오드의 캐소드에 제 2 제어단자를 접속하고, 승압회로의 전압 출력 단자에 논리회로의 전원 전압 단자를 접속하고, 제 4 제어단자에 논리회로의 신호 입력 단자를 접속하고, 논리회로의 신호 출력 단자에 제 1 제어단자를 접속하 고, 제 4 제어단자에 전압 선택 회로의 스위칭 제어단자를 접속하고, 제 4 제어단자에 제 1 내지 제 4 FET를 오프로 하는 제어신호가 주어졌을 때에 전압 선택 회로가 제 3 제어단자의 전압을 선택하고, 제 4 제어단자에 제 1 내지 제 4 FET를 온으로 하는 제어신호가 주어졌을 때에 전압 선택 회로가 승압회로의 출력전압을 선택하는 것이 바람직하다.

상기 구성의 고주파 스위칭 회로에 있어서는 제 5 내지 제 9 저항기의 저항값을 1㏀ 이상으로 하는 것이 바람직하다.

이 구성에 의하면 제 1 내지 제 4 FET를 통과하는 신호가 제 5 내지 제 9 저항기를 통해서 누출되는 것을 방지할 수 있다.

이상 설명한 바와 같이, 본 발명의 고주파 스위칭 회로에 의하면 복수의 FET의 직렬 접속 회로를 이용할 때에 FET의 직렬 접속 회로의 양단과 중간 접속점의 전위를 고정함으로써 대 신호 입력시에도 각 FET의 오프 상태를 유지할 수 있다. 또한, 이 구성에 의해 각 FET가 온 상태일 때, 각 FET를 확실하게 순 바이어스상태에서 사용할 수 있으므로 삽입 손실을 저감할 수 있고, 우수한 고주파 특성을 얻을 수 있다.

(제 1 실시예)

도 1에 본 발명의 제 1 실시예의 고주파 스위칭 회로의 회로도를 도시한다. 도 1에 있어서 부호 101~104는 직렬 접속된 디프레션(depression)형 제 1 내지 제 4 FET를 도시한다. 부호 201~204는 제 1 내지 제 4 FET(101~104)에 게이트 바이어스를 주는 제 1 내지 제 4 저항기를 도시한다. 부호 205~209는 제 1 내지 제 4 FET (101~104)의 소스-드레인 전압을 고정하는 제 5 내지 제 9 저항기를 도시한다. 부호 301은 제 1 고주파 신호 입출력 단자를 도시하고, 부호 302는 제 2 고주파 신호 입출력 단자를 도시한다. 부호 401은 제 1 제어단자를 도시하고, 부호 402는 제 2 제어단자를 도시한다.

이하, 구체적인 접속관계에 관해서 설명한다. FET(101)의 드레인 단자와 FET (102)의 소스 단자가 접속되고, FET(102)의 드레인 단자와 FET(103)의 소스 단자가 접속되고, FET(103)의 드레인 단자와 FET(104)의 소스 단자가 접속되어 있다.

FET(101)의 소스 단자가 고주파 신호 입출력 단자(301)에 접속되고, FET (104)의 드레인 단자가 고주파 신호 입출력 단자(302)에 접속되어 있다.

FET(101)의 게이트 단자에 저항기(201)의 일단이 접속되고, FET(102)의 게이트 단자에 저항기(202)의 일단이 접속되고, FET(103)의 게이트 단자에 저항기(203)의 일단이 접속되고, FET(104)의 게이트 단자에 저항기(204)의 일단이 접속되어 있다. 저항기(201~204)의 타단은 제어단자(401)에 공통으로 접속되어 있다.

고주파 신호 입출력 단자(301)에 저항기(205)의 일단이 접속되고, FET(101)와 FET(102)의 접속점에 저항기(206)의 일단이 접속되고, FET(102)와 FET(103)의 접속점에 저항기(207)의 일단이 접속되고, FET(103)와 FET(104)의 접속점에 저항기 (208)의 일단이 접속되고, 고주파 신호 입출력 단자(302)에 저항기(209)의 일단이 접속되어 있다. 저항기(205~209)의 타단은 제어단자(402)에 공통으로 접속되어 있다.

상기와 같이 구성된 고주파 스위칭 회로에 관해 이하에서 동작을 설명한다.

고주파 신호 입력 단자(301)에 입력된 신호를 고주파 신호 입출력 단자(302)로부터 출력하는 경우, 제어단자(401)에 하이레벨의 전압을 인가한다.

또한, 제어단자(402)에 하이레벨의 전압을 인가함으로써 저항기(205~209)를 통해서 고주파 신호 입출력 단자(301~302) 및 FET(101~104)의 직렬 회로의 중간 접속점에, 제어단자(402)에 주어지는 하이레벨의 전압이 가해진다. 그 결과, 고주파 신호 입출력 단자(301,302) 및 FET(101~104)의 직렬 회로의 중간 접속점의 전위가 고정된다.

이 때, FET(101~104)에는 문턱값이 -1V정도의 디프레션형 FET가 사용되고 있으므로 상기 전압 조건에 있어서 FET(101~104)는 온 상태로 된다.

이 때, 제어단자(402)에 인가하는 전압을 적절하게 설정하면 제어단자(401)와 제어단자(402)의 전압차에 의해 FET(101~104)를 충분한 순 바이어스 전압으로 구동할 수 있음으로써 FET(101~104)에는 충분히 낮은 온 저항값이 얻어진다. 예컨대, 제어단자(401)에 3V, 제어단자(402)에 2.5V를 인가한 경우, FET(101~104)의 게이트와 소스-드레인의 전위의 차를 0.5V로 할 수 있음으로써 FET(101~104)에는 충분한 순 바이어스상태가 얻어진다.

또한, 고주파 신호 입력 단자(301)에 입력된 신호를 고주파 신호 입출력 단자(302)로부터 출력하지 않는 경우, 제어단자(401)에 로우레벨의 전압을 인가한다.

또한, 제어단자(402)에 하이레벨의 전압을 인가함으로써 저항기(205~209)를 통해서 고주파 신호 입출력 단자(301,302) 및 FET(101~104)의 직렬 회로의 중간 접속점에 제어단자(402)에 주어지는 하이레벨의 전압이 가해진다. 그 결과, 고주파 신호 입출력 단자(301,302) 및 FET(101~104)의 직렬 회로의 중간 접속점의 전위가 고정된다.

이 때, FET(101~104)에는 문턱값이 -1V정도의 디프레션형 FET가 사용되고 있으므로 상기 전압 조건에 있어서 FET(101~104)는 오프 상태로 된다.

이 때, 제어단자(402)에 인가하는 전압을 적절하게 설정하면 제어단자(401)와 제어단자(402)의 전압차에 의해 FET(101~104)에 대해서 충분한 역 바이어스상태를 인가할 수 있음으로써 FET(101~104)를 확실히 오프할 수 있는 상태로 되고, 그 결과, 높은 아이솔레이션이 얻어진다. 예컨대, 제어단자(401)에 0V, 제어단자(402)에 2.5V를 인가한 경우, FET(101~104)의 게이트와 소스-드레인의 전위의 차를 -2.5V로 할 수 있음으로써 FET(101~104)에는 충분한 역 바이어스상태가 얻어진다.

이와 같은 구성을 한 경우에는 복수개의 FET(101~104)의 직렬 회로의 양단 및 각 중간 접속점의 전위를 고정할 수 있고, 대 신호 입력시에도 FET(101~104)의 오프 상태를 유지할 수 있다. 또한, 온 상태시, 확실히 순 바이어스상태에서 사용할 수 있게 되고, 예컨대, 안테나 스위치로서 이용하였을 때의 삽입 손실을 저감할 수 있다. 결국, 선행기술과 같이, FET의 소스-드레인을 저항으로 접속하는 경우에 비해서, 보다 저항값이 낮은 바이어스상태에서 사용할 수 있고, 선행기술보다 낮은 삽입 손실로 할 수 있다.

(제 2 실시예)

본 발명의 회로는 제 1 실시예에 있어서 FET(101~104)의 직렬 회로의 양단 및 중간 접속점의 전위를 고정하는 저항기(205~209)의 저항값을 1㏀ 이상으로 하는 구성을 갖는다. 저항기(205~209)의 저항값의 상한은 특별히 규정되는 것은 아니지만 실용상 1㏁정도 이하 내지 10㏁정도 이하의 저항을 사용하는 것이 바람직하다. 또한, 저항기(201~204)의 저항값은, 예컨대, 수십 ㏀ ~ 수백 ㏀의 범위로 설정된다.

이 구성에 의해 FET(101~104)를 통과하는 신호가 저항기(205~209)를 통해서 누출되는 것을 방지할 수 있다. 그 외의 효과는 제 1 실시예와 마찬가지이다.

(제 3의 실시예)

도 2에 본 발명의 제 3 실시예의 고주파 스위칭 회로의 회로도를 도시한다. 상기 제 1 실시예에 있어서는 제어단자(401) 및 제어단자(402)에는 외부로부터 공급되는 전압을 그대로 인가하고 있었다. 그러나, 이 제 3 실시예에서는 외부로부터 인가되는 전압을 일단 승압하고, 그 승압 전압을 제어단자((401) 및 제어단자(402)에 인가하는 것을 특징으로 하고 있다.

이를 위해, 이 제 3 실시예에서는 제 1 실시예의 구성에, 승압회로(1001)와 논리회로(1002)가 추가되고, 상기 승압회로(1001)에 제어 전압을 인가하는 제어단자(403)와, 논리회로(1002)에 제어 전압을 인가하는 제어단자(404)가 추가되어 있다. 승압회로(1001)는 제어단자(403)로부터 인가된 전압을, 충전 펌프를 이용하여 원하는 전압까지 상승시키는 것이다. 논리회로(1002)는 승압회로(1001)에 의해서 승압된 전압을 전원 전압으로서 이용함으로써 제어단자(404)로부터 입력된 제어신호를, 승압 전압의 레벨을 갖는 제어신호로 변환시킬 수 있는 것이다. 상기 논리회로(1002)로서는 NAND회로나 NOR회로 등의 일반적인 것이 사용된다.

구체적으로 설명하면 제어단자(403)의 승압회로(1001)의 전압 입력 단자 (1001A)를 접속하고, 승압회로(1001)의 전압 출력 단자(1001B)에 제어단자(402)를 접속하고, 승압회로(1001)의 전압 출력 단자(1001C)에 논리회로(1002)의 전원 전압 단자(1002A)를 접속하고, 제어단자(404)에 논리회로(1002)의 신호 입력 단자 (1002B)를 접속하고, 논리회로(1002)의 신호 출력 단자(1002C)에 제어단자(401)를 접속하고 있다. 그 외의 구성은 도 1과 마찬가지이다.

제 1 실시예에 있어서는 제어단자(402)에 인가되어 있던 전압을 제어단자 (403)에 인가하면 그 전압은 승압회로(1001)에 의해서 승압되고, 그 승압된 전압이 제어단자(402)에 인가된다.

또한, 제 1 실시예에 있어서는 제어단자(401)에 인가되어 있던 전압을 제어단자(404)로부터 논리회로(1002)에 인가함으로써 외부로부터 인가되는 전압 레벨을 갖는 제어신호를, 승압된 전압 레벨을 갖는 제어신호로 변환시킬 수 있다. 이 승압된 전압 레벨을 갖는 제어신호를 스위치 온 상태로 할 때는 하이레벨로 되고, 스위치 오프 상태로 할 때에는 로우레벨이 되도록 하여 제어단자(401)에 인가함으로써 제 1 실시예에 있어서는 외부로부터 공급된 전압 레벨로 제어되고 있던 것이, 보다 높은 전압 레벨로 제어할 수 있게 된다. 그 결과, 동일 단수의 FET로 구성한 경우, 승압회로를 이용한 쪽이, 보다 높은 핸들링 파워를 얻을 수 있도록 된다. 또한, 동일 핸들링 파워가 요구되는 경우에도 FET의 단수를 줄일 수 있고, 칩 사이즈 저감에 효과적이다.

(제 4 실시예)

도 3에 본 발명의 제 4 실시예의 고주파 스위칭 회로의 회로도를 도시한다. 이 실시예에서는 상기 제 3 실시예에 있어서 제어단자(402)와 승압회로(1001) 사이에 다이오드(501)를 삽입한 구성을 갖는다.

구체적으로는 승압회로(1001)의 전압 출력 단자(1001B)의 다이오드(501)의 애노드를 접속하고, 다이오드(501)의 캐소드에 제어단자(402)를 접속하고 있다. 그 외는 도 2와 마찬가지이다.

상기와 같이 구성된 고주파 스위칭 회로에 관해 이하에 동작을 설명한다.

제어단자(403)에 인가된 전압은 승압회로(1001)에 의해서 승압된다. 또한, 그 승압 전압이 다이오드(501) 및 저항(205~209)을 통해서 FET(101~104)의 소스-드레인에 인가된다. 그 결과, 승압회로(1001)에서 승압된 전압은 다이오드(501)에서 약 0.7V 내려간다. 또한, 그 전압이 저항기(205~209)를 통해서 고주파 신호 입출력 단자(301,302) 및, FET(101~104)의 중간 접속점에 인가됨으로써 이들 각 점의 전위는 고정된다.

이러한 구성을 가짐으로써 제어단자(401)에 주어지는 하이레벨의 제어신호의 전압 레벨보다, 고주파 신호 입출력 단자(301,302) 및 FET(101~104)의 중간 접속점에 주어지는 전압의 레벨을 약 0.7V 낮게 할 수 있으므로 제 1 실시예에서는 온인 경우에 제로 바이어스상태인 FET(101~104)를 약 0.7V의 순 바이어스상태로 할 수 있다. 따라서, 승압회로(101)를 이용한 경우에도 보다 저항값이 낮은 바이어스상태에서 사용할 수 있다. 따라서, 선행기술보다도 낮은 삽입 손실로 할 수 있다.

또한, 다이오드의 단수를 늘리고, 전압의 차를 크게 할 수도 있다.

(제 5 실시예)

도 4에 본 발명의 제 5 실시예의 고주파 스위칭 회로의 회로도를 도시한다. 상기 제 3 실시예에 있어서는 승압회로(1003)에 의한 승압 전압을 그대로 제어단자 (402)에 인가하는 구성이었다. 이것에 대해서 이 제 5 실시예에서는 전압 선택 회로(1003)가 추가되고, 전압 선택 회로(1003)에 의해 제어단자(403)로부터 입력된 제어 전압과, 승압회로(1001)에 의한 승압 전압 중 어느 한쪽을 선택적으로 제어단자(402)에 인가할 수 있도록 하고 있다.

구체적으로는 승압회로(1001)의 전압 출력 단자(1001B)에 전압 선택 회로 (1003)의 한쪽의 전압 입력 단자(1003A)를 접속하고, 제어단자(403)에 전압 선택 회로(1003)의 다른쪽의 전압 입력 단자(1003B)를 접속하고, 전압 선택 회로(1003)의 전압 출력 단자(1003C)에 제어단자(402)를 접속하고, 제어단자(404)에 전압 선택 회로(1003)의 스위칭 제어단자(1003D)를 접속하고 있다. 또한, 제어단자(404)에 FET(101~104)를 오프로 하는 제어신호가 주어졌을 때에 전압 선택 회로(1003)가 제어단자(403)의 전압을 선택하고, 제어단자(404)에 FET(101~104)를 온으로 하는 제어신호가 주어졌을 때에 전압 선택 회로(1003)가 승압회로(1001)의 출력 전압을 선택하도록 구성하고 있다. 그 외는 도 2와 마찬가지이다.

전압 선택 회로(1003)의 선택 제어에는 제어단자(404)로부터 입력되는 제어신호를 이용한다.

도 8에 전압 선택 회로(1003)의 일례의 회로도를 도시하고 있다. 도 8에 있 어서 부호 601,602,603은 P채널 MOS 트랜지스터를 도시하고, 부호 604는 N채널 MOS 트랜지스터를 도시하고, 부호 605는 선택 신호 입력 단자를 도시하고, 부호 606은 승압 전압(VCP)이 입력되는 승압 전압 입력 단자를 도시하고, 부호 607은 제어 전압[전원 전압(VDD)]이 입력되는 제어 전압 입력 단자를 도시하고, 부호 608은 전압 출력 단자를 도시한다.

이상과 같은 구성에 있어서 선택 신호 입력 단자(605)에 로우레벨의 전압을 가하면 P채널 MOS 트랜지스터(601,602,603)가 각각 온, 온, 오프, N채널 MOS 트랜지스터(604)가 오프로 되고, 전압 출력 단자(607)로부터 승압 전압(VCP)이 출력된다. 또한, 선택 신호 입력 단자(605)에 하이레벨의 전압을 가하면 P채널 MOS 트랜지스터(601,602,603)가 각각 오프, 오프, 온, N채널 MOS 트랜지스터(604)가 온으로 되고, 전압 출력 단자(607)로부터 전원 전압(VDD)이 출력된다.

고주파 스위칭 회로는 온 상태와 오프 상태를 스위칭하여 사용하는 것이고, 그 스위칭시에 제어신호를 입력하고나서 파형이 출력되기까지의 지연시간이 중요시 되고 있다.

상기 제 3 실시예에 있어서는 항상 승압회로(1001)로부터의 출력전압(승압 전압)을 제어단자(402)에 인가하고 있었다. 이 구성에서는, 도 5A에 도시하는 바와 같이, 소스-드레인의 전압이 승압된 후의 전압이므로 제어단자(404)에 입력된 제어신호가 논리회로(1002)에서 승압되고, 제어단자(401)의 전압이 상승하고, FET (101~104)를 온 상태로 하기 위한 전압에 도달하기까지 시간이 걸리므로 제어단자 (404)에 시간 0에서 제어신호를 입력하고나서 실제로, 도 5B에 도시하는 바와 같이, 출력 파형이 출력되기까지 지연이 발생한다.

상기 제 4 실시예와 같이, 다이오드(501)를 통해서 고주파 신호 입출력 단자 (301,302) 및 FET(101~104)의 중간 접속점의 전위를 고정한 경우는 제 3 실시예의 경우보다 소스-드레인의 전압이 낮으므로 약간 지연시간이 짧게 되지만 그 시간의 차는 짧은 것이다.

이 과제를 해결하기 위하여 FET(101~104)가 오프 상태인 경우는 전압 선택 회로(1003)에 의해 제어단자(403)의 전압이 그대로 제어단자(402)에 인가되고, FET (101~104)가 온 상태인 경우에 승압회로(1001)에서 승압된 전압이 제어단자(402)에 인가되도록 함으로써, 도 6A에 도시하는 바와 같이, 소스-드레인의 전압은 3V에서 승압후의 전압까지 상승을 시작한다.

이러한 구성을 가짐으로써 도 5A에 도시하는 소스-드레인의 전압이 승압회로 (1001)의 전압으로서 일정한 경우에 비해 FET(101~104)가 빠르게 역 바이어스상태를 벗어나므로 FET(101~104)를 빠르게 온 상태로 할 수 있다. FET(101~104)를 빠르게 온 상태로 할 수 있기 때문에 제어단자(404)에 제어신호를 입력하고나서, 도 6B에 도시하는 바와 같이, 파형이 출력되기까지의 지연시간을 짧게 할 수 있다.

이상 설명한 바와 같이, 본 실시예의 구성에 의하면 제어단자(403)의 전압과 승압회로(1001)의 출력 전압을 선택적으로 제어단자(402)에 인가하는 전압 선택 회로(1003)를 설치한 것이므로 FET(101~104)를 오프로부터 온으로 변화시킬 때의 제어단자(402)의 전압을 낮게 할 수 있다. 그 결과, 제어단자(404)에 가해지는 제어 신호가 FET(101~104)를 오프로 하는 상태로부터 온으로 하는 상태로 변화하였을 때에 FET(101~104)의 바이어스를 빠르게 순 바이어스상태로 할 수 있고, FET (101~104)가 오프로부터 온으로 변화할 때의 타이밍의 지연을 적게 할 수 있다.

이로써, TDMA방식에서 이용되는 버스트 동작을 행하는 FET의 스위칭시의 출력 파형의 시작 시간을 개선하고, 시작을 빠르게 할 수 있다.

(제 6 실시예)

도 7에 본 발명의 제 6 실시예의 고주파 스위칭 회로의 회로도를 도시한다. 본 실시예는 제 5 실시예의 구성에 있어서 전압 선택 회로(1003)와 제어단자(402) 사이에 제 4 실시예에서 이용한 것과 마찬가지의 다이오드(501)를 삽입한 것이다.

이로써, 전압 선택 회로(1003)를 이용한 경우에도 다이오드(501)를 이용함으로써 FET(101~104)를 약 0.7V의 순 바이어스상태로 할 수 있고, 승압회로(1001)를 이용한 경우에도 보다 저항치가 낮은 바이어스상태에서 사용할 수 있으므로 선행기술보다 낮은 삽입 손실로 할 수 있다. 그 외는 제 5 실시예와 마찬가지이다.

본 발명의 고주파 스위칭 회로에 의하면 복수의 FET의 직렬 접속 회로를 이용할 때에 FET의 직렬 접속 회로의 양단과 중간 접속점의 전위를 고정함으로써 대 신호 입력시에도 각 FET의 오프 상태를 유지할 수 있고, 또한, 이 구성에 의해 각 FET가 온 상태일 때, 각 FET를 확실하게 순 바이어스상태에서 사용할 수 있으므로 삽입 손실을 저감할 수 있으며, 우수한 고주파 특성을 얻을 수 있는 특징을 갖고 있다.

Claims

고주파 신호를 입출력하는 제 1 고주파 신호 입출력 단자(301) 및 제 2 고주파 신호 입출력 단자(302)와, 상기 제 1 고주파 신호 입출력 단자(301)와 상기 제 2 고주파 신호 입출력 단자(302) 사이에 배치된 복수개의 FET(101~104)의 직렬 접속 회로를 구비하고; 상기 복수개의 FET(101~104)의 게이트 단자에 하이레벨 전압과 로우레벨 전압을 선택적으로 인가하여 상기 복수개의 FET(101~104)의 온 상태와 오프 상태의 스위칭을 행하는 고주파 스위칭 회로로서:

상기 복수개의 FET(101~104)의 직렬 접속 회로의 양단 및 각 중간 접속점에 개별의 저항기(205~209) 각각을 통해 소정의 전압을 인가함으로써 상기 복수개의 FET(101~104)의 직렬 접속 회로의 양단 및 각 중간 접속점의 전위를 고정한 것을 특징으로 하는 고주파 스위칭 회로.
제 1 FET(101)의 드레인 단자와 제 2 FET(102)의 소스 단자를 접속하고, 상기 제 2 FET(102)의 드레인 단자와 제 3 FET(103)의 소스 단자를 접속하고, 상기 제 3 FET(103)의 드레인 단자와 제 4 FET(104)의 소스 단자를 접속하고, 상기 제 1 FET(101)의 소스 단자를 제 1 고주파 신호 입출력 단자(301)에 접속하고, 상기 제 4 FET(104)의 드레인 단자를 제 2 고주파 신호 입출력 단자(302)에 접속하고, 상기 제 1 FET(101)의 게이트 단자에 제 1 저항기(201)의 일단을 접속하고, 상기 제 2 FET(102)의 게이트 단자에 제 2 저항기(202)의 일단을 접속하고, 상기 제 3 FET (103)의 게이트 단자에 제 3 저항기(203)의 일단을 접속하고, 상기 제 4 FET(104)의 게이트 단자에 제 4 저항기(204)의 일단을 접속하고, 상기 제 1 내지 제 4 저항기(201~204)의 타단을 제 1 제어단자(401)에 공통으로 접속하고, 상기 제 1 고주파 신호 입출력 단자(301)에 제 5 저항기(205)의 일단을 접속하고, 상기 제 1 FET (101)와 상기 제 2 FET(102)의 접속점에 제 6 저항기(206)의 일단을 접속하고, 상기 제 2 FET(102)와 상기 제 3 FET(103)의 접속점에 제 7 저항기(207)의 일단을 접속하고, 상기 제 3 FET(103)와 상기 제 4 FET(104)의 접속점에 제 8 저항기(208)의 일단을 접속하고, 상기 제 2 고주파 신호 입출력 단자(302)에 제 9 저항기(209)의 일단을 접속하고, 상기 제 5 내지 제 9 저항기(205~209)의 타단을 제 2 제어단자 (402)에 공통으로 접속하고, 상기 제 1 제어단자(401)에 하이레벨 전압과 로우레벨 전압을 선택적으로 인가하고, 상기 제 2 제어단자(402)에 소정의 전압을 인가하도록 한 것을 특징으로 하는 고주파 스위칭 회로.
제2항에 있어서, 제 3 제어단자(403)에 승압회로(1001)의 전압 입력 단자를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 상기 제 2 제어단자(402)를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 논리회로(1002)의 전원 전압 단자를 접속하고, 제 4 제어단자(404)에 상기 논리회로(1002)의 신호 입력 단자를 접속하고, 상기 논리회로(1002)의 신호 출력 단자에 상기 제 1 제어단자(401)를 접속한 것을 특징으로 하는 고주파 스위칭 회로.
제2항에 있어서, 제 3 제어단자(403)에 승압회로(1001)의 전압 입력 단자를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 다이오드(501)의 애노드를 접속하고, 상기 다이오드(501)의 캐소드에 상기 제 2 제어단자(402)를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 논리회로(1002)의 전원 전압 단자를 접속하고, 제 4 제어단자(404)에 상기 논리회로(1002)의 신호 입력 단자를 접속하고, 상기 논리회로(1002)의 신호 출력 단자에 상기 제 1 제어단자(401)를 접속한 것을 특징으로 하는 고주파 스위칭 회로.
제2항에 있어서, 제 3 제어단자(403)에 승압회로(1001)의 전압 입력 단자를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 전압 선택 회로(1003)의 한쪽의 전압 입력 단자를 접속하고, 상기 제 3 제어단자(403)에 상기 전압 선택 회로 (1003)의 다른쪽의 전압 입력 단자를 접속하고, 상기 전압 선택 회로(1003)의 전압 출력 단자에 상기 제 2 제어단자(402)를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 논리회로(1002)의 전원 전압 단자를 접속하고, 제 4 제어단자(404)에 상기 논리회로(1002)의 신호 입력 단자를 접속하고, 상기 논리회로(1002)의 신호 출력 단자에 상기 제 1 제어단자(401)를 접속하고, 상기 제 4 제어단자(404)에 상기 전압 선택 회로(1003)의 스위칭 제어단자를 접속하고, 상기 제 4 제어단자(404)에 상기 제 1 내지 제 4 FET(101~104)를 오프로 하는 제어신호가 주어졌을 때에 상기 전압 선택 회로(1003)가 상기 제 3 제어단자(403)의 전압을 선택하고, 상기 제 4 제어단자(404)에 상기 제 1 내지 제 4 FET(101~104)를 온으로 하는 제어신호가 주 어졌을 때에 상기 전압 선택 회로(1003)가 상기 승압회로(1001)의 출력전압을 선택하도록 한 것을 특징으로 하는 고주파 스위칭 회로.
제2항에 있어서, 제 3 제어단자(403)에 승압회로(1001)의 전압 입력 단자를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 전압 선택 회로(1003)의 한쪽의 전압 입력 단자를 접속하고, 상기 제 3 제어단자(403)에 상기 전압 선택 회로 (1003)의 다른쪽의 전압 입력 단자를 접속하고, 상기 전압 선택 회로(1003)의 전압 출력 단자에 다이오드(501)의 애노드를 접속하고, 상기 다이오드(501)의 캐소드에 상기 제 2 제어단자(402)를 접속하고, 상기 승압회로(1001)의 전압 출력 단자에 논리회로(1002)의 전원 전압 단자를 접속하고, 제 4 제어단자(404)에 상기 논리회로 (1002)의 신호 입력 단자를 접속하고, 상기 논리회로(1002)의 신호 출력 단자에 상기 제 1 제어단자(401)를 접속하고, 상기 제 4 제어단자(404)에 상기 전압 선택 회로(1003)의 스위칭 제어단자를 접속하고, 상기 제 4 제어단자(404)에 상기 제 1 내지 제 4 FET(101~104)를 오프로 하는 제어신호가 주어졌을 때에 상기 전압 선택 회로(1003)가 상기 제 3 제어단자(403)의 전압을 선택하고, 상기 제 4 제어단자(404)에 상기 제 1 내지 제 4 FET(101~104)를 온으로 하는 제어신호가 주어졌을 때에 상기 전압 선택 회로(1003)가 상기 승압회로(1001)의 출력전압을 선택하도록 한 것을 특징으로 하는 고주파 스위칭 회로.
제2항에 있어서, 제 5 내지 제 9 저항기(205~209)의 저항값을 1㏀ 이상 10MΩ이하로 하는 것을 특징으로 하는 고주파 스위칭 회로.