JP2012118033A - 半導体装置およびその検査方法 - Google Patents

Abstract

【課題】本発明の実施形態は、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法を提供する。
【解決手段】実施形態に係る半導体装置は、複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、前記発振回路の出力を入力とする検波回路と、前記検波回路の出力端子と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその検査方法に関する。

高周波スイッチ回路は、各種の用途に需要が広がっている。例えば、携帯電話などの移動体通信システムでは、ＧＳＭ（Global System for Mobile Communications）方式に加えて、第三世代（３Ｇ）の通信規格であるＵＭＴＳ（Universal Mobile Telecommunications System）方式に対応するマルチバンド化が進んでいる。このため、移動体通信端末は、複数の送信回路及び受信回路と、例えば、ＳＰ６Ｔ（Single-Pole 6-Throw）と呼ばれる複数の入出力端子を切り替える高周波スイッチ回路と、を備える。そして、このような高周波スイッチ回路を含む半導体装置の小型化および低消費電力化のために、ＭＯＳ型電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）を集積化した半導体装置が開発されている。

一方、移動体通信端末に使用される半導体装置には、低コストで高品質であることが求められており、例えば、高周波スイッチ回路の良否を検査する試験工程において、高周波特性の評価を実施することが望ましい。しかしながら、高周波スイッチ回路に含まれる全てのＭＯＳＦＥＴに対する高周波特性評価を実施するためには、高額な測定設備の導入と多大な評価時間を要する。そこで、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法が求められている。

特表２００５−５１５６５７号公報

本発明の実施形態は、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法を提供する。

実施形態に係る半導体装置は、複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、前記発振回路の出力を入力とする検波回路と、前記検波回路の出力端子と、を備える。

第１の実施形態に係る半導体装置の構成を示す回路図である。 第１の実施形態に係る半導体装置の等価回路である。 第１の実施形態に係る半導体装置の動作を説明する等価回路であり、（ａ）および（ｂ）では、それぞれ別の高周波端子につながる信号経路が導通されている。 第１の実施形態に係る検波回路の出力の変化を示すグラフであり、（ａ）はスルーＦＥＴの一つに異常がある場合、（ｂ）はシャントＦＥＴの一つに異常がある場合を示す。 第１の実施形態に係る発振回路を示す回路図である。 第１の実施形態に係る検波回路を示す回路図である。 第１の実施形態に係る半導体素子の構造を示す模式断面図であり、（ａ）は、ＭＯＳＦＥＴの断面、（ｂ）は、ｐｎ接合ダイオードの断面を示す。 第２の実施形態に係る半導体装置の構成を示す回路図である。 第３の実施形態に係る半導体装置の構成を示す回路図である。 第４の実施形態に係る半導体装置の構成を示す回路図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。

（第１の実施形態）
図１は、本実施形態に係る半導体装置１００の構成を示す回路図である。半導体装置１００は、例えば、高周波半導体スイッチ装置であって、共通高周波端子であるアンテナ端子（ＡＮＴ）１０と、複数の高周波（ＲＦ）端子１〜６と、の間の信号経路を切り替えるＳＰ６Ｔスイッチ回路を有する。

ＡＮＴ端子１０とＲＦ端子１〜６との間には、複数のＦＥＴが直列に設けられている。例えば、アンテナ端子１０とＲＦ端子１との間には、ｎ個のＭＯＳＦＥＴ（Ｔ_１１〜Ｔ_１ｎ）が直列に設けられている。ＭＯＳＦＥＴ（Ｔ_１１〜Ｔ_１ｎ）のゲートは、それぞれ抵抗ＲＴ_１１〜ＲＴ_１ｎを介してコントロール端子Ｃｏｎ１１に接続されている。さらに、ＲＦ端子１とアース端子（ＧＮＤ）との間にｍ個のＭＯＳＦＥＴ（Ｓ_１１〜Ｓ_１ｍ）が直列に設けられている。ＭＯＳＦＥＴ（Ｓ_１１〜Ｓ_１ｍ）のゲートは、それぞれ抵抗ＲＳ_１１〜ＲＳ_１ｍを介してコントロール端子Ｃｏｎ１２に接続されている。

ＡＮＴ端子１０とＲＦ端子２〜６との間においても同様に、それぞれｎ個のＭＯＳＦＥＴが設けられ、ＲＦ端子２〜６とアース端子との間にｍ個のＭＯＳＦＥＴが設けられている。

例えば、ＲＦ端子１とＡＮＴ端子１０との間の信号経路を接続する場合は、コントロール端子Ｃｏｎ１１に制御信号Ｓ_Ｈ（例えば、High-level）を入力し、ＲＦ端子１とＡＮＴ端子１０との間に設けられたＭＯＳＦＥＴ（以下、スルーＦＥＴ）Ｔ_１１〜Ｔ_１ｎの全てをＯＮ状態とする。そして、コントロール端子Ｃｏｎ１２には、制御信号Ｓ_Ｌ（例えば、Low-level）を入力、もしくは、０レベルに維持し、ＭＯＳＦＥＴ（以下、シャントＦＥＴ）Ｓ_１１〜Ｓ_１ｍをＯＦＦ状態とする。

一方、ＡＮＴ端子１０とＲＦ端子２〜６との間に設けられた各スルーＦＥＴは、コントロール端子Ｃｏｎ２１〜Ｃｏｎ６１に制御信号Ｓ_Ｌを入力することによりＯＦＦ状態とされる。そして、ＲＦ端子２〜６と接地端子との間に設けられた各シャントＦＥＴは、コントロール端子Ｃｏｎ２２〜Ｃｏｎ６２に制御信号Ｓ_Ｈを入力することによりＯＮ状態とされる。

これにより、ＡＮＴ端子１０とＲＦ端子１との間の信号経路が接続され、ＡＮＴ端子１０とＲＦ端子２〜６との間の信号経路は遮断される。そして、シャントＦＥＴをＯＮ状態としてＲＦ端子２〜６とアース端子との間を接続することにより、ＡＮＴ端子１０からＲＦ端子２〜６への高周波信号の漏洩を遮断することができる。

上記のように、ＳＰ６Ｔスイッチ回路では、各スルーＦＥＴのゲートに接続されたコントロール端子Ｃｏｎ１１〜Ｃｏｎ６１と、シャントＦＥＴのゲートに接続されたコントロール端子Ｃｏｎ１２〜Ｃｏｎ６２と、に制御信号を入力し、ＲＦ端子１〜６のうちのいずれかと、ＡＮＴ端子１０と、の間を導通させ、他のＲＦ端子とＡＮＴ端子１０との間を遮断することにより信号経路を切り替える。

例えば、携帯電話のフロントエンドに使用されるスイッチでは、数ワットの高周波信号の経路の切り替えを行う。このため、ＯＦＦ時のＡＮＴ端子１０と各ＲＦ端子との間に印加される高周波信号の最大振幅は数１０Ｖとなる。この電圧に耐えるためには、高集積されたＭＯＳＦＥＴの１つの耐圧では不足し、上記のように複数のＭＯＳＦＥＴを直列多段接続した構成が用いられる。そして、各ＭＯＳＦＥＴのゲートとコントロール端子との間の抵抗（例えば、ＲＴ_１１〜ＲＴ_１ｎ）は、高周波信号の漏洩を防ぐために設けられる。

さらに、図１に示すように、本実施形態に係る半導体装置１００は、ＡＮＴ端子１０に接続されたテストスイッチ２０と、テストスイッチ２０を介してＡＮＴ端子１０に接続された発振回路３０とを備える。そして、発振回路３０の出力を入力とする検波回路４０と、検波回路４０の出力端子５０とをさらに備えている。

テストスイッチ２０は半導体スイッチであり、直列に接続された複数のＭＯＳＦＥＴ（Ｔ_１〜Ｔ_ｋ）を含む。そして、ＭＯＳＦＥＴ（Ｔ_１〜Ｔ_ｋ）のゲートは、テスト端子６０に接続されており、外部から制御信号を入力してＯＮ／ＯＦＦ制御することができる。そして、テスト端子６０は、発振回路３０の入力側にも接続されており、高周波信号を出力させるための制御信号を発振回路３０に入力することができる。

例えば、テストスイッチ２０をオン状態とし、同時に発振回路３０から高周波信号を出力することにより、ＡＮＴ端子１０へ高周波信号を伝搬させる。発振回路３０の出力は検波回路４０にも入力され、直流（ＤＣ）出力Ｖ_ｍｏｎとして検波回路の出力端子５０においてモニターすることができる。

そして、コントロール端子Ｃｏｎ１１〜Ｃｏｎ６１およびＣｏｎ１２〜Ｃｏｎ６２に制御信号を入力し、ＡＮＴ端子１０とＲＦ端子１〜６との間を順に導通させ信号経路を切り替える。この間、ＲＦ端子１〜６をオープンとし、出力端子５０における出力Ｖ_ｍｏｎをモニターしていれば、ＡＮＴ端子１０とＧＮＤ間におけるインピーダンスの変化によるＶ_ｍｏｎの変化を検出することができる。

例えば、ＡＮＴ端子１０とＲＦ端子１〜６のそれぞれとの間に設けられたスルーＦＥＴおよびシャントＦＥＴの仕様が全て同じであれば、上記の信号経路の切り替えを行ってもＡＮＴ端子１０とＧＮＤとの間のインピーダンスは変化せず、Ｖ_ｍｏｎの変化は検出されない。一方、ＳＰ６Ｔスイッチ回路に含まれるＭＯＳＦＥＴのうちのいずれか１つが異常であれば、そのＭＯＳＦＥＴが含まれる信号経路が導通された時に、インピーダンスに変化が生じＶ_ｍｏｎが変動する。

上記のように、本実施形態に係る半導体装置１００では、テスト端子６０に制御信号を入力してテストスイッチ２０をＯＮ状態とし、発振回路３０を動作させ、且つ、ＡＮＴ端子１０とＲＦ端子１〜６との間の信号経路を切り替えることにより、各ＲＦ端子に接続されたＭＯＳＦＥＴの異常の有無を判定することができる。そして、検波回路４０の出力Ｖ_ｍｏｎがＤＣ出力であることから、高価な高周波測定装置を使用することなくＳＰ６Ｔスイッチ回路の高周波特性の良否を簡便に検査することができる。

なお、発振回路３０および検波回路４０は高周波特性の検査のみに使用され、ＳＰ６Ｔスイッチ回路の本来の動作には寄与しない。したがって、高周波特性の検査後のテストスイッチ２０は、ＯＦＦ状態に維持される。そして、テストスイッチ２０の耐圧は、ＡＮＴ端子１０とＲＦ端子１〜６との間の耐圧よりも高くすることが好ましい。すなわち、テストスイッチ２０に含まれる複数のＭＯＳＦＥＴ（Ｔ_１〜Ｔ_ｋ）の直列接続段数ｋを、アンテナ端子１０とＲＦ端子１〜６のそれぞれとの間に設けられたＭＯＳＦＥＴの直列接続段数ｎ以上とすることが好ましい。

次に、図２〜図４を参照して、検波回路４０の出力端子５０でモニターされる出力Ｖ_ｍｏｎの変化ついて説明する。

図２は、第１の実施形態に係る半導体装置１００の等価回路である。ＡＮＴ端子１０とＲＦ端子１との間の信号経路が導通状態にあり、ＡＮＴ端子１０とＲＦ端子１との間には、直列接続されたｎ段のＭＯＳＦＥＴ（Ｔ_１１〜Ｔ_１ｎ）であるスルーＦＥＴのＯＮ抵抗（Ｒ_ｏｎＴ）が表示されている。そして、ＲＦ端子１とアース端子との間に設けられたｍ段のＭＯＳＦＥＴ（Ｓ_１１〜Ｓ_１ｍ）であるシャントＦＥＴが遮断されており、その容量（Ｃ_ｏｆｆＳ）が表示されている。

一方、ＡＮＴ端子１０とＲＦ端子２〜６との間は遮断されており、ＡＮＴ端子と各ＲＦ端子２〜６との間には、スルーＦＥＴの容量（Ｃ_ｏｆｆＴ）が表示されている。そして、各ＲＦ端子２〜６とアース端子との間に設けられたシャントＦＥＴは導通状態にあり、そのＯＮ抵抗（Ｒ_ｏｎＳ）が表示されている。

前述したようにＳＰ６Ｔスイッチ回路の高周波特性を評価する場合、テストスイッチ２０はＯＮ状態とされるので、ＡＮＴ端子１０と発振回路３０の出力側との間にテストスイッチ２０のＯＮ抵抗（Ｒ_{ｏｎｔｅｓｔ}）が表示されている。そして、動作時の発振回路３０は、高周波発振源３１と内部抵抗（Ｒ_ｏｓｃ）とで表される。検波回路４０の詳細については後述する。

図３（ａ）および（ｂ）は、図２の等価回路をさらに簡略化して表示した半導体装置１００のモデルである。すなわち、
Ｒ_ｏｎＴ、Ｒ_ｏｎＳ、Ｔ_{ｏｎｔｅｓｔ} ≪ Ｒ_ｏｓｃ
であるとして、便宜的にＲ_ｏｎＴ、Ｒ_ｏｎＳ、Ｔ_{ｏｎｔｅｓｔ}を０Ωとして表示している。結果として、図３に示す等価回路では、高周波発振源３１の出力にＲＣ回路が接続されている。

図３（ａ）は、ＡＮＴ端子１０とＲＦ端子１との間の信号経路が導通され、他のＲＦ端子２〜６は遮断されている状態を示している。したがって、ＡＮＴ端子１０とＲＦ端子２〜６との間に設けられた各スルーＦＥＴのオフ容量Ｃ_ｏｆｆＴと、ＲＦ端子１とアース端子との間のシャントＦＥＴのＯＦＦ容量Ｃ_ｏｆｆＳが表示されている。

例えば、ＲＦ端子４に接続されたスルーＦＥＴ含まれるＭＯＳＦＥＴのいずれかが異常であり、オフ容量が他の端子の２倍となった場合を想定する。この場合、ＡＮＴ端子１０と、ＲＦ端子４以外のＲＦ端子と、の間の信号経路が導通されると、図３（ａ）に示すように、その等価回路は、２Ｃ_ｏｆｆＴとなったＲＦ４端子とＡＮＴ端子１０との間のＯＦＦ容量を含む。

一方、図３（ｂ）に示すように、ＲＦ端子４とＡＮＴ端子１０との間が導通されると、そのＯＦＦ容量２Ｃ_ｏｆｆＳが消え、全て同じＯＦＦ容量Ｃ_ｏｆｆＳとなる。そして、図３（ａ）の等価回路と、図３（ｂ）の等価回路のインピーダンスの違いにより、発振回路３０の出力Ｖ_ｏｕｔの振幅が変化する。

図４（ａ）および（ｂ）は、検波回路４０の出力Ｖ_ｍｏｎの変化を模式的に示すグラフである。横軸に時間、縦軸にＶ_ｍｏｎの値を示している。図４（ａ）および（ｂ）に示すように、高周波出力Ｖ_ｏｕｔは整流され、検波回路４０の出力Ｖ_ｍｏｎはＤＣ電圧となっている。

図４（ａ）は、ＲＦ端子４とＡＮＴ端子１０との間に設けられたスルーＦＥＴ含まれるＭＯＳＦＥＴのいずれかが異常である場合の出力Ｖ_ｍｏｎの変化を示している。横軸に示すように、ＡＮＴ端子１０につながる高周波端子を、ＲＦ端子１から順に切り替えてゆくと、ＲＦ端子４に切り替えた時、Ｖ_ｍｏｎの値はＶ_１からＶ_２へ上昇し、さらに、ＲＦ端子５に切り替えた時にＶ_１へ戻る変化を示す。

Ｖ_１およびＶ_２の値を見積もるために、図２の等価回路に表１に示した回路定数を与え、ＲＦ端子４に接続するスルーＦＥＴのオフ容量を２Ｃ_ｏｆｆＴとして、検波回路４０の出力Ｖ_ｍｏｎをシミュレーションした。

その結果、Ｖ_１の値は、１．２１４Ｖ、Ｖ２の値は、１．１４２Ｖであった。Ｖ１とＶ２の差は、７２ｍＶであり検出可能な値である。したがって、上記の通り本実施形態に係る検波回路４０の出力Ｖ_ｍｏｎをモニターすることにより、ＡＮＴ端子１０と各ＲＦ端子１〜６との間に設けられたスルーＦＥＴに含まれるＭＯＳＦＥＴの異常の有無を検知することができる。

図４（ｂ）は、ＲＦ端子１〜６とアース端子との間に設けられたシャントＦＥＴ含まれるＭＯＳＦＥＴのいずれかが異常である場合の出力Ｖ_ｍｏｎの変化を示している。シャントＦＥＴでは、ＲＦ端子１〜６のいずれかと、ＡＮＴ端子１０と、の間が導通された時に、その端子とアース端子との間のオフ容量Ｃ_ｏｆｆＳが現れる。

図４（ｂ）に示すように、例えば、ＲＦ端子４とアース端子との間に設けられたシャントＦＥＴが異常なＭＯＳＦＥＴを含む場合、信号経路の接続がＲＦ端子３からＲＦ端子４に切り替わった時に、Ｖ_ｍｏｎの値は、Ｖ_２からＶ_３に変化し、ＲＦ端子４からＲＦ端子５に切り替わった時に、Ｖ_３からＶ_２へ戻る変化を示す。このように、検波回路４０の出力Ｖ_ｍｏｎをモニターすることにより、各ＲＦ端子１〜６とアース端子との間に設けられたシャントＦＥＴに含まれるＭＯＳＦＥＴの異常の有無も検知することができる。

次に、図５および図６を参照して、発振回路３０および検波回路４０について説明する。

図５は、本実施形態に係る発振回路３０を例示している。同図に示すように、発振回路３０は、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ１）およびｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ１）からなるリングオシレータを含んでいる。リングオシレータは、３段のＣＭＯＳインバータを並列に配置した構成を有する。各ＣＭＯＳインバータにおいて、ｐＭＯＳ１のソース側に電源（Ｖ_ｄｄ）に接続される。一方、ｎＭＯＳ１のソース側には、第２のｎＭＯＳＦＥＴ（ｎＭＯＳ２）のドレイン側が接続されている。そして、ｎＭＯＳ２のソース側が接地され、ゲートは、Ｅｎａｂｌｅ端子（Ｅｎ)に接続されている。

例えば、発振回路３０の入力であるＥｎ端子に制御信号Ｓ_Ｈが入力されると、ｎＭＯＳ２がＯＮ状態となりリングオシレータが発振動作を行う。一方、Ｅｎ端子の入力が制御信号Ｓ_Ｌもしくは０レベルの時は、ｎＭＯＳ２がＯＦＦ状態となりリングオシレータは動作しない。さらに、図５に示すように、発振回路３０に含まれる各ＭＯＳＦＥＴのバックゲートは、電気的にフローティング状態に設けられる。これにより、例えば、数ＧＨｚの高周波発振を実現することができる。

図６は、本実施形態に係る検波回路４０を例示する回路図である。同図に示すように、検波回路４０は、第１のダイオード（Ｄ_１）と、第２のダイオード（Ｄ_２）と、ローパスフィルタと、を有している。

Ｄ_１のアノードは接地され、Ｄ_１のカソードとＤ_２のアノードとが接続されている。そして、Ｄ_２のカソードと、出力端子５０との間に、抵抗Ｒ_１および容量Ｃ_２で構成されるローパスフィルタが設けられている。発振回路３０の出力は、Ｄ_１とＤ_２との間に容量Ｃ_１を介して接続される。Ｄ_２のカソードとローパスフィルタとの接続点に、第３のダイオード（Ｄ_３）のアノードが接続され、Ｄ_３のカソードが第４のダイオード（Ｄ_４）のアノードに接続され、Ｄ_４のカソードは接地されている。

入力側の容量Ｃ_１、ダイオードＤ_１およびＤ_２は、チャージポンプを構成しており、Ｄ_２のカソード側の電位を上昇させる。すなわち、発振回路３０の高周波出力がマイナスの時にＣ_１がチャージされ、プラス側の振幅にＣ_１の電圧が付加されてＤ_２のカソード側に出力される。

一方、ダイオードＤ_３とＤ_４とは、クランプ回路を構成しており、Ｄ_３のビルトイン電圧と、Ｄ_４のビルトイン電圧と、の和よりも大きい電圧がクランプされる。そして、チャージポンプの出力であるＤ_２のカソード側の電位は、ＩＮ端子側から入力される高周波信号の振幅に応じて変化し、ローパスフィルタにより平滑化され、且つ、ノイズが除去されたＤＣ出力Ｖ_ｍｏｎとして出力される。

図７は、本実施形態に係るＭＯＳＦＥＴおよびｐｎ接合ダイオードの構造を模式的に示す断面図である。図７（ａ）は、ＭＯＳＦＥＴの断面、図７（ｂ）は、ｐｎ接合ダイオードの断面を示している。

図７（ａ）に示すように、本実施形態に係るスイッチ回路および発振回路３０に用いるＭＯＳＦＥＴ１２０は、シリコン基板７１の上に埋め込み酸化膜層７２を介して形成されたＳＯＩ（Silicon On Insulator）層７３に設けられる。例えば、アンドープのＳＯＩ層７３に、ｐ形ボディ領域７８と、ｎ形ソース領域７６と、ｎ形ドレイン領域７５とを、それぞれイオン注入法を用いて形成することができる。そして、ｐ形ボディ領域７８の上に、ゲート絶縁膜７７を介してゲート電極７９を形成する。これにより、ｎチャネル型ＭＯＳＦＥＴを形成することができる。ｎ形ソース領域７６およびｎ形ドレイン領域７５の外側には、例えば、二酸化シリコン膜（ＳｉＯ２）からなる素子分離領域７４を設け、それぞれのＭＯＳＦＥＴを分離する。

シリコン基板の上に直接形成したＭＯＳＦＥＴでは、ソース領域およびドレイン領域と、シリコン基板との間の寄生容量が大きいため応答速度が制限され、さらに、高周波信号の電力損失が大きいという問題がある。

これに対し、ＳＯＩ構造を有する基板上に設けられたＭＯＳＦＥＴでは、シリコン基板との間の寄生容量を低減し、高周波信号の電力損失も低減できるという利点がある。さらに、シリコン基板上に直接形成するＭＯＳＦＥＴに比べて構造が単純であり、容易に製作することができる。そこで、本実施形態に係る半導体装置１００では、高周波スイッチ回路、および、発振回路３０をＳＯＩ基板上に形成することで、高周波特性に優れた半導体装置１００を実現することができる。

図７（ｂ）に例示するｐｎ接合ダイオード１３０は、２つのダイオードＤ_１およびＤ_２が直列接続された構成を有している。すなわち、シリコン基板７１の上に埋め込み酸化膜層７２を介して形成されたＳＯＩ層７３に、ｎ^＋領域８１と、ｎ領域８５と、ｐ^＋領域８３とを含むダイオードＤ_１およびＤ_２が設けられている。そして、Ｄ_１のカソード側であるｎ^＋領域８１と、Ｄ_２のアノード側であるｐ^＋領域８３と、を電気的に接続する電極８８が設けられ、Ｄ_１とＤ_２とが直列に接続されている。

Ｄ１のｐ^＋領域８３の上には、アノード電極８９が設けられ、Ｄ２のｎ^＋領域８１の上には、カソード電極８７が設けられている。そして、Ｄ１およびＤ１の間は、素子分離領域７４によって絶縁されている。

このように、ＳＯＩ基板を用いることにより、ダイオードＤ_１およびＤ_２を直列接続した構造を容易に形成することができる。そして、ダイオードＤ_１およびＤ_２は、埋め込み酸化膜層７２で絶縁された理想的な２端子構造とすることができる。

例えば、シリコン基板の上に検波回路４０を直接形成する場合には、Ｄ_１もしくはＤ_２に、シリコン基板との間のｐｎ接合が付加されるため、上記のように単純な構成とすることができず、複雑な構造を用いなければならない。

そして、上述したように、ＳＯＩ基板上に形成したＭＯＳＦＥＴおよびダイオードの構造が単純になるため、発振回路３０および検波回路４０を小面積に形成できるという利点がある。

（第２の実施形態）
図８は、第２の実施形態に係る半導体装置２００の構成を示す回路図である。半導体装置２００は、同一基板上に設けられた制御回路７０を備え、発振回路３０およびテストスイッチ２０のゲートに入力する制御信号（Ｖ_ｔｅｓｔ）を、制御回路７０が与える点で半導体装置１００と相違する。このため、半導体装置１００が備えるテスト端子６０が設けられていない。

制御回路７０は、例えば、ＳＰ６Ｔスイッチ回路におけるＡＮＴ端子１０とＲＦ端子１〜６との間の信号経路を切り替える外部信号をデコードする。そして、スイッチ回路の制御端子Ｃｏｎ１１〜Ｃｏｎ６１と、Ｃｏｎ１２〜Ｃｏｎ６２とに制御信号を出力すとともに、Ｖ_ｔｅｓｔを出力する。

さらに、制御回路７０の出力するＶ_ｔｅｓｔのレベルを調整するためのレベルシフタ９０が設けられている。すなわち、レベルシフタ９０は、テストスイッチ２０を駆動できる電位を生成する。

これにより、制御回路７０に外部信号を与えることにより、ＳＰ６Ｔスイッチ回路の高周波特性を試験することができる。そして、テスト端子６０を設けないことによる素子面積の縮小が可能となる。

（第３の実施形態）
図９は、第３の実施形態に係る半導体装置３００の構成を示す回路図である。半導体装置３００は、ｍＰｎＴスイッチ回路（ｍ、ｎは２以上の整数）を備える。図９では、ＤＰ４Ｔ（Double Pole Four Throw）スイッチ回路を備えた例を示す。

ＤＰ４Ｔスイッチ回路は、２つの共通ＲＦ端子（ＡＮＴ端子に相当）ＲＦ_ｃｏｍ１およびＲＦ_ｃｏｍ２を備え、ＲＦ端子１〜４との間で信号経路の切り替えを行う。例えば、ＲＦ_ｃｏｍ１とＲＦ端子１との間を導通させる場合は、スルーＦＥＴ（Ｔ_２１１）をＯＮ状態とし、シャントＦＥＴ（Ｓ_２０１）をＯＦＦ容量状態とする。一方、スルーＦＥＴ（Ｔ_２１２）、および、ＲＦ端子２〜４につながるスルーＦＥＴはＯＦＦ状態とされ、ＲＦ_ｃｏｍ２側のシャントＦＥＴ（Ｓ_２０２）は、ＯＮ状態とする。

各スルーＦＥＴおよびシャントＦＥＴは、それぞれ複数の直列接続されたＭＯＳＦＥＴ（図示しない）を含んでいる。そして、各ＭＯＳＦＥＴのゲートは、高抵抗を介して制御端子Ｃｏｎ２１１〜Ｃｏｎ２４２およびＣｏｎ２０１、Ｃｏｎ２０２に接続されている。さらに、各制御端子は、制御回路７０に接続されている。

半導体装置３００の発振回路３０は、テストスイッチ２０１を介してＲＦ_ｃｏｍ１、および、テストスイッチ２０２を介してＲＦ_ｃｏｍ２に接続されている。発振回路３０の出力は、検波回路４０に入力され、検波回路４０の出力をモニターするための出力端子５０が設けられている。

制御回路７０は、ＲＦ_ｃｏｍ１もしくはＲＦ_ｃｏｍ２と、ＲＦ端子１〜４との間の信号経路を切り替えるための制御信号を出力する。さらに、テストスイッチ２０１および２０２をＯＮ状態とするための制御信号Ｖ_{ｔｅｓｔ１}およびＶ_{ｔｅｓｔ２}を出力する。

ＤＰ４Ｔスイッチ回路の高周波特性の評価時において、ＲＦ_ｃｏｍ１とＲＦ端子１〜４との間に設けられたスルーＦＥＴ（Ｔ_２１１〜Ｔ_２４１）およびシャントＦＥＴ（Ｓ_２０１）を検査する場合には、レベルシフタ９０１を介してＶ_{ｔｅｓｔ１}をテストスイッチ２０１に入力する。そして、ＲＦ_ｃｏｍ２とＲＦ端子１〜４との間に設けられたスルーＦＥＴ（Ｔ_２１２〜Ｔ_２４２）およびシャントＦＥＴ（Ｓ_２０２）を検査する場合には、レベルシフタ９０２を介してＶ_{ｔｅｓｔ２}をテストスイッチ２０２に入力する。さらに、ＯＲ回路８０は、Ｖ_{ｔｅｓｔ１}およびＶ_{ｔｅｓｔ２}のいずれかが入力された場合、発振回路３０に制御信号を入力し動作状態とする。

これにより、ＤＰ４Ｔスイッチ回路には、発振回路３０から高周波信号が供給される。そして、検波回路４０の出力Ｖ_ｍｏｎをモニターすることにより、スルーＦＥＴ（Ｔ_２１１〜Ｔ_２４１、Ｔ_２１２〜Ｔ_２４２）もしくはシャントＦＥＴ（Ｓ_２０１、Ｓ_２０２）に含まれるＭＯＳＦＥＴの異常の有無を検査することができる。

（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置４００の構成を示す回路図である。半導体装置４００は、ｋ個のＳＰｎＴスイッチ（ｎ、ｋは２以上の整数）を含むスイッチ回路を有している。各ＳＰｎＴスイッチは、それぞれｎ１〜ｎｋ個のＲＦ端子と、共通ＲＦ端子（ＲＦ_ｃｏｍ１〜ｋ）を有している。

図１０に示すように、共通ＲＦ端子（ＲＦ_ｃｏｍ１〜ｋ）には、それぞれテストスイッチ２０１〜２０ｋを介して発振回路３０が接続されている。発振回路３０の出力は検波回路４０に入力され、出力端子５０において、検波回路４０の出力Ｖ_ｍｏｎをモニターすることができる。

制御回路７０は、各ＳＰｎＴスイッチにおける共通ＲＦ端子と個別のＲＦ端子との間の信号経路を切り替えるための制御信号を出力する。そして、各ＳＰｎＴスイッチの高周波特性を評価し、それぞれに含まれるＭＯＳＦＥＴの異常の有無を検査するための制御信号Ｖ_{ｔｅｓｔ１}〜Ｖ_{ｔｅｓｔｋ}を出力する。

各ＳＰｎＴスイッチの高周波特性は順次評価され、制御回路７０から出力されたＶ_{ｔｅｓｔ１}〜Ｖ_{ｔｅｓｔｋ}は、それぞれレベルシフタ９０１〜９０ｋを介してテストスイッチ２０１〜２０ｋのゲートに入力される。

例えば、ＳＰｎ１Ｔスイッチの高周波特性を評価する場合は、Ｖ_{ｔｅｓｔ１}がテストスイッチ２０１のゲートに入力され、テストスイッチ２０１がＯＮ状態となる。同時に、Ｖ_{ｔｅｓｔ１}は、ｋ入力ＯＲ回路８０に入力され、ｋ入力ＯＲ回路８０の出力側から発振回路３０に制御信号が入力され、発振回路３０を動作状態とする。そして、ＳＰｎ１スイッチの共通ＲＦ端子であるＲＦ_ｃｏｍ１とＲＦ端子１１〜１ｎ１との間の信号経路が切り替えられる。この間、検波回路４０の出力Ｖ_ｍｏｎをモニターすることにより、ＳＰｎ１スイッチに含まれるＭＯＳＦＥＴの異常の有無を検出することができる。続いて、Ｖ_{ｔｅｓｔ１}を０レベルに戻してテストスイッチ２０１をＯＦＦ状態とし、次のＳＰｎＴスイッチの評価を行う。

上記の通り、本実施形態にかかる半導体装置４００のように大規模なスイッチ回路を有する半導体装置であっても、テストスイッチ２０１〜２０ｋと、発振回路３０と、検波回路４０と、検波回路４０の出力端子５０を設けることにより、スイッチ回路の高周波特性をＤＣ評価により簡便に検査することが可能であり、スイッチ回路に含まれるＭＯＳＦＥＴの異常の有無を検出することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１〜６・・・ＲＦ端子、 １０・・・アンテナ（ＡＮＴ）端子、 ２０、２０１〜２０ｋ・・・テストスイッチ、 ３０・・・発振回路、 ３１・・・高周波発振源、 ４０・・・検波回路、 ５０・・・出力端子、 ６０・・・テスト端子、 ７０・・・制御回路、 ７１・・・シリコン基板、 ７２・・・酸化膜層、 ７３・・・ＳＯＩ層、 ７４・・・素子分離領域、 ７５・・・ｎ形ドレイン領域、 ７６・・・ｎ形ソース領域、 ７７・・・ゲート絶縁膜、 ７８・・・ｐ形ボディ領域、 ７９・・・ゲート電極、 ８０・・・ＯＲ回路、 ８１・・・ｎ^＋領域、 ８３・・・ｐ^＋領域、 ８５・・・ｎ領域、 ８７・・・カソード電極、 ８８・・・電極、 ８９・・・アノード電極、 ９０、９０１〜９０ｋ・・・レベルシフタ、 １００、２００、３００、４００・・・半導体装置、 １２０・・・ＭＯＳＦＥＴ、 １３０・・・ｐｎ接合ダイオード

Claims (8)

1. 複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、
   前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、
   前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、
   前記発振回路の出力を入力とする検波回路と、
   前記検波回路の出力端子と、
   を備えたことを特徴とする半導体装置。
2. 前記発振回路に制御信号を入力するテスト端子をさらに備えたことを特徴とする請求項１記載の半導体装置。
3. 前記高周波スイッチ回路における前記共通高周波端子と前記複数の高周波端子との間の信号経路を切り替える制御回路をさらに備え、
   前記制御回路は、前記半導体スイッチと前記発振回路とに制御信号を入力することを特徴とする請求項１記載の半導体装置。
4. 前記半導体スイッチに含まれる複数のＦＥＴの直列接続段数は、前記共通高周波端子と前記高周波端子の間に設けられた複数のＦＥＴの直列接続段数よりも多いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記高周波スイッチ回路と、前記半導体スイッチと、前記発振回路と、前記検波回路とは、ＳＯＩ（Silicon on Insulator）基板の上に設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記発振回路は、複数のＭＯＳＦＥＴを含み、
   前記ＭＯＳＦＥＴのバックゲートは、電気的にフローティングであること特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記検波回路は、第１のダイオードと、第２のダイオードと、ローパスフィルタと、を有し、
   前記第１のダイオードのアノードは接地され、
   前記第１のダイオードのカソードと、前記第２のダイオードのアノードとが接続され、
   前記ローパスフィルタは、前記第２のダイオードのカソードと、前記出力端子と、の間に設けられ、
   前記発振回路の出力は、前記第１のダイオードと前記第２のダイオードとの間に容量を介して接続されていること特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
8. 複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置の検査方法であって、
   前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、に制御信号を入力することにより、前記半導体スイッチをオン状態とし、前記発振回路から高周波信号を出力し、
   前記共通高周波端子と前記複数の高周波端子との間の信号経路を切り替えて、前記発振回路の出力を入力とする検波回路における出力の変化を検出することを特徴とする半導体装置の検査方法。

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