CN1538621A - 高频开关电路 - Google Patents

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Abstract

使5个电阻的一端分别与串联连接的4个耗尽型FET的两端和中点连接，对5个电阻的另一端施加规定的电压。由此，固定4个FET的源漏电位。通过固定各FET的源漏电位，对各FET的栅源之间稳定地施加用于使各FET导通的偏置电压，可靠地进行FET的通断切换。

Description

高频开关电路
技术领域
本发明涉及装在开关半导体集成电路和通信终端装置中的高频开关电路。本发明特别涉及要求低插入损失、高绝缘性能、低失真的高频开关电路及使用它的通信终端装置。该高频开关电路例如可以作为便携式电话的天线开关使用。
背景技术
当前，以汽车电话或便携式电话等为代表的移动通信业务的发展引人注目，世界各国都开始运用各种各样的移动通信系统。另一方面，在这些移动通信系统中，多数便携式终端的信号处理部分都使用了半导体场效应晶体管(FET：Field-effect transistor)。特别是，对以便携性为重点的便携式终端，作为能同时实现小型化、低电压驱动和低功耗的半导体集成电路元件，盛行使用了GaAs-FET的单片微波IC(MMIC：Monolithic Microwave IC)的开发。在MMIC中，在便携式终端内切换高频信号的高频开关的开发越来越重要。
使用FET作为开关器件必须控制加在FET的栅极端子上的偏置电压。例如，通过对栅极端子施加比夹断电压还高很多的栅极偏置电压，使漏源间的阻抗降低，来将FET控制在导通状态。相反地，通过对栅极端子施加比夹断电压还低很多的栅极偏置电压，使漏源间的阻抗提高，来将FET控制在截止状态。
这样一来，当使用单个GaAs-FET作为开关器件时，插入损失虽然小，但存在不能提高绝缘性能的问题。为了让单个FET得到高的绝缘性能，只要减小FET的栅极宽度即可。但是，若栅极宽度减小，因导通电阻增大，故存在插入损失变大的问题。因此，同时兼顾低插入损失和高绝缘性能很困难。
这样，如果是单个FET，要兼顾低插入损失和高绝缘性能很困难，但是，通过将FET组合起来，可以解决这一问题。
作为这样构成的高频开关电路的例子，有将对信号通路串联的串联FET和信号通路并联的并联FET各一个组合起来的SPDT(SinglePole Dual Throw：单刀双掷)开关(例如，参照特开平8-213893号公报(第2-3页，第2图))。串联FET是指插入信号线中连接的FET，并联FET是指连接在信号线和地之间的FET。
通过这样来构成，可以使通过截止状态的串联FET的寄生电容成分泄漏出来的RF信号通过处于导通状态的并联FET入地，可以得到高的绝缘性能。
此外，为了减小来自截止状态的串联FET的信号泄漏，对由1个串联FET和1个并联FET构成的FET电路，可以考虑不使用1级而使用多级串联连接的电路。通过这样来构成，可以减小由1级FET电路引起的信号的泄漏。
但是，在这样的将FET电路多级串联连接的结构中，因串联连接的多级串联FET的中间连接点的电压不能决定，故串联FET的工作不稳定，不能通过控制栅极电压使其可靠地进行导通和截止的切换。
因此，对于多个FET的串联连接电路，有利用其电阻将各FET的源极和漏极之间连接的报告(例如，参照特开2000-277703号公报(第4-5页，第1图))。图9示出进行这样连接的电路。在图9中，符号111～114表示串联连接的FET。符号211～214表示一端与FET111～114的栅极连接的电阻器。符号215～218表示分别将FET111～114的源漏间连接的电阻器。符号311、312分别表示高频信号输入输出端子。符号411表示将电阻器211～214的另一端公共连接来控制FET111～114的导通、截止的输入控制信号的控制端子。
这样，通过使用电阻器215～218连接FET111～114的源极和漏极的结构，可以决定多个串联连接的串联FET111～114的中间连接点的电压，使FET的工作稳定。
上述现有技术的结构，在将多个FET串联连接的结构中，可以决定FET彼此的中间连接点的电压。但是，该电压是由FET的栅极电压、FET的栅源间的电阻Rgs和栅漏间的电阻Rgd任意决定的值。
当欲用任意电压使FET处于截止状态时，因栅极电压变化故中间连接点的电压也变化。因此，当信号例如从一侧的高频信号输入输出端子311输入时，不能可靠地将该信号阻断。特别是，当输入大信号时，因不能可靠地使FET处于截止状态，故会引起信号泄漏。
这里，说明输入大信号时不能可靠地使FET截止的理由。当高频信号输入由FET构成的高频开关电路时，电压振幅因输入功率而变化。当输入大功率信号时，电压振幅也变大。结果，在高频电压波形的峰值附近的时刻，不能使FET的栅源间的状态维持反偏置状态。因此，在高频电压波形的峰值附近，FET暂时导通。这一点，在特开平7-106937号公报中有详细记载。
此外，当把FET例如作为天线开关使用时，最先考虑的是减小插入损失。为了减小该插入损失，必须减小FET的导通电阻。通过，在正偏置状态下使用FET，可以使FET的导通电阻值下降。但是，在上述现有技术的结构中，因中间连接点的电压被任意决定，故在导通电阻值最低的状态下，不能使用高频开关电路。
发明内容
本发明的目的在于提供一种高频开关电路，即使在大信号输入时，也能维持FET的截止状态。
此外，本发明的另一目的在于提供一种高频开关电路，在导通状态时，可以可靠地在正偏置状态下使用，可以减小插入损失。
为了解决上述现有技术构成的问题，第1发明的高频开关电路具有输入输出高频信号的第1高频信号输入输出端子和第2高频信号输入输出端子以及配置在第1高频信号输入输出端子和第2高频信号输入输出端子之间的多个FET的串联连接电路，对多个FET的栅极端子有选择地施加高电平电压和低电平电压，进行上述多个FET的导通状态和截止状态的切换，通过分别经个别的电阻器对多个FET的串联连接电路的两端和各中间连接点施加规定的电压，固定上述多个FET的串联连接电路的两端和各中间连接点的电位。
若按照该结构，通过分别经个别的电阻器对多个FET的串联连接电路的两端和各中间连接点施加规定的电压，固定多个FET的串联连接电路的两端和各中间连接点、即多个FET的源漏电压。因此，源漏电压不因输入信号的电平而变动。因此，可以与预计的输入信号的电平的最大值对应设定源漏电压。这样，通过设定源漏电压，即使在大信号输入时，也可以维持各FET的截止状态。此外，通过该结构，在各FET为导通状态时，可以使各FET可靠地在正偏置状态下使用，可以减小插入损失。
若源漏电压不固定，截止状态下的串联连接的2个FET的中点的电位不确定。这时，当2个FET的中点的电位在接近FET的栅极电压的方向变化时，在大信号输入时，不能使FET的源漏之间维持反偏置状态，在大信号输入时，不能维持各FET的截止状态。
第2发明的高频开关电路使第1FET的漏极端子与第2FET的源极端子连接，使第2FET的漏极端子与第3FET的源极端子连接，使第3FET的漏极端子与第4FET的源极端子连接。而且，使第1FET的源极端子与第1高频信号输入输出端子连接，使第4FET的漏极端子与第2高频信号输入输出端子连接，使第1电阻器的一端与第1FET的栅极端子连接，使第2电阻器的一端与第2FET的栅极端子连接，使第3电阻器的一端与第3FET的栅极端子连接，使第4电阻器的一端与第4FET的栅极端子连接，使从第1到第4电阻器的另一端与第1控制端子公共连接。此外，使第5电阻器的一端与第1高频信号输入输出端子连接，使第6电阻器的一端与第1FET和第2FET的连接点连接，使第7电阻器的一端与第2FET和第3FET的连接点连接，使第8电阻器的一端与第3FET和第4FET的连接点连接，使第9电阻器的一端与第2高频信号输入输出端子连接，使从第5到第9电阻器的另一端与第2控制端子公共连接。进而，有选择地向第1控制端子施加高电平电压和低电平电压，向第2控制端子施加规定的电压。
若按照该结构，使第5电阻器的一端与第1高频信号输入输出端子连接，使第6电阻器的一端与第1FET和第2FET的连接点连接，使第7电阻器的一端与第2FET和第3FET的连接点连接，使第8电阻器的一端与第3FET和第4FET的连接点连接，使第9电阻器的一端与第2高频信号输入输出端子连接，使从第5到第9电阻器的另一端与第2控制端子公共连接，向第2控制端子施加规定的电压。因此，可以固定第1至第4FET的串联连接电路的两端和中间连接点、即第1至第4FET的源漏电压。结果，即使在大信号输入时，也可以维持第1至第4FET的截止状态。此外，通过该结构，在第1至第4FET为导通状态时，可以使第1至第4FET可靠地在正偏置状态下使用，可以减小插入损失。
在上述第2发明的高频开关电路中，最好使升压电路的电压输入端子与第3控制端子连接，使升压电路的电压输出端子与第2控制端子连接，使逻辑电路的电源电压端子与升压电路的电压输出端子连接，使逻辑电路的信号输入端子与第4控制端子连接，使逻辑电路的信号输出端子与第1控制端子连接。
若按照该结构，利用升压电路使从外部向第3和第4控制端子输入的控制信号升压再加给第2和第1控制端子。因此，当用相同串联数的FET来构成时，使用了升压电路的可以得到更高的开关处理功率。换言之，对具有高输入功率的信号能可靠地进行开关控制。此外，即使要求相同的开关处理功率，也可以减少FET的级数，有效地减小芯片尺寸。上述所谓开关处理功率是指能够处理的功率。即，是指当给高频开关电路加某一电压时可以用高频开关电路处理(进行开关动作)的功率。
此外，在上述第2发明的高频开关电路中，最好使升压电路的电压输入端子与第3控制端子连接，使升压电路的电压输出端子与二极管的阳极连接，使二极管的阴极与第2控制端子连接，使逻辑电路的电源电压端子与升压电路的电压输出端子连接，使逻辑电路的信号输入端子与第4控制端子连接，使逻辑电路的信号输出端子与第1控制端子连接。
若按照该结构，在利用升压电路使从外部向第3和第4控制端子输入的控制信号升压再加给第2和第1控制端子时，可以使第2控制端子的电压只比第1控制端子的电压低相当于二极管正向压降的电压。因此，当使用了升压电路时，可以在电阻值更低的偏置状态下使用FET，可以实现比现有技术更低的插入损失。升压电路的效果和上述一样。
此外，在上述第2发明的高频开关电路中，最好使升压电路的电压输入端子与第3控制端子连接，使升压电路的电压输出端子与电压选择电路的一个电压输入端子连接，使电压选择电路的另一个电压输入端子与第3控制端子连接，使电压选择电路的电压输出端子与第2控制端子连接，使逻辑电路的电源电压端子与升压电路的电压输出端子连接，使逻辑电路的信号输入端子与第4控制端子连接，使逻辑电路的信号输出端子与第1控制端子连接，使电压选择电路的切换控制端子与第4控制端子连接，当向第4控制端子加使第1至第4FET截止的控制信号时，电压选择电路选择第3控制端子的电压，当向第4控制端子加使第1至第4FET导通的控制信号时，电压选择电路选择升压电路的输出电压。
若按照该结构，设置电压选择电路，有选择地对第2控制端子加第3控制端子的电压和升压电路的输出电压。因此，可以降低使第1至第4FET从截止向导通变化时的第2控制端子的电压。结果，加给第4控制端子的控制信号在使第1至第4FET从截止状态向导通状态变化时可以使第1至第4FET的偏置迅速地转移到正偏置状态，可以减小第1至第4FET从截止向导通变化时的时间延迟。
在上述第2发明的高频开关电路中，最好使升压电路的电压输入端子与第3控制端子连接，使升压电路的电压输出端子与电压选择电路的一个电压输入端子连接，使电压选择电路的另一个电压输入端子与第3控制端子连接，使电压选择电路的电压输出端子与二极管的阳极连接，使第2控制端子与二极管的阴极连接，使逻辑电路的电源电压端子与升压电路的电压输出端子连接，使逻辑电路的信号输入端子与第4控制端子连接，使逻辑电路的信号输出端子与第1控制端子连接，使电压选择电路的切换控制端子与第4控制端子连接，当向第4控制端子加使第1至第4FET截止的控制信号时，电压选择电路选择第3控制端子的电压，当向第4控制端子加使第1至第4FET导通的控制信号时，电压选择电路选择升压电路的输出电压。
在上述结构的高频开关电路中，第5到第9电阻器的电阻值最好在1kΩ以上。
若按照该结构，可以防止通过第1至第4FET的信号经第5至第9电阻发生泄漏。
象以上说明了的那样，若按照本发明的高频开关电路，当使用多个FET的串联连接电路时，因FET的串联连接电路的两端和中间连接点的电位固定，故即使在大信号输入时也能维持各FET的截止状态。此外，通过该结构，当各FET为导通状态时，可以在正偏置状态下可靠地使用各FET，可以减小插入损失，可以得到很好的高频特性。
附图说明
图1是表示本发明的第1实施例的高频开关电路结构的电路图。
图2是表示本发明的第3实施例的高频开关电路结构的电路图。
图3是表示本发明的第4实施例的高频开关电路结构的电路图。
图4是表示本发明的第5实施例的高频开关电路结构的电路图。
图5A是表示本发明的第3实施例的高频开关电路中控制端子的电压波形的波形图。
图5B是表示本发明的第3实施例的高频开关电路中输出信号波形的波形图。
图6A是表示本发明的第5实施例的高频开关电路中控制端子的电压波形的波形图。
图6B是表示本发明的第5实施例的高频开关电路中输出信号波形的波形图。
图7是表示本发明的第6实施例的高频开关电路的结构的电路图。
图8是表示一例电压选择电路结构的电路图。
图9是高频开关电路的现有技术的结构的电路图。
具体实施方式
(第1实施例)
用图1表示本发明的第1实施例的高频开关电路的电路图。在图1中，符号101～104表示串联连接的耗尽型第1至第4FET。符号201～204表示对第1至第4FET101～104加栅极偏置的第1至第4电阻器。符号205～209表示固定第1至第4FET101～104的源漏电压的第5至第9电阻器。符号301表示第1高频信号输入输出端子，符号302表示第2高频信号输入输出端子。符号401表示第1控制端子，符号402表示第2控制端子。
下面，说明具体的连接关系。FET101的漏极端子和FET102的源极端子连接，FET102的漏极端子和FET103的源极端子连接，FET103的漏极端子和FET104的源极端子连接。
FET101的源极端子和高频信号输入输出端子301连接，FET104的漏极端子和高频信号输入输出端子302连接。
FET101的栅极端子和电阻器201的一端连接，FET102的栅极端子和电阻器202的一端连接，FET103的栅极端子和电阻器203的一端连接，FET104的栅极端子和电阻器204的一端连接。电阻器201～204的另一端和控制端子401公共连接。
电阻器205的一端和高频信号输入输出端子301连接，电阻器206的一端和FET101及FET102的连接点连接，电阻器207的一端和FET102及FET103的连接点连接，电阻器208的一端和FET103及FET104的连接点连接，电阻器209的一端和高频信号输入输出端子302连接。电阻器205～209的另一端和控制端子402公共连接。
对上述那样结构的高频开关电路的动作做以下说明。
当使高频信号输入输出端子301输入的信号从高频信号输入输出端子302输出时，向控制端子401加高电平电压。
此外，向控制端子402加高电平电压。由此，经电阻205～209向高频信号输入输出端子301、302和FET101～104的串联电路的中间连接点加对控制端子402施加的高电平电压。结果，高频信号输入输出端子301、302和FET101～104的串联电路的中间连接点的电位被固定。
这时，因FET101～104使用的是阈值为-1V左右的耗尽型FET，故在上述电压条件下，FET101～104处于导通状态。
这时，若适当设定对控制端子402施加的电压，利用控制端子401和控制端子402的电压差，可以以足够的正偏置电压驱动FET101～104。因此，FET101～104可以得到足够低的导通电阻值。例如，当给控制端子401加3V，给控制端子402加2.5V的电压时，可以使FET101～104的栅极和源漏的电位差为0.5V。因此，FET101～104能得到充分正偏置的状态。
此外，当不从高频信号输入输出端子302输出向高频信号输入输出端子301输入的信号时，向控制端子401加低电平电压。
此外，向控制端子402加高电平电压。由此，经电阻205～209向高频信号输入输出端子301、302和FET101～104的串联电路的中间连接点加对控制端子402施加的高电平电压。结果，高频信号输入输出端子301、302和FET101～104的串联电路的中间连接点的电位被固定。
这时，因FET101～104使用阈值是-1V左右的耗尽型FET，故在上述电压条件下，FET101～104处于截止状态。
这时，若适当设定对控制端子402施加的电压，利用控制端子401和控制端子402的电压差，可以使FET101～104处于充分反偏置的状态。因此，FET101～104处于能可靠截止的状态，结果能得到高的绝缘性能。例如，当给控制端子401加0V，给控制端子402加2.5V的电压时，可以使FET101～104的栅极和源漏的电位差为-2.5V。因此，能得到充分反偏置的状态。
当采取这样的结构时，可以固定多个FET101～104的串联电路的两端和各中间连接点的电位，即使大信号输入时，也能维持FET101～104的截止状态。此外，当处于导通状态时，可以在正偏置状态下可靠地使用，例如，可以减小作为天线开关使用时的插入损失。结果，与如现有技术那样使用电阻去连接FET的源极和漏极的情况相比，可以在电阻值更低的偏置状态下使用，可以使插入损失比现有技术更低。
(第2实施例)
本发明的电路在第1实施例中，采取使固定FET101～104的串联电路的两端和中间连接点的电位的电阻205～209的电阻值为1kΩ以上的结构。电阻205～209的电阻值的上限没有特别的规定，但在实用上，最好使用1MΩ以下至10MΩ以下的电阻。此外，电阻201～204的电阻值例如设定在数十kΩ～数百kΩ的范围内。
利用该结构，可以防止通过FET101～104的信号经电阻205～209泄漏。其它效果同第1实施例。
(第3实施例)
用图2表示本发明的第3实施例的高频开关电路的电路图。在上述第1实施例中，从外部供给的电压直接加给控制端子401和控制端子402。但是，该第3实施例的特征是，使外加电压暂时升压，再将该升压电压加给控制端子401和控制端子402。
为此，在该第3实施例中，在第1实施例的结构之上追加升压电路1001和逻辑电路1002，再追加对该升压电路1001加控制电压的控制端子403和对该逻辑电路1002加控制电压的控制端子404。升压电路1001使用电荷泵使将从控制端子403加给的电压升压至所要的电压。逻辑电路1002通过使用由升压电路1001升压后的电压作为电源电压，可以将从控制端子404输入的控制信号变换成具有升压电压电平的控制信号。作为上述逻辑电路1002，使用NAND电路或NOR电路等一般的电路。
下面，进行具体的说明。使升压电路1001的电压输入端子1001A和控制端子403连接，使升压电路1001的电压输入端子1001B和控制端子402连接，使升压电路1001的电压输入端子1001C和逻辑电路1002的电源电压端子1002A连接，使逻辑电路1002的信号输入端子1002B和控制端子404连接，使逻辑电路1002的信号输出端子1002C和控制端子401连接。其它结构和图1相同。
对于象上述那样结构的高频开关电路，说明以下动作。在第1实施例中，当向控制端子403加对控制端子402施加的电压时，该电压由升压电路1001升压，再将该升压后的电压加给控制端子402。
此外，在第1实施例中，通过将对控制端子401施加的电压从控制端子404向逻辑电路1002施加，可以将具有外加电压电平的控制信号变换成具有升压电压电平的控制信号。使具有升压电压电平的控制信号在开关导通状态时为高电平，在开关截止状态时为低电平，再加给控制端子401。因此，在第1实施例中是使用外部供给的电压电平进行控制，但本实施例则使用更高的电压电平进行控制。结果，当用相同级数的FET构成时，使用了升压电路的一方可以得到更高的开关处理功率。此外，在要求相同开关处理功率的情况下，可以减少FET的级数，有效地减小芯片的尺寸。
(第4实施例)
用图3表示本发明的第4实施例的高频开关电路的电路图。在该实施例中，采取在上述第3实施例的控制端子402和升压电路1001之间插入二极管501的结构。
具体地说，使二极管501的阳极和升压电路1001的电压输出端子1001B连接，使二极管501的阴极和控制端子402连接。其余和图2相同。
对于象上述那样结构的高频开关电路，说明以下动作。
对控制端子403施加的电压由升压电路1001升压。而且，该升压电压经二极管501和电阻器205～209加给FET101～104的源极、漏极。结果，经升压电路1001升压后的电压经二极管501下降约0.7V。而且，该电压经电阻205～209加给高频信号输入输出端子301、302和FET101～104的中间连接点。由此，使这些各点的电位固定。
通过采取该结构，加给高频信号输入输出端子301、302和FET101～104的中间连接点的电压电平可以比加给控制端子401的高电平控制信号的电压电平约低0.7V。因此，可以使第1实施例的导通情况下的零偏置状态的FET101～104处于约0.7V的正偏置状态。因此，即使使用了升压电路1001，也能够在电阻值更低的偏置状态下使用。所以，插入损失可以比现有技术还低。
再有，也可以增加二极管的级数，增大电压差。
(第5实施例)
用图4表示本发明的第5实施例的高频开关电路的电路图。上述第3实施例的结构是将升压电路1001的升压电压直接加给控制端子402。与此相对，在该第5实施例中，追加了电压选择电路1003，通过电压选择电路1003，可以有选择地将从控制端子403输入的控制电压和升压电路1001的升压电压中的任何一方加给控制端子402。
具体地说，使电压选择电路1003的一个电压输入端子1003A与升压电路1001的电压输出端子1001B连接，使电压选择电路1003的另一个电压输入端子1003B与控制端子403连接，使电压选择电路1003的电压输出端子1003C与控制端子402连接，使电压选择电路1003的切换控制端子1003D与控制端子404连接。而且，当给控制端子404加使FET101～104截止的控制信号时，电压选择电路1003选择控制端子403的电压，当给控制端子404加使FET101～104导通的控制信号时，电压选择电路1003选择升压电路1001的输出电压。其余和图2一样。
电压选择电路1003的选择控制使用从控制端子404输入的控制信号。
图8示出电压选择电路的一例电路图。在图8中，符号601、602、603表示P沟道MOS晶体管，符号604表示N沟道MOS晶体管，符号605表示选择信号输入端子，符号606表示输入升压电压VCP的升压电压输入端子，符号607表示输入控制电压(电源电压VDD)的控制电压输入端子，符号608表示电压输出端子。
在以上那样的结构中，当给选择信号输入端子605加低电平电压时，P沟道MOS晶体管601、602、603分别是导通、导通、截止，N沟道MOS晶体管604截止，从电压输出端子607输出升压电压VCP。此外，当给选择信号输入端子605加高电平电压时，P沟道MOS晶体管601、602、603分别是截止、截止、导通，N沟道MOS晶体管604导通，从电压输出端子607输出电源电压VDD。
对于象上述那样构成的高频开关电路，说明以下动作。
高频开关电路是用来切换导通状态和截止状态的，切换时从输入控制信号到输出波形的延迟时间很重要。
在上述第3实施例中，对控制端子402始终加从升压电路1001来的输出电压。在该结构中，如图5A所示那样，源漏电压是升压后的电压。因此，输入到控制端子404的控制信号经逻辑电路1002升压，控制端子401的电压上升，到达用来使FET101～104导通的电压需要时间。因此，实际上，如图5B所示，从在0时刻向控制端子404输入控制信号开始到输出输出波形为止，会产生延迟。
象上述第4实施例那样，当经二极管501固定高频信号输入输出端子301、302和FET101～104的中间连接点的电位时，因源漏电压比第3实施例的情况低，故延迟时间稍短一些，其时间差短。
为了解决该问题，在FET101～104截止的情况下，通过电压选择电路1003，控制端子403的电压直接加在控制端子404上，在FET101～104导通的情况下，经升压电路1001升压后的电压加在控制端子402上。因此，如图6A所示，源漏电压从3V开始，上升到升压后的电压。
通过采取这样的结构，与图5A所示的源漏电压固定在升压电路1001的电压的情况相比，FET101～104脱离反偏置状态较快。因此，FET101～104能很快进入导通状态。因FET101～104能很快进入导通状态，故如图6B所示，可以缩短从对控制端子404输入控制信号开始到输出波形的延迟时间。
如以上说明的那样，若按照该实施例的结构，因设置了电压选择电路1003，有选择地将控制端子403的电压和升压电路1001的输出电压加在控制端子402上，故可以降低FET101～104从截止变成导通时的控制端子402的电压。结果，加在控制端子404的控制信号在FET101～104从截止状态变成导通状态时，可以使FET101～104的偏置很快地转到正偏置状态，可以减小FET101～104从截止变成导通时的时间延迟。
因此，可以改善进行TDMA方式使用的猝发动作的FET切换时的输出波形的上升时间，使其快速上升。
(第6实施例)
图7示出本发明的第6实施例的高频开关电路的电路图。该实施例在第5实施例的结构中，在电压选择电路1003和控制端子402之间插入和第4实施例使用的二极管一样的二极管501。
因此，当使用电压选择电路1003时，通过使用二极管501，可以使FET101～104处于约0.7V的正偏置状态，当使用升压电路1001时，可以在电阻值更低的偏置状态下使用，所以，插入损失可以比现有技术更低，其余和第5实施例一样。

Claims (7)

1、一种高频开关电路，具有输入输出高频信号的第1高频信号输入输出端子(301)和第2高频信号输入输出端子(302)以及配置在上述第1高频信号输入输出端子(301)和上述第2高频信号输入输出端子(302)之间的多个FET(101～104)的串联连接电路，在上述多个FET(101～104)的栅极端子上有选择地施加高电平电压和低电平电压，进行上述多个FET(101～104)的导通状态和截止状态的切换，其特征在于：
通过分别经个别的电阻器(205～209)对上述多个FET(101～104)的串联连接电路的两端和各中间连接点施加规定的电压，固定上述多个FET(101～104)的串联连接电路的两端和各中间连接点的电位。
2、一种高频开关电路，其特征在于：使第1FET(101)的漏极端子与第2FET(102)的源极端子连接，使第2FET(102)的漏极端子与第3FET(103)的源极端子连接，使第3FET(103)的漏极端子与第4FET(104)的源极端子连接，使上述第1FET(101)的源极端子与第1高频信号输入输出端子(301)连接，使上述第4FET(104)的漏极端子与第2高频信号输入输出端子(302)连接，使第1电阻器(201)的一端与上述第1FET(101)的栅极端子连接，使第2电阻器(202)的一端与上述第2FET(102)的栅极端子连接，使第3电阻器(203)的一端与上述第3FET(103)的栅极端子连接，使第4电阻器(204)的一端与上述第4FET(104)的栅极端子连接，使上述第1到第4电阻器(201～204)的另一端与第1控制端子(401)公共连接，使第5电阻器(205)的一端与上述第1高频信号输入输出端子(301)连接，使第6电阻器(206)的一端与上述第1FET(101)和上述第2FET(102)的连接点连接，使第7电阻器(207)的一端与上述第2FET(102)和第3FET(103)的连接点连接，使第8电阻器(208)的一端与上述第3FET(103)和上述第4FET(104)的连接点连接，使第9电阻器(209)的一端与上述第2高频信号输入输出端子(302)连接，使上述第5到第9电阻器(205～209)的另一端与第2控制端子(402)公共连接，有选择地向上述第1控制端子(401)施加高电平电压和低电平电压，向上述第2控制端子(402)施加规定的电压。
3、如权利要求2所述的高频开关电路，其特征在于：升压电路(1001)的电压输入端子与第3控制端子(403)连接，上述升压电路(1001)的电压输出端子与上述第2控制端子(402)连接，上述逻辑电路(1002)的电源电压端子与上述升压电路(1001)的电压输出端子连接，上述逻辑电路(1002)的信号输入端子与第4控制端子(404)连接，上述逻辑电路(1002)的信号输出端子与上述第1控制端子(401)连接。
4、如权利要求2所述的高频开关电路，其特征在于：升压电路(1001)的电压输入端子与第3控制端子(403)连接，上述升压电路(1001)的电压输出端子与二极管(501)的阳极连接，上述二极管(501)的阴极与上述第2控制端子(402)连接，逻辑电路(1002)的电源电压端子与上述升压电路(1001)的电压输出端子连接，上述逻辑电路(1002)的信号输入端子与第4控制端子(404)连接，上述逻辑电路(1002)的信号输出端子与上述第1控制端子(401)连接。
5、如权利要求2所述的高频开关电路，其特征在于：使升压电路(1001)的电压输入端子与第3控制端子(403)连接，使上述升压电路(1001)的电压输出端子与电压选择电路(1003)的一个电压输入端子连接，使上述电压选择电路(1003)的另一个电压输入端子与上述第3控制端子(403)连接，使上述电压选择电路(1003)的电压输出端子与上述第2控制端子(402)连接，使逻辑电路(1002)的电源电压端子与上述升压电路(1001)的电压输出端子连接，使上述逻辑电路(1002)的信号输入端子与第4控制端子(404)连接，使上述逻辑电路(1002)的信号输出端子与上述第1控制端子(401)连接，使上述电压选择电路(1003)的切换控制端子与上述第4控制端子(404)连接，当向上述第4控制端子(404)施加使上述第1至第4FET(101～104)截止的控制信号时，上述电压选择电路(1003)选择上述第3控制端子(403)的电压，当向上述第4控制端子(404)施加使上述第1至第4FET(101～104)导通的控制信号时，上述电压选择电路(1003)选择上述升压电路(1001)的输出电压。
6、如权利要求2所述的高频开关电路，其特征在于：使升压电路(1001)的电压输入端子与第3控制端子(403)连接，使上述升压电路(1001)的电压输出端子与电压选择电路(1003)的一个电压输入端子连接，使上述电压选择电路(1003)的另一个电压输入端子与上述第3控制端子(403)连接，使上述电压选择电路(1003)的电压输出端子与二极管(501)的阳极连接，使上述第2控制端子(402)与上述二极管(501)的阴极连接，使逻辑电路(1002)的电源电压端子与上述升压电路(1001)的电压输出端子连接，使上述逻辑电路(1002)的信号输入端子与第4控制端子(404)连接，使上述逻辑电路(1002)的信号输出端子与上述第1控制端子(401)连接，使上述电压选择电路(1003)的切换控制端子与上述第4控制端子(404)连接，当向上述第4控制端子(404)施加使上述第1至第4FET(101～104)截止的控制信号时，上述电压选择电路(1003)选择上述第3控制端子(403)的电压，当向上述第4控制端子(404)施加使上述第1至第4FET(101～104)导通的控制信号时，上述电压选择电路(1003)选择上述升压电路(1001)的输出电压。
7、如权利要求2所述的高频开关电路，其特征在于：第5到第9电阻器(205～209)的电阻值在1kΩ以上。
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Date Code Title Description
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PB01 Publication
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SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
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Assignee: Suzhou Matsushita Semiconductor Co.,Ltd.

Assignor: Matsushita Electric Industrial Co.,Ltd.

Contract record no.: 2012990000226

Denomination of invention: High-frequency device including high-frequency switching circuit

Granted publication date: 20070418

License type: Common License

Open date: 20041020

Record date: 20120413

TR01 Transfer of patent right

Effective date of registration: 20200528

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Japan Osaka kamato City

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right
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Granted publication date: 20070418

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