CN102270982B - 大功率半导体开关中偏压晶体管开关的系统和方法 - Google Patents

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Abstract

一种用来偏压半导体型大功率开关中的晶体管开关的系统和方法，对源极/漏极偏压提供开启极性栅极，在开启状态电压电平建立一通往所述晶体管开关中一第一晶体管开关的强反层，将所述第一晶体管开关偏压于一开启状态；以及提供关闭极性，在关闭极性电平无通往所述晶体管开关中一第二晶体管开关的渠道，将所述第二晶体管开关偏压于一关闭状态，所述关闭状态电压电平的大小仅比该开启状态电压电平的大小少一足以达成以下至少一种情况的量：使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及使该大功率开关的线性高于一可接受的大功率开关线性预设下限。可以有效改善信号质量。

Description

大功率半导体开关中偏压晶体管开关的系统和方法
技术领域
本发明是关于大功率半导体开关的技术，特别是关于FET开关布线和偏压的技术。
背景技术
在现代无线射频通信系统中，传出或接收的信号在到达天线前，最后或最先接触到的组件通常是就半导体型收发转换开关。这种收发转换开关的信号质量是以开关线性以及杂散谐波发射程度做为性能指数。
半导体型收发转换开关的优点主要是在于绝缘和插入损失方面。它的结构是将一组FET与经过审慎选择的电阻器和电容器一同装设于开关中，确保信号路径上的低插入损失以及与关闭路径的高度绝缘。为避免每一条路径都得使用一个FET开关，通常的做法是使用一组彼此串连的FET开关。这种做法并非仅利用一个栅极电压轻易开关FET，而是以向前或倒转方式偏压栅极和源极/漏极，分别将各FET完全开启或关闭。
这种现有技术的范例可如图1A中由Nakatsuka等人(美国专利号7,199,635)所提出的方法。图中是一个单刀双掷(SPDT)开关100。一输入/输出终端101(称为电极)经由第一FET组开关120连接到第一输入/输出端102，并经由第二FET组开关130连接到第二输入/输出端103。FET组开关120、130各具有一组FET晶体管(如第一FET组开关120中的FET晶体管122)，这组FET晶体管是串连在从电极101到对应第一或第二输入/输出端102、103的信号路径上。每一FET组开关120、130又包括一组源极/漏极电阻器(如源极/漏极电阻器124)，所述源极/漏极电阻器连接到所属开关中FET的源极及/或漏极，并分别连接到第一或第二偏压端111、112。每一FET组开关更包括一组栅极电阻器(如FET组开关120的栅极电阻器126)，所述栅极电阻连接到所属开关中FET的栅极，并分别连接到第一或第二偏压端111、112。
以下文献为对于以CMOS为基础的T/R开关的早期研究：Feng-Jung Huang、Kenneth O，在0.5-um CMOS工艺中具有0.8-dB插入损失的900-MHz T/R开关，IEEE2000定制集成电路会议；Takahiro Ohnakado等人，以具有空乏层延展型晶体管(DET)的堆栈晶体管结构的分压效应实现21.5dBm适用功率5GHz传送/接收CMOS开关，2003年VLSI电路技术论文汇编座谈会；以及F.-J Huang与K.O.，供900MHz无线应用的0.5umCMOS T/R开关，IEEE J.固态电路，第36卷，第486-492页，2001年3月。
第一FET组开关120的栅极和第二FET组开关130的源极/漏极受到第一偏压端111的偏压，而第二FET组开关130的栅极和第二FET组开关130的源极/漏极则受到第二偏压端112的偏压。
要使电极101连接到第一输入/输出端102，将第一偏压端111设定为VHI(高电平电压)，而将第二偏压端112设定为VLO(低电平电压)，以完全开启第一FET组开关120的FET，而使第二FET组开关130的FET在操作可靠度/故障极限的范围内受到反向极性偏压，因而完全关闭。要使电极101连接到第二输入/输出端103，则将第二偏压端112设定为VHI，而将第一偏压端111设定为VLO，以完全开启第二FET组开关130的FET，而使第一FET组开关120的FET在操作可靠度/故障极限的范围内受到相反极性偏压，因而完全关闭。
上述结构以一开启或关闭极性完全偏压每一FET组开关，分别确保各开关的低插入损失及高绝缘，这对于处理大功率信号传送非常重要。从电路设计可知，施加到每一FET组开关的偏压只有极性不同。进一步说明，应了解当提到一个BJT、FET、MOSFET、MUGFET、FET组开关或任何其它晶体管开关受到或接收到一个「开启极性」或「正向极性」的偏压所偏压时，施加到栅极和源极/漏极的电压使各晶体管开关呈现「开启状态」。反之，应了解当提到一晶体管开关受到或接受到一个「关闭极性」或「反向极性」的偏压所偏压时，施加到栅极和源极/漏极的电压所属的极性和施加于栅极和源极/漏极而使晶体管呈现「开启状态」的电压极性相反。这不同于在晶体管中达成「关闭状态」但与达成「开启状态」者属于相同极性(虽然比它小很多)的偏压，也与一可达成「关闭状态」但无极性的零偏压不同。
图1B绘示根据Nakatsuka等人(美国专利第7,199,635号)方案的第二现有技术。单刀双掷开关150包括串连和分流FET。一输入/输出极端151经由一第一FET组开关160连接到一第一输入/输出端152，并经由一第二FET组开关170连接到一第二输入/输出端153。第一输入/输出端152和第一FET组开关160之间的接点处有一连接线经由一第三FET组开关180和一隔直电容器182连接到地端184。第二输入/输出端153和第二FET组开关170之间的接点处有一连接线经由第四FET组开关190和一隔直电容器192连接到地端194。第一FET组开关160的每一FET都串连在第一输入/输出端152与电极151之间，而第二FET组开关170的每一FET串连在第二输入/输出端153与电极151之间。由于第一和第二FET组开关160、170都连接在电极与一输入/输出端之间，所以它们可称为串连FET组开关。第三FET组开关180的每一FET都串连在第一输入/输出端152与地端184之间，而第四FET组开关190的每一FET都串连在第二输入/输出端153与地端194之间。由于第三及第四FET组开关180、190都连接在一输入/输出端与地端之间，所以它们可称为分流FET组开关。
一第一偏压端154连接到第一和第四FET组开关160、190的栅极以及第二和第三FET组开关170、180的源极/漏极。一第二偏压端155连接到第二和第三FET组开关170、180的栅极以及第一和第四FET组开关160、190的源极/漏极。
当第一偏压端154为VHI且第二偏压端155为VLO时，第一和第四FET组开关160、190受偏压至完全开启，而第二和第三组开关170、180受反向极性偏压至完全关闭。因此，电极151被强力连接到第一输入/输出端152且被强力隔绝于第二输入/输出端153，第一输入/输出端152被强力隔绝于地端184，而第二输入/输出端153被强力连接于或被分流至地端194。
反之，当第一偏压端154为VLO且第二偏压端155为VHI时，第二和第三FET组开关170、180具有一强反层，因此完全开启，而第一和第四组开关160、190受一反向极性偏压至完全关闭。相反地，电极151被强力连接到第二输入/输出端153，且被强力与第一输入/输出端152隔离，第一输入/输出端152被强力连接或分流到地端184，而第二输入/输出端153则被强力与地端194隔离。
图1B中的前案单刀双掷开关将不用的输入/输出端强力连接到地端，所以能够比图1A中的前案单刀双掷开关达到更高的绝缘效果。
虽然上述现有技术能够达成高绝缘和低插入损失，但是对于收发转换开关的许多其它效能因素和考虑仍没有提出适当解决。
发明内容
本发明的目的在于，提供一种大功率半导体开关中偏压晶体管开关的系统和方法，利用SOI结构具有低于该开关控制电压电平的崩溃电压，可通过将FET在操作可靠度/崩溃限制内的最大可能偏压以下的程度偏压这样的技术手段去改善信号质量。
根据一种概念，本发明提供一种在大功率半导体开关中偏压晶体管开关的方法，所述方法包含：对源极/漏极偏压提供开启极性栅极(开启状态电压Vgsd)，因而在开启状态电压Vgsd电平建立一通往所述晶体管开关中一第一晶体管开关的强反层(渠道)，以将所述第一晶体管开关偏压于一开启状态；以及提供关闭极性Vgsd(关闭状态电压Vgsd)，因而在关闭极性Vgsd电平无通往所述晶体管开关中一第二晶体管开关的渠道，以将所述第二晶体管开关偏压于一关闭状态，其中所述关闭状态电压Vgsd电平的大小仅比该开启状态电压Vgsd电平的大小少一足以达成以下至少一种情况的量：使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
根据另一概念，本发明提供一种在大功率半导体开关中偏压晶体管开关的方法，所述方法包含：以一第一偏压控制器，在晶体管开关中一第一晶体管开关的栅极，使用对该第一偏压控制器的一第一控制电压输入的一固定一次偏压部分进行偏压；以一第二偏压控制器，在所述第一晶体管开关的源极-漏极，使用对该第二偏压控制器的一第二控制电压输入的一固定二次偏压部分进行偏压；以该第二偏压控制器，在晶体管开关中一第二晶体管开关的栅极，使用第二控制电压输入的固定一次偏压部分进行偏压；以及以该偏压第一偏压控制器，在所述第二晶体管开关的源极-漏极，使用该第一控制电压的固定二次偏压部分进行偏压；其中，当该大功率开关处于一所述第一晶体管开关为开启而所述第二晶体管开关为关闭的第一开关状态时：对该第一偏压控制器提供一高系统控制电压做为该第一控制电压；以及对该第二偏压控制器提供一低系统控制电压做为该第二控制电压；其中，当该大功率开关处于一所述第一晶体管开关为关闭而所述第二晶体管开关为开启的第二开关状态时：对该第一偏压控制器提供一低系统控制电压做为该第一控制电压；以及对该第二偏压控制器提供一高系统控制电压做为该第二控制电压，其中：该一次偏压部分与该低系统控制电压的乘积和该二次偏压部分与该高系统控制电压乘积之差的大小是仅比该一次偏压部分与该高系统控制电压的乘积和该二次偏压部分与该低系统控制电压的乘积之差的大小少一足以达成以下至少一种情况的量：使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
根据另一概念，本发明提供一大功率开关，其包含：多个晶体管开关其中包含一第一晶体管开关以及一第二晶体管开关；偏压电路系统当该大功率开关处于一第一大功率开关状态时提供：在一开启状态电压Vgsd电平对所述第一晶体管开关提供开启状态电压Vgsd以偏压处于开启状态的所述第一晶体管开关；以及在一关闭状态电压Vgsd电平对所述第二晶体管开关提供偏压以偏压处于一关闭状态的所述第二晶体管开关，其中所述关闭状态电压Vgsd电平的大小是仅比该开启状态电压Vgsd电平的大小少一足以达成以下至少一种情况的量：使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
根据另一概念，本发明提供一种大功率开关，其包含：一第一晶体管开关；一第二晶体管开关；一第一偏压控制器，用来接收一第一控制电压以及：使用该第一控制电压的一固定一次偏压部分对所述第一晶体管开关的栅极进行偏压；以及使用该第一控制电压的固定二次偏压部分对所述第二晶体管开关的源极-漏极进行偏压；一第二偏压控制器，用来接收一第二控制电压以及：使用该第二控制电压的固定二次偏压部分对所述第一晶体管开关的源极-漏极进行偏压；以及使用该第二控制电压输入的固定一次偏压部分对所述第二晶体管开关的栅极进行压偏，其中该第一控制电压和该第二控制电压分别为一高系统控制电压和一低系统控制电压，且其中：该一次偏压部分与该低系统控制电压的乘积和该二次偏压部分与该高系统控制电压的乘积之差的大小是仅比该一次偏压部分与该高系统控制电压的乘积和该二次偏压部分与该低系统控制电压的乘积之差的大小少一足以达成以下至少一种情况的量：使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
本发明的有益效果在于，提供一种用来偏压半导体型大功率开关中的晶体管开关的系统和方法，是基于可接受的杂散谐波发射和线性程度来决定关闭晶体管开关的关闭状态电压Vgsd偏压，所以可以有效改善信号质量。
附图说明
图1A是一电路图，说明一现有技术的SPDT开关电路。
图1B是一电路图，说明一第二现有技术的SPDT开关电路。
图2是一电路图，说明根据本发明一实施例的SPDT开关。
图3A是一多闸FET示意图。
图3B是一电路图，说明图3A的多闸FET。
图4A是一电路图，说明一传送偏压控制器。
图4B是一电路图，说明一接收偏压控制器。
图4C是一电路图，说明图4A和4B的静电放电预防装置。
图5A是一电路图，说明根据本发明一实施例的单刀三掷(SP3T)纯串连开关。
图5B是一电路图，说明根据本发明另一实施例的单刀三掷(SP3T)纯串连开关。
图6A是一电路图，说明根据本发明一实施例的低电阻偏压控制器应用。
图6B是一电路图，说明根据本发明另一实施例的低电阻偏压控制器应用。
图7A是一电路图，说明根据本发明一实施例的双刀双掷(DPDT)纯串连开关。
图7B是一电路图，说明根据本发明另一实施例的双刀双掷(DPDT)纯串连开关。
图8A是本发明一实施例去耦串连及分流电路的电路图。
图8B是本发明一实施例去耦纯串连路径电路的电路图。
图9是根据本发明一实施例一应用去耦串连及分流电路的单刀N掷开关。
图10是一电路图，说明根据本发明一实施例应用去耦串连及分流电路的双刀双掷(DPDT)分流开关。
具体实施方式
在附图中相似的组件是以相同符号标示。
当使开启状态FET组开关充分实现开启状态电压Vgsd并使关闭状态FET组开关充分实现关闭状态电压Vgsd以达成理想的低插入损失和高度绝缘时，为该开关器中FET的关闭状态电压Vgsd及开启状态电压Vgsd所设定的特定电压左右了通过该收发转换开关的信号质量。
本发明的发明人发现，对于使用单一或串连MOSFET及/或多闸FET(MUGFET)的SOI(硅绝缘)大功率收发转换开关中，因为SOI结构具有低于该开关控制电压电平的崩溃电压，可通过将FET在操作可靠度/崩溃限制内的最大可能偏压以下的程度偏压这样的技术手段去改善信号质量。
本发明的发明人观察到对关闭状态FET组开关施加关闭状态电压Vgsd到超过一特定电压电平的程度对于绝缘的效果并不大，也因此，将关闭状态FET组开关的关闭状态电压Vgsd最大化到与开启状态FET组开关受偏压的相同程度只能简化设计，除此之外并无其它好处。发明人也观察到信号强度较高时，关闭状态FET组开关会发出杂散谐波发射，且会对于电路开关动作产生非线性效应。
杂散第三谐波发射相对于功率驱动比杂散第二谐波发射呈现更为陡峭的斜度，但两种杂散谐波发射都会随着超过一特定偏压电压的关闭状态电压Vgsd而增加。大功率开关中的非线性效应也会随关闭状态FET组开关的关闭状态电压Vgsd而增加。就一个2.5V SOI而言，当连接源极和漏极的渠道不为强反时，在1.5V或以下的关闭状态电压Vgsd可见低程度谐波发射以及充分线性。考虑到对于绝缘的需要，被关闭FET组开关的操作关闭状态电压Vgsd电平设定为1.1V-1.5V。一般而言，应先确定可接受的杂散谐波发射上限和可接受的线性下限，再据以决定关闭状态电压Vgsd电平。而此确定当然取决于开关所欲应用的场合。所述上下限的确定可供仅将关闭状态电压Vgsd大小减少符合杂散谐波和线性需求所需要的量，因此可以保持高度绝缘的优点，也就是利用开启极性的零偏压或极小偏压提供关闭状态中较大的关闭状态电压Vgsd。利用一显著关闭状态电压Vgsd电平可达成较高绝缘，因为此时关闭状态开关可比接受微小或微弱关闭状态电压Vgsd的开关更大程度地隔绝较大振幅信号。
开启状态FET组开关在超过一电压电平，靠近栅极到源极崩溃电压时，产生的谐波发射才会较低。利用2.5V SOI技术，2.0-2.5V的开启状态电压Vgsd可展现极低插入损失及优良线性。考虑到2.5V的可靠性限制，被关闭的FET组开关的操作开启状态电压Vgsd电平设定为2.0V-2.5V。
参照图2，现说明本发明第一实施例的单刀双掷(SPDT)收发转换开关200的结构。
所述SPDT开关200包含一天线201、一传送端202、一接收端203、一传送分枝接地线281，以及一接收分枝接地线282。沿着从天线201到传送端202的信号路径，该天线201连接到一隔直电容器211，此隔直电容器211串连一第一串连FET组开关220和另一隔直电容器212。沿着从天线201到接收端203的信号路径，该天线201连接到一隔直电容器215并与一第二串连FET组开关230以及另一隔直电容器216串连。沿着从传送端202到传送分枝接地线281的分流电路，该传送端202连接到该隔直电容器212、一与一第一分流FET组开关240串连的隔直电容器213以及另一隔直电容器214。沿着从接收端203到接收分枝接地线282的分流电路，接收端203连接到隔直电容器216、一与一第二分流FET组开关250串连的隔直电容器217以及另一隔直电容器218。每一串连及分流FET组开关220、230、240、250都包含两个彼此串连的MUGFET，这两个MUGFET具有共享栅极和偏压连接。
请同时参照图3A及图3B，在此所述实施例中采用的MUGFET，如图2的MUGFET 222将说明如下。每一MUGFET 322包含一栅极321、一漏极323、一源极325，以及一连接至R桥或联系R 326的源极/漏极偏压连接327，此R桥或联系R 326的作用在于确保该漏极323和源极325的直流电压相同。漏极323与源极325之间设有一组彼此串连的MOSFET(在此为四个)324。这组MOSFET324的每一栅极连接到一组栅极电阻器328中的一个电阻器，每一个电阻器连接到栅极321。在栅极321与源极325之间设有一个天线规范电路329，其包含一组二极管和电阻器，作用在于满足制造所需的天线规范。
如同前案，FET组开关的栅极和源极/漏极偏压连接线是连接到不同偏压端，以确保适当的开启或关闭状态电压Vgsd在适当时间施加于每一FET组开关。如上所述，发明人已发现开启状态电压Vgsd电平应设定为2.0V-2.5V而关闭状态电压Vgsd电平应设定为1.1V-1.5V。为达成收发电路所需要的多重偏压程度，在此提出一特殊偏压控制器架构。SPDT电路200具有两个上述控制器、一个传送偏压控制器260以及一个接收偏压控制器270。
同时参照图4A、图4B及图4C，现说明传送及接收偏压控制器的架构。图4A描绘一传送偏压控制器460。此传送偏压控制器460实质上是一个跨接在HI/LO输入端461和地端469之间的分压器。此HI/LO输入端461跨越一第一电阻器466连接到一次偏压输出462，此一次偏压输出462接着跨越一第二电阻器467连接到一二次偏压输出464，此二次偏压输出464跨越一第三电阻器468连接到地端469。地端469和HI/LO输入端461之间并耦接一200V以上的HBM(人体模型)ESD(静电放电)防护电路463。
图4C描绘一种可用于图4A和图4B偏压控制器中的ESD 403，此ESD 403包含若干以相对方式排列成一回路的二极管。在ESD 403中，一个二极管403E沿着回路的一侧朝向正端403A设置在正端403A与负端403B之间，而六个二极管403F沿着回路的另一侧朝向负端403B设置在正端403A与负端403B之间。正反向二极管堆栈中的二极管数量可依据二极管的开启电压而减少或增加。
偏压控制器460的电阻器466、467、468设置的目的是当HI/LO输入端461为VHI时，使一次偏压输出462上的电压为适合开启状态电压Vgsd的电平，而二次偏压输出464上的电压为适合关闭状态电压Vgsd的电平。VHI与一次偏压输出462上的电压之间的比率是取决于所有电阻器466、467、468的总电阻与第二467和第三468电阻器的电阻和之间的比率。VHI与二次偏压输出464上的电压之间的比率是取决于所有电阻器466、467、468的总电阻与第三电阻器468的电阻之间的比率。
在一个用于传统WLAN无线电的实施例中，VHI是使用3.0-3.6V开关控制线，而VLO通常介于0.0V和0.3V之间。在一个使用3.3V的VHI和0.15V的VLO的实施例中，第一电阻器可设定为30kΩ，第二电阻器可设定为22kΩ，而第三电阻器可设定为48kΩ。当HI/LO输入端461为VHI时，一次偏压输出462上的电压为2.31V，而二次偏压输出464上的电压为1.584V。当HI/LO输入端461为VLO时，一次偏压输出462上的电压为0.105V，而二次偏压输出端口464上的电压为0.072V。
图4B描绘一接收偏压控制器470。此接收偏压控制器470的结构与传送偏压控制器460相同，一样具有一输入端471、一第一电阻器476、一一次偏压输出472、一第二电阻器477、一二次偏压输出474、一第三电阻器478、一接地线479，以及一ESD防护电路473。第一、第二及第三电阻器476、477、478电阻值设定的考虑也和说明传送偏压控制器460时所提到的相同。因此，第一电阻器476设定为30kΩ，第二电阻器设定为22kΩ，而第三电阻器设定为48kΩ。
在某些实施例中，一个可对VHI和VLO提供适当分压的分压器包含适当的二极管堆栈。
再次参照图2，传送偏压控制器260的一次偏压输出262连接到第一串连FET组开关220的栅极，也连接到第二分流FET组开关250的栅极，而传送偏压控制器260的二次偏压输出264连接到第二串连FET组开关230的源极/漏极偏压连接，也连接到第一分流FET组开关240的源极/漏极偏压连接。接收偏压控制器270的一次偏压输出272连接到第二串连FET组开关230的栅极，也连接到第一分流FET组开关240的栅极，而接收偏压控制器270的二次偏压输出274连接到第一串连FET组开关220的源极/漏极偏压连接，也连接到第二分流FET组开关250的源极/漏极偏压。
现在就图2中SPDT开关200的功能进行说明。
如同前案，为确保低插入损失与充分绝缘，当天线201用于传送时，第一串连FET组开关220和第二分流FET组开关250接收开启状态电压Vgsd，因而使一强反层在源极和漏极扩散之间产生一条低电阻路径，第二串连FET组开关230和第一分流FET组开关240则接收关闭状态电压Vgsd，且其中没有渠道形成。为了减少杂散谐波发射并改善线性，开启状态电压Vgsd的电平设定在2.0V和2.5V之间，而关闭状态电压Vgsd的电平设定在1.1V和1.5V之间。
当SPDT开关200用于传送时，VHI施加于传送偏压控制器260的HI/LO输入端，而VLO施加于接收偏压控制器270的HI/LO输入端。因此，第一串连FET组开关220和第二分流FET组开关250的栅极保持于2.31V，而第二串连FET组开关230和第一分流FET组开关240的源极/漏极偏压连接则保持在1.584V。同时，第一分流FET组开关240和第二串连FET组开关230的栅极保持于0.105V，而第一串连FET组开关220和第二分流FET组开关250的源极/漏极偏压连接保持在0.070V。第一串连FET组开关220和第二分流FET组开关250的结果开启状态电压Vgsd都是2.24V，而第二串连FET组开关230和第一分流FET组开关240的结果关闭状态电压Vgsd都是1.479V。
反之，当SPDT开关200用来接收时，VLO施加于传送偏压控制器260的HI/LO输入端，而VHI施加于接收偏压控制器270的HI/LO输入端。结果是第二串连FET组开关230和第一分流FET组开关240都是2.24V的开启状态，而第一串连FET组开关220和第二分流FET组开关250都是1.479V的关闭状态电压Vgsd。
在仅使用传送或接收其中一种的正常操作下，传送偏压控制器260和接收偏压控制器270之中一个以VHI输入，另一个以VLO输入。如上所述，如此可以确保FET组开关220、230、240、250达到适当偏压。自环模式时，传送偏压控制器260和接收偏压控制器270都接收VHI输入，使得两个分流FET组开关240、250皆关闭，且两个串连FET组开关220、230皆开启。
现参阅图5A，现说明本发明实施例中一个单刀三掷(SP3T)纯串连收发转换开关500a的结构。不同于SPDT开关200，图5A的SP3T开关500a并没有任何用来分流到地端的路径或开关。
此SP3T开关500a包含一天线501、一第一传送端502、一第二传送端503，以及一接收端504。沿着从天线501到第一传送端502的信号路径，天线501连接到一隔直电容器511，此隔直电容器511又与一第一串连FET组开关520以及另一隔直电容器512串连。沿着从天线501到第二传送端503的信号路径，天线501连接到一隔直电容器514，且与一第二串连FET组开关530以及另一隔直电容器515串连。沿着从天线501到接收端504的一信号路径，天线501连接到一隔直电容器513，此隔直电容器513与一第三串连FET组开关540以及另一隔直电容器516串连。如同图2所描绘的实施例，每一个串连FET组开关520、530、540包含两个彼此串连的MUGFET，虽然每一对共享一个栅极，但各自有源极/漏极偏压连接线。
如上述实施例，FET组开关的栅极和源极/漏极偏压连接线是连接到不同的偏压端，这些不同的偏压端确保适当的开启和关闭状态电压Vgsd在适当的时间用在每一FET组开关上。如上所述，发明人已经确认开启状态电压Vgsd电平应为设定为2.0V-2.5V，而关闭状态电压Vgsd电平应设定为1.1V-1.5V。如同上述实施例，是利用偏压控制器来达到收发转换开关所需要的多种偏压程度。在SP3T开关500a中有三个控制器，也就是第一传送偏压控制器560、第二传送偏压控制器570和接收偏压控制器580。
第一传送偏压控制器560的一次偏压输出562连接到第一串连FET组开关520的栅极，而第一传送偏压控制器560的二次偏压输出564连接到一二极管532的正极，此二级管532的负极连接到第二串连FET组开关530的其中一个MUGFET的源极/漏极偏压连接。第一传送偏压控制器560的二次偏压输出564也连接到一第二二极管544的正极，此第二二极管544的负极连接到第三串连FET组开关540的其中一个MUGFET的源极/漏极偏压连接。第二传送偏压控制器570的一次偏压输出572连接到第二串连FET组开关530的栅极，而第二传送偏压控制器570的二次偏压输出574连接到一第三二极管524的正极，此第三二极管524的负极连接到第一串连FET组开关520其中一个MUGFET的源极/漏极偏压连接。第二传送偏压控制器570的二次偏压输出574也连接到第四二极管542的正极，此第四二极管542的负极连接到第三串连FET组开关540其中一个MUGFET的源极/漏极偏压。接收偏压控制器580的一次偏压输出582连接到第三串连FET组开关540的栅极，而接收偏压控制器580的二次偏压输出584连接到一第五二极管522的正极，此第五二极管522的负极连接到第一串连FET组开关520其中一个MUGFET的源极/漏极偏压连接。接收偏压控制器580的二次偏压输出584也连接到一第六二极管534的正极，此第六二极管534的负极连接到第二串连FET组开关530其中一个MUGFET的源极/漏极偏压。
第一和第二传送偏压控制器，以及接收偏压控制器都与图4A和图4B所描绘的偏压控制器具有相同的结构和功能。
现在就图5A中SP3T开关500a的功能进行说明。
如同上述实施例，为了确保低插入损失与充分绝缘，当天线501用在第一或第二传送路径或接收路径中时，对应的串连FET组开关接收到开启状态电压Vgsd偏压电平，而其余两个串连FET组开关是接收关闭状态电压Vgsd偏压电平。如上所述，为了减少杂散谐波发射同时改善线性，开启状态电压Vgsd是设定为2.0V到2.5V的电平，而关闭状态电压Vgsd是设定为1.1V到1.5V的电平。
当SP3T开关500a用于从第一传送端502进行传送时，VHI施加于第一传送偏压控制器560的HI/LO输入端，而VLO施加于第二传送偏压控制器570和接收偏压控制器580的HI/LO输入端。因此，第一串连FET组开关520的栅极维持在2.31V，而第二串连FET组开关530的源极/漏极偏压连接以及第三串连FET组开关540的其中一个源极/漏极偏压连接是维持在1.584V。第二串连FET组开关530和第三串连FET组开关540的栅极维持在0.105V，而第一串连FET组开关520的源极/漏极偏压连接以及第二和第三串连FET组开关530、540各有一个源极/漏极偏压连接维持在0.070V。第一串连FET组开关520的结果开启状态电压Vgsd是2.24V。第二和第三串连FET组开关530、540各有一个MUGFET是接受1.479V的关闭状态电压Vgsd电平，而第二和第三串连FET组开关530、540各有一第二MUGFET是不受到偏压的，因为各二极管534、542阻止任何0.035V引起的漏电流跨越第二MUGFET而以相反方向施加于二极管。
当SP3T开关500a用于从第二传送端503进行传送时，VHI施加于第二传送偏压控制器570的HI/LO输入端，而VLO施加于第一传送偏压控制器560和接收偏压控制器580的HI/LO输入端。结果是2.24V的开启状态电压Vgsd跨越第二串连FET组开关530，连同1.479V的一关闭状态电压Vgsd一起施加到第一串连FET组开关520和第三串连FET组开关540的各一个MUGFET，而一零偏压施加到另一个MUGFET。
当SP3T开关500a用于接收时，VHI施加于接收偏压控制器580的HI/LO输入端，而VLO施加于第一和第二传送偏压控制器560、570的HI/LO输入端。结果是2.24V的开启状态电压Vgsd跨越第三串连FET组开关540，连同1.479V的一关闭状态电压Vgsd一起施加到第一串连FET组开关520和第二串连FET组开关530的各一个MUGFET，而一零偏压施加到另一个MUGFET。
在仅通过第一或第二传送端进行传送或仅通过接收端进行接收的正常操作下，对偏压控制器560、570、580中的一个输入VHI，而对另两个偏压控制器输入VLO。如上所述，这可确保达成FET组开关520、530、540适当的开启和关闭状态电压Vgsd偏压。
现参阅图5B，现说明本发明另一实施例中的单刀三掷(SP3T)纯串连收发转换开关500b。
图5B描绘的SP3T开关500b不同于图5A的SP3T是以两个二极管连接到每一FET组开关，而是包括三个适当连接的「或」逻辑闸。第一、第二及第三偏压控制器560、570、580都各自连接一个FET组开关520、530、540，连接方法是偏压控制器560、570、580分别以一次偏压输出562、572、582连接到各FET组开关520、530、540的栅极。第一、第二及第三FET组开关520、530和540各自以源极/漏极连接到第一、第二及第三「或」逻辑闸525、535和545的逻辑输出。每一「或」逻辑闸接受与没有对它提供一次偏压输出的两个FET组开关相连的控制器的二次控制电压输入。例如，第一「或」逻辑闸525接受第二及第三偏压控制器570、580的二次输出，第二「或」逻辑闸535接受第一及第三偏压控制器560、580的二次输出，而第三「或」逻辑闸545接受第一和第二偏压控制器560、570的二次输出。在这种配置中，漏极-源极偏压上的漏电流远低于图5A描绘的实施例。每一「或」逻辑闸525、535、545接受一来自外部电压源或类似电路系统的电压VDD，此外部电压源或类似电路系统能够侦测逻辑高控制电压并把它转成「或」逻辑闸用的VDD。开启状态电压Vgsd是提供到FET组开关的栅极，因为它所连接的「或」逻辑闸将会接收两个低输入电压(0.072V)，「或」逻辑闸再提供一个低逻辑输出(0.072V)到FET组开关的源极/漏极。栅极没有接受开启状态电压Vgsd的FET组，在栅极是接受0.105V，且因为它所连接的「或」逻辑闸是接受一高输入和一低输入(1.584V和0.105V)，所以它的源极/漏极是接受一1.584V的电压，造成适当的1.479V关闭状态电压Vgsd。
参照图6A，现在说明的低电阻偏压控制器660a是利用低电阻来减少开启关闭栅极的RC(电阻-电容)时间常数。
低电阻偏压控制器660a与上述偏压控制器相似的地方在于它实质上是一个跨接HI/LO输入端661和地端669的分压器。HI/LO输入端661跨越一二极管回路665a和一第一电阻器666连接到一次偏压输出662，一次偏压输出662接着跨越第二电阻器667连接到一二次偏压输出664，二次偏压输出664再跨越一第三电阻器668连接到地端669。地端669与HI/LO输入端661之间连接有一个200 VHBM(人体模型)的ESD(静电放电)防护电路663。
在采用3.3V的VHI和0.15V的VLO的实施例中，第一电阻器666可为1.3kΩ，第二电阻器667可为1.5kΩ，而第三电阻器668可为2.2kΩ。当HI/LO输入端661为VHI，一次偏压输出662上的电压为2.442V，而二次偏压输出664上的电压为1.452V。当HI/LO输入端461为VLO，一次偏压输出662上的电压为0.111V，而二次偏压输出端口664上的电压为0.066V。
低电阻偏压控制器660a的功能与上述的偏压控制器相似，差异仅在于藉由缩短RC时间常数达到加快开关速度的功效。二极管回路665a，包含双向配置的二极管，以减少因电阻值降低而泄漏到地端的控制线电流。
在图6B的一个相似实施例中，两个与图6A中单一二极管回路665a相似的二极管回路665b、665c设置在偏压控制器660b内，位于第二电阻器667和二次偏压输出664之间，同时位于第三电阻器668和地端669之间。因为二极管的充放电行为远比电阻梯快速，所以此实施例中控制线的漏电明显较少，开关时间也明显较快。此外，电阻器和其它二极管回路则对开关FET的栅极提供二次ESD防护。
参照图7A，现说明本发明实施例中一双刀双掷(DPDT)纯串连收发转换开关700的结构。
所述DPDT开关700a包含一第一天线701、一第二天线702、一传送端703，以及一接收端704。沿着从第一天线701到传送端703的信号路径，第一天线701连接到一隔直电容器711，此隔直电容器711与一第一串连FET组开关720以及另一隔直电容器712串连。沿着从第一天线701到接收端704的信号路径，天线701连接到一隔直电容器715，并与一第二串连FET组开关730以及另一隔直电容器716串连。沿着从第二天线702到传送端703的信号路径，第二天线702连接到一隔直电容器714，此隔直电容器714与一第三串连FET组开关740以及另一隔直电容器713串连。沿着从第二天线702到接收端704的信号路径，天线702连接到一隔直电容器718，并与一第四串连FET组开关750以及另一隔直电容器717串连。如同上述实施例，FET组开关的栅极和源极/漏极偏压连接是连接到不同偏压端，以确保适当的开启或关闭状态电压Vgsd在适当时间施加于每一FET组开关。如上所述，发明人已发现开启状态电压Vgsd电平应设定为2.0V-2.5V而关闭状态电压Vgsd电平应设定为1.1V-1.5V。DPDT电路700a具有两种操作状态。在第一状态中，DPDT电路700a将第一天线701与传送端703连接，并将第二天线702与接收端704连接。在一第二状态中，DPDT电路700a将第一天线701与接收端704连接，并将第二天线702与传送端703连接。为提供这两种状态，所述DPDT电路700a具有两个偏压控制器，也就是一个第一状态偏压控制器760和一个一第二状态偏压控制器770。
第一状态偏压控制器760的一次偏压输出762连接到第一和第四串连FET组开关720、750的栅极。第一状态偏压控制器760的二次偏压输出764连接到第二和第三串连FET组开关730、740的源极/漏极偏压连接。第二状态偏压控制器770的一次偏压输出772连接到第二和第三串连FET组开关730、740的栅极。第二状态偏压控制器770的二次偏压输出774连接到第一和第四串连FET组开关720、750的源极/漏极偏压连接。
现在说明图7A中DPDT开关700a的功能。为了减少杂散谐波发射同时改善线性，开启状态电压Vgsd设定为2.0V到2.5V的电平而关闭状态电压Vgsd设定为1.1V到1.5V的电平。
当DPDT 700a处于第一状态时，第一天线701是用来传送而第二天线702是用来接收。实施方法是将VHI施加到第一状态偏压控制器760的HI/LO输入端，而将VLO施加到第二状态偏压控制器770的HI/LO输入端。如同上述实施例，为了确保低插入损失与充分绝缘，在此状态中，分别位于传送端703与第一天线701之间以及位于接收端704与第二天线702之间的第一和第四串连FET组开关720、750都是接受开启状态电压Vgsd，而分别位于传送端703与第二天线702之间以及位于接收端704与第一天线701之间的第二和第三串连FET组开关730、740都是接受关闭状态电压Vgsd。
反之，当DPDT 700a处于第二状态时，第二天线702是用来传送而第一天线701是用来接收。实施方法是将VLO施加到第一状态偏压控制器760的HI/LO输入端，而将VHI施加到第二状态偏压控制器770的HI/LO输入端。如同上述实施例，为了确保低插入损失与充分绝缘，在此状态中，分别位于传送端703与第二天线702之间以及位于接收端704与第一天线701之间的第二和第三串连FET组开关730、740都是接受开启状态电压Vgsd，而分别位于传送端703与第一天线701之间以及位于接收端704与第二天线702之间的第一和第四串连FET组开关720、750都是接受关闭状态电压Vgsd。
参照图7B，现说明本发明一实施例中另一双刀双掷(DPDT)纯串连收发转换开关700b的结构。
所述DPDT开关700b的电容器711、712、713、714、715、716、717、718、天线701、702、终端703、704，以及FET组开关720、730、740、750，和连接组件的信号路径，都与图7A的DPDT开关700a相同。但图7B的DPDT开关700b和图7A的DPDT开关700a不同之处在于它所采用的偏压控制器和用来适当偏压FET组开关720、730、740、750的相关电路系统。
如同上述实施例，FET组开关的栅极和源极/漏极偏压连接是经由适当电路系统连接到不同偏压端，以确保适当的开启或关闭状态电压Vgsd在适当时间施加于每一FET组开关。如上所述，发明人已发现开启状态电压Vgsd电平应设定为2.0V-2.5V而关闭状态电压Vgsd电平应设定为1.1V-1.5V。图7B的DPDT电路700b中有四个偏压控制器，包括一第一传送偏压控制器725，一第一接收偏压控制器735、一第二传送偏压控制器745，以及一第二接收偏压控制器755。
第一传送偏压控制器725一次偏压输出726连接到第一串连FET组开关720的栅极。第一接收偏压控制器735的一次偏压输出736连接到第二串连FET组开关730的栅极。第二传送偏压控制器745的一次偏压输出746连接到第三串连FET组开关740的栅极。第二接收偏压控制器755的一次偏压输出756连接到第四串连FET组开关750的栅极。
第一传送偏压控制器725、第一接收偏压控制器735、第二传送偏压控制器745以及第二接收偏压控制器755的二次偏压输出727、737、747、757分别连接到一个四重输入「或」逻辑闸705的其中一个输入端。此四重输入「或」逻辑闸连接到电源VDD。此四重输入「或」逻辑闸705的逻辑输出705a连接到各FET组开关720、730、740、750的源极/漏极偏压连接。
现说明图7B中DPDT开关700b的功能。
如同上述实施例，为了确保低插入损失与充分绝缘，当第一天线701用来传送时，位于传送端703与第一天线701之间的第一FET组开关720接受开启状态电压Vgsd，而其余FET组开关730、740、750接受关闭状态电压Vgsd。同理，当第二天线702用来传送时，第三FET组开关740接受开启状态电压Vgsd而其余FET组开关720、730、750接受关闭状态电压Vgsd。当第一天线701用来接收时，第二FET组开关730受到开启状态电压Vgsd偏压，而其余FET组开关720、740、750受到反向极性偏压。当第二天线702用来接收时，第四FET组开关750接受开启状态电压Vgsd而其余FET组开关720、730、740接受关闭状态电压Vgsd。
为了减少杂散谐波发射同时改善线性，开启状态电压Vgsd是设定为2.0V到2.5V的电平，而关闭状态电压Vgsd是设定为1.1V到1.5V的电平。
为了达成上述的偏压程度，四重输入「或」逻辑闸705是设计成从它的逻辑输出705a产生一个1.1V-1.5V逻辑高信号和一个0V逻辑低信号。此外，控制器的内部组件(电阻器及/或二极管)设置的比例是，当控制器的HI/LO输入端接收VHI时，一次输出提供比四重输入输入「或」逻辑闸705的1.1V-1.5V输出多至少2.0V-2.5V的一电压。偏压控制器一次偏压输出的电压可视需要调整；或者，若四重输入输入「或」逻辑闸提供一1.15V的逻辑高信号，则每一偏压控制器的一次输出可藉由适当设定内部组件而提供3.2V的输出。
当DPDT开关700b是用来通过第一天线701进行传送时，VHI施加于第一传送偏压控制器725的HI/LO输入端，而VLO施加于其余偏压控制器735、745、755的HI/LO输入端。当DPDT开关700b是用来通过第二天线702进行传送时，VHI施加于第二传送偏压控制器745的HI/LO输入端，而VLO施加于其余偏压控制器725、735、755的HI/LO输入端。
此外，当DPDT开关700b是用来通过第一天线701进行接收时，VHI施加于第一接收偏压控制器735的HI/LO输入端，而VLO施加于其余偏压控制器725、745、755的HI/LO输入端。当DPDT开关700b是用来通过第二天线702进行接收时，VHI施加于第二接收偏压控制器755的HI/LO输入端，而VLO施加于其余偏压控制器725、735、745的HI/LO输入端。
参照图8A，现说明本发明一实施例中去耦串连分流电路800a的结构。
去耦串连及分流电路800a跨接一条从接收端802到天线801地信号路径和一条从接收端802到接地线803的分流路径。沿着从天线801到接收端802的信号路径，天线801连接到一隔直电容器817a，此隔直电容器817a与一串连FET组开关819以及另一隔直电容器817b串连。沿着从接收端802到接地线803的信号路径，接收端802连接到一隔直电容器817b，此隔直电容器817b与一分流FET组开关815以及另一隔直电容器817c串连。
与图4A中所描绘者相似的单一接收偏压控制器812连同一个一次逆变器816和一个二次逆变器811一起对FET组开关819、815提供所需的开启和关闭状态电压Vgsd信号。接收偏压控制器812的一次偏压输出813连接到串连FET组开关819的栅极，也连接到一次逆变器816的输入，此一次逆变器816的输出连接到分流FET组开关815的栅极。接收偏压控制器812的二次偏压输出814连接到分流FET组开关815的源极/漏极，也连接到一个二次逆变器811的输入，此二次逆变器811的输出又连接到串连FET组开关819的源极/漏极。
一次逆变器816是一个等量电压逆变器，当它的输入接受2.31V的信号时，它输出0V；而当它的输入接受0V时，它输出2.31V。二次逆变器811同样也是一个等量电压逆变器，当接受1.584V的输入时提供0V的输出，而当接受0V的输入时提供1.584V的输出。
现在说明去耦串连及分流电路800a的功能。
当串连及分流电路800a用于接收时，单一接收偏压控制器812在它的HI/LO输入端接受一个3.3V的VHI信号输入。因此它的一次输出813输出2.31V到串连FET组开关819的栅极和二次逆变器816的输入，而它的二次输出814也输出1.584V到分流FET组开关815的源极/漏极和二次逆变器811的输入。所以一次逆变器816和二次逆变器811都输出0V的低信号，而因此，串连FET组开关819为2.31V的开启状态电压Vgsd，而分流FET组开关815为1.584V的关闭状态电压Vgsd，符合上述实施例中所提到允许接收且可将信号路径与地端隔离的开启和关闭状态电压Vgsd偏压的设定范围。
当串连及分流电路800a不用于接收时，单一接收偏压控制器812的接受HI/LO输入端一VLO信号，因此它的一次输出813输出0.105V到串连FET组开关819的栅极和一次逆变器816的输入端，而它的二次输出814也输出0.072V到分流FET组开关815的源极/漏极和二次逆变器811的输入端。因此一次逆变器816输出一个2.31V的信号，到分流FET组开关815的栅极，而二次逆变器811输出一个1.584V的信号到串连FET组开关819的源极/漏极。结果，分流FET组开关815为2.238V的开启状态电压Vgsd，而串连FET组开关819为1.479V的关闭状态电压Vgsd，符合上述对开启和关闭状态电压Vgsd进行偏压以阻止接收并将接收端802分流到地端的设定范围，达到减少杂散谐波发射和改善线性的目的设定范以为目的。
参照图8B，现说明本发明一实施例中去耦纯串连路径电路800b的结构。
去耦纯串连路径电路800b跨接一条从接收端802到天线801的信号路径。沿着从天线801到接收端802的信号路径，天线801连接到一隔直电容器817a，此隔直电容器817a与一串连FET组开关819以及另一隔直电容器817b串连。
与图4A中所描绘者相似的单一接收偏压控制器812连同一个二次逆变器811一起对串连FET组开关提供所需的开启和关闭状态电压Vgsd信号。接收偏压控制器812的一次偏压输出813连接到串连FET组开关819的栅极。关闭状态电压Vgsd控制器812二次偏压输出814连接到二次逆变器811的输入，而此二次逆变器811的输出连接到串连FET组开关819的源极/漏极。
如同图8A所描绘的实施例，此二次逆变器811是一个等量电压逆变器，当接受1.584V的输入时提供0V的输出，而当接受0V的输入时提供1.584V的输出。
现在说明去耦串连及分流电路800b的功能。
当纯串连路径电路800b用于接收时，单一接收偏压控制器812的HI/LO输入端接受一个3.3V的VHI信号输入，因此它的一次输出813输出2.31V到串连FET组开关819的栅极，而它的二次输出814也输出1.584V到二次逆变器811的输入。所以二次逆变器811输出一0V低信号，而因此，串连FET组开关819接受一个2.31V的开启状态电压Vgsd电平。如此的电压在上述减少杂散谐波发射和改善线性的设定范围内，使开启状态电压Vgsd电平容许接收。
当纯串连路径电路800b不用于接收时，单一接收偏压控制器812的HI/LO输入端813接受一个VLO信号，因此它的一次输出输出0.105V到串连FET组开关819的栅极，而它的二次输出814也输出0.072V到二次逆变器811的输入。所以二次逆变器811输出一个1.584V的信号到串连FET组开关819的源极/漏极。因此，串连FET组开关819接受一个1.479V的一关闭状态电压Vgsd电平。如此的电压在上述减少杂散谐波发射和改善线性的设定范围内，使关闭状态电压Vgsd电平停止接收。
图8A和8B的串连及分流电路800a及/或纯串连路径电路800b可用于各种开关应用，具有建立去耦开关路径但不需将偏压控制器输出连接至非局域电路或分流电路的优点。图8A和8B中电路的缺点之一是电压缩放逆变器需要外部电压供应。
现参阅图9，现说明本发明另一实施例的单刀N掷(SPNT)串连及分流开关900。此SPNT开关900利用若干与图8A中相似的去耦串连及分流电路。
SPNT开关900包含N个接收或传送串连及分流电路，图中显示为三个，包括一第一接收串连及分流电路910、一第一传送串连及分流电路以及一恰好为接收串连及分流电路的第N串连及分流电路930。此SPNT开关900的所有串连及分流电路910、920、930都连接到同一天线901。每一串连及分流电路910、920、930的架构和功能都与图8A中的串连及分流电路相似。每一串连及分流电路910、920、930跨接一条从天线901到各别接收或传送端(如一第一接收端902、第一传送端904等等)的信号路径。每一串连及分流电路各自包含连接地端的分流电路以及图8A所描绘的相关偏压控制器和逆变器。
为了将各串连及分流电路端902、904、906连接到901，串连及分流电路910、920、930偏压控制器912、922、932的HI/LO输入端接受VHI，而其余串连及分流电路(未连接到天线而是分流到地端者)的偏压控制器在HI/LO输入端接受VLO。这提供了SPNT开关中的适当切换，同时可以维持设定的2.31V开启状态电压Vgsd电平以及设定的1.479V关闭状态电压Vgsd电平，因此达到减少杂散谐波发射和改善线性的目的。
参照图10，说明本发明一实施例中一双刀双掷(DPDT)收发转换开关1000的架构。图10DPDT 1000中的四个去耦纯串连路径电路1010、1020、1030、1040和图8A所描绘者相似。
DPDT开关1000包含一第一天线1001、一第二天线1002、一传送端1003，以及一接收端1004。第一天线1001经由一第一纯串连路径电路1010连接到传送端1003，而第二天线1002经由一第二纯串连路径电路1020连接到传送端1003。第一天线1001经由一第三纯串连路径电路1030连接到接收端1004，而第二天线1002经由一第四纯串连路径电路1040连接到接收端1004。
第一、第二、第三及第四纯串连路径电路1010、1020、1030、1040在结构和功能上都与图8B的纯串连路径电路800b相同。
天线1001、1002与一终端1003、1004之间具有单一信号路径，跨接两者的纯串连路径电路于偏压控制器的HI/LO输入端接受一个VHI信号输入，而跨接其余DPDT开关1000的纯串连路径电路则于偏压控制器的HI/LO输入端接受一个VLO信号输入，因此产生电平为2.31V的开启状态电压Vgsd和电平为1.479V的关闭状态电压Vgsd。而由于产生电压在设定范围内，所以可如上述达到减少杂散谐波发射和改善线性的功效。
应注意图10的DPDT开关可用于天线与接收端或传送端之间的单一信号路径，也可以视需要通过一天线进行传送，同时并通过另一天线进行接收。
虽然上述实施例中的FET组开关是包含两个MUGFET，应知在其它应用中可利用任何适合数量和组合的MOSFET、MUGFET及/或任何其它适用类型的晶体管开关。
虽然图2、图5A、图5B、图7A、图7B、图8A、图8B、图9及图10所描述的实施例中输入和输出端分别特定为接收和传送端，其它实施例可采用类似结构但将一或多个接收或传送端分别以一或多个传送或接收端代替。
虽然以上说明接收传送转换开关的特定应用，但应了解对于大功率接收传送开关中的半导体晶体管型开关不同的开启和关闭状态电压Vgsd电平可利用于各种开关架构。
虽然上述偏压控制器是根据一分压器以特定方法应用，但只要能够符合2.0V到2.5V的开启状态电压Vgsd和1.1V到1.5V的关闭状态电压Vgsd设定范围产生一次及二次偏压电压，本发明也可使用其它架构。
上述实施例仅为范例，经于此技艺人士应该了解可在不脱离本发明精神的前提下对于上述实施例进行变化。本发明的范围是由附属的权利要求所界定。

Claims (29)

1.一种在大功率半导体开关中偏压晶体管开关的方法，该方法包括：
对所述晶体管开关中一第一晶体管开关提供一开启状态电压电平的开启状态电压，以将所述第一晶体管开关偏压于一开启状态；以及
对所述晶体管开关中一第二晶体管开关提供一关闭状态电压电平的关闭状态电压，以将所述第二晶体管开关偏压于一关闭状态，所述关闭状态电压电平的大小是仅比该开启状态电压电平的大小少一足以达成以下情况的量：
使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及
使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
2.根据权利要求1的方法，进一步包括：鉴别该可接受的第二晶体管开关关闭状态杂散谐波发射预设上限和该可接受的大功率开关线性预设下限其中至少其一。
3.根据权利要求1的方法，其中该开启状态电压电平是在所述晶体管开关的可靠性和操作限制范围内栅极与源极或漏极之间的一最大可能差值。
4.根据权利要求1的方法，其中所述关闭状态电压电平是所述开启状态电压电平的一固定部分。
5.根据权利要求1的方法，其中所述晶体管开关是硅绝缘FET开关，所述开启状态电压电平是介于2.0V和2.5V之间，且所述关闭状态电压电平是介于1.1V和1.5V之间。
6.根据权利要求4的方法，其中提供该开启状态电压的动作包含在以处于一高系统控制电压的一固定一次偏压部分的一开启状态栅极电压对所述第一晶体管开关的一栅极进行偏压，且以处于一低系统控制电压的一固定二次偏压部分的开启状态源极-漏极电压对所述第一晶体管开关的一源极-漏极进行偏压，且提供关闭状态电压的动作包含以处于该低系统控制电压的该固定一次偏压部分的关闭状态栅极电压对所述第二晶体管开关的一栅极进行偏压，且以处于该高系统控制电压的该固定二次偏压部分的一关闭状态源极-漏极电压对所述第二晶体管开关的一源极-漏极进行偏压。
7.根据权利要求6的方法，其中所述高和低系统控制电压的该固定一次偏压部分和该固定二次偏压部分是分别通过分压该高和低系统控制电压所产生的。
8.根据权利要求1的方法，其中该大功率开关包含一天线、一第一输入/输出端，以及一第二输入/输出端，所述第一晶体管开关是位于一条从该天线到该第一输入/输出端的第一信号路径上，且所述第二晶体管开关是位于一条从该天线到该第二输入/输出端的第二信号路径上，所述对所述第一晶体管开关提供该开启状态电压的步骤提供一条在该天线与该第一输入/输出端之间的通讯路径，而所述对所述第二晶体管开关提供所述关闭状态电压的步骤将该天线和该第一输入/输出端与该第二输入/输出端隔绝。
9.根据权利要求8的方法，进一步包括：
对所述第二晶体管开关提供开启状态电压电平的开启状态电压，以将所述第二晶体管开关偏压于一开启状态；以及
对所述第一晶体管开关提供关闭状态电压电平的关闭状态电压，以将所述第一晶体管开关偏压于一关闭状态，
所述对所述第二晶体管开关提供该开启状态电压的步骤提供一条在该天线与该第二输入/输出端之间的通讯路径，而所述对所述第一晶体管开关提供所述关闭状态电压的步骤将该天线和该第二输入/输出端与该第一输入/输出端隔绝。
10.根据权利要求1的方法，其中该大功率开关包含一天线、一第一输入/输出端，以及一第一接地线，所述第一晶体管开关是位于一条从该第一输入/输出端到该天线的信号路径上，且所述第二晶体管开关是位于一条从该第一输入/输出端到该第一接地线的分流电路上，所述提供开启状态电压的步骤提供一条在该第一输入/输出端与该天线之间的通讯路径，而所述提供关闭状态电压的步骤将该天线和该第一输入/输出端与该第一接地线隔绝。
11.根据权利要求10的方法，其中该大功率开关包含一第二输入/输出端，以及所述晶体管开关中的一第三晶体管开关，该第三晶体管开关是位于一条从该天线到该第二输入/输出端的信号路径上，所述对所述第二晶体管开关提供所述关闭状态电压的步骤其实施是与以下的步骤有关：
对该第三晶体管开关提供关闭状态电压电平的关闭状态电压，以将该第三晶体管开关偏压于所述关闭状态，且所述对该第三晶体管开关提供关闭状态电压的步骤将该天线和该第一输入/输出端与该第二输入/输出端隔绝。
12.根据权利要求11的方法，进一步包含：
对所述第二晶体管开关提供开启状态电压电平的开启状态电压，以将所述第二晶体管开关偏压于一开启状态；以及
对所述第一晶体管开关提供关闭状态电压电平的关闭状态电压，以将所述第一晶体管开关偏压于一关闭状态，以及
对该第三晶体管开关提供开启状态电压电平的开启状态电压，以将该第三晶体管开关偏压于一开启状态，
所述对所述第二晶体管开关提供开启状态电压的步骤提供一条在该第一输入/输出端与该第一接地线之间的分流路径，所述对该第三晶体管开关提供开启状态电压的步骤提供一条在该第二输入/输出端与该天线之间的通讯路径，且所述对所述第一晶体管开关提供关闭状态电压的步骤将该天线和该第二输入/输出开关与该第一输入/输出端和该第一接地线隔绝。
13.根据权利要求11的方法，其中该大功率开关包含一第二接地线及所述晶体管开关中的一第四晶体管开关，该第四晶体管开关是位于一条从该第二输入/输出端到该第二接地线的信号路径上，所述对所述第二晶体管开关提供关闭状态电压的步骤其实施是与以下的步骤有关：
对该第四晶体管开关提供开启状态电压电平的开启状态电压，以将该第四晶体管开关偏压于该开启状态，所述对该第三晶体管开关提供关闭状态电压的步骤将该天线和该第一输入/输出端与该第二接地线隔绝，所述对该第四晶体管开关提供开启状态电压的步骤提供一条从该第二输入/输出端到该第二接地线的分流路径。
14.根据权利要求13的方法，进一步包括：
对所述第二晶体管开关提供开启状态电压电平的开启状态电压，以将所述第二晶体管开关偏压于一开启状态；
对所述第一晶体管开关提供关闭状态电压电平的关闭状态电压，以将所述第一晶体管开关偏压于一关闭状态；
对该第三晶体管开关提供开启状态电压电平的开启状态电压，以将该第三晶体管开关偏压于一开启状态；以及
对该第四晶体管开关提供关闭状态电压电平的关闭状态电压，以将该第四晶体管开关偏压于一关闭状态，
所述对所述第二晶体管开关提供开启状态电压的步骤提供一条在该第一输入/输出端与该第一接地线之间的分流路径，所述对该第三晶体管开关提供开启状态电压的步骤提供一条在该第二输入/输出端与该天线之间的通讯路径，所述对所述第一晶体管开关提供关闭状态电压的步骤将该天线和该第二输入/输出端与该第一输入/输出端和该第一接地线隔绝，且所述对该第四晶体管开关提供关闭状态电压的步骤将该天线和该第二输入/输出开关与该第二接地线隔绝。
15.一种在大功率半导体开关中偏压晶体管开关的方法，所述方法包括：
使用一第一偏压控制器以输入到该第一偏压控制器的一第一控制电压的一固定一次偏压部分对所述晶体管开关中一第一晶体管开关的一栅极进行偏压；
使用一第二偏压控制器以输入到该第二偏压控制器的一第二控制电压的一固定二次偏压部分对所述第一晶体管开关的一源极-漏极进行偏压；
使用该第二偏压控制器以该第二控制电压的该固定一次偏压部分对所述晶体管开关中一第二晶体管开关的栅极进行偏压；以及
使用该第一偏压控制器以该第一控制电压的该固定二次偏压部分对所述第二晶体管开关的一源极-漏极进行偏压；
当该大功率开关处于一第一开关状态，因此所述第一晶体管开关为开启而所述第二晶体管开关为关闭时：
对该第一偏压控制器提供一高系统控制电压做为该第一控制电压；以及
对该第二偏压控制器提供一低系统控制电压做为该第二控制电压，
当该大功率开关处于一第二开关状态，因此所述第一晶体管开关为关闭而所述第二晶体管开关为开启时：
对该第一偏压控制器提供一低系统控制电压做为该第一控制电压；以及
对该第二偏压控制器提供一高系统控制电压做为该第二控制电压，
该一次偏压部分与该低系统控制电压乘积和该二次偏压部分与该高系统控制电压乘积之间差值的大小是仅比该一次偏压部分与该高系统控制电压乘积和该二次偏压部分与该低系统控制电压乘积之间差值的大小少一足以达成以下至少一种情况的量：
使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及
使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
16.一种大功率开关，包括：
多个晶体管开关，其包含：
一第一晶体管开关；以及
一第二晶体管开关，
偏压电路系统，当该大功率开关处于一第一大功率开关状态时用以提供：
一开启状态电压电平的开启状态电压至所述第一晶体管开关，以将所述第一晶体管开关偏压于一开启状态；以及
一关闭状态电压电平的关闭状态电压至所述第二晶体管开关，以将所述第二晶体管开关偏压于一关闭状态，
所述关闭状态电压电平的大小是仅比该开启状态电压电平的大小少一足以达成以下情况的量：
使受到偏压至所述关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及
使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
17.根据权利要求16的开关，其中该开启状态电压电平是一个在所述晶体管开关中每一晶体管开关的可靠性和操作限制范围内的全开开启状态电压电平。
18.根据权利要求16的开关，其中所述关闭状态电压电平是该开启状态电压电平的一固定部份。
19.根据权利要求16的开关，其中所述开关中的每一晶体管开关是一个硅绝缘FET开关，所述开启状态电压电平是介于2.0V和2.5V之间，且所述关闭状态电压电平是介于1.1V和1.5V之间。
20.根据权利要求18的开关，其中当该大功率开关处于该第一大功率开关状态，该偏压电路系统对所述第一晶体管开关提供开启状态电压的方式是以处于一高系统控制电压的一固定一次偏压部分的一开启状态栅极电压对所述第一晶体管开关的一栅极进行偏压并且以处于一低系统控制电压的一固定二次偏压部分的一开启状态源极-漏极电压对所述第一晶体管开关的一源极-漏极进行偏压，且该偏压电路系统对所述第二晶体管开关提供关闭状态电压的方式是以处于该低系统控制电压的该固定一次偏压部分的一关闭状态栅极电压对所述第二晶体管开关的一栅极进行偏压并且以处于该高系统控制电压的该固定二次偏压部分的一关闭状态源极-漏极电压对所述第二晶体管开关的一源极-漏极进行偏压。
21.根据权利要求20的开关，其中该偏压电路系统包含至少一分压器电路，用以提供该高和低系统控制电压的该固定一次偏压部分及该固定二次偏压部分。
22.根据权利要求16的开关，进一步包括：
一天线，
一第一输入/输出端；以及
一第二输入/输出端，
所述第一晶体管开关是位于一条从该天线到该第一输入/输出端的第一信号路径上，且所述第二晶体管开关是位于一条从该天线到该第二输入/输出端的第二信号路径上，当该大功率开关处于该第一大功率开关状态时，该偏压电路系统：
对所述第一晶体管开关提供开启状态电压，以提供一条在该天线与该第一输入/输出端之间的通讯路径；以及
对所述第二晶体管开关提供关闭状态电压，以将该天线和该第一输入/输出端隔离于该第二输入/输出端。
23.根据权利要求22的开关，其中当该大功率开关处于一第二大功率开关状态时，该偏压电路系统更提供：
开启状态电压电平的开启状态电压至所述第二晶体管开关，以将所述第二晶体管开关偏压于一开启状态；以及
关闭状态电压电平的关闭状态电压至所述第一晶体管开关，以将所述第一晶体管开关偏压于一关闭状态，
当该大功率开关处于该第二大功率开关状态，该偏压电路系统：
对所述第二晶体管开关提供开启状态电压，以提供一条在该天线与该第二输入/输出端之间的通讯路径；以及
对所述第一晶体管开关提供关闭状态电压，以将该天线和该第二输入/输出端与该第一输入/输出端隔绝。
24.根据权利要求16的开关，进一步包括：
一天线；
一第一输入/输出端；以及
一第一接地线，
所述第一晶体管开关是位于一条从该第一输入/输出端到该天线的信号路径上，而所述第二晶体管开关是位于一条从该第一输入/输出端到该第一接地线的分流电路上，且当该大功率开关处于该第一大功率开关状态时，该偏压电路系统：
对所述第一晶体管开关提供开启状态电压，以在该第一输入/输出端与该天线之间提供一通讯路径；以及
对所述第二晶体管开关提供关闭状态电压，以将该天线和该第一输入/输出端与该第一接地线隔绝。
25.根据权利要求24的开关，进一步包括：
一第二输入/输出端；以及
所述晶体管开关中的一第三晶体管开关，
该第三晶体管开关是位于一条从该天线到该第二输入/输出端的信号路径上，当该大功率开关处于该第一大功率开关状态时，该偏压电路系统更对该第三晶体管开关提供关闭状态电压电平的关闭状态电压，以将该第三晶体管开关偏压于所述关闭状态，且当该大功率开关处于该第一大功率开关状态时，该偏压电路对该第三晶体管开关提供关闭状态电压，以将该天线和该第一输入/输出端与该第二输入/输出端隔绝。
26.根据权利要求25的开关，其中当该大功率开关处于一第二大功率开关状态时，该偏压电路系统更提供：
开启状态电压电平的开启状态电压至所述第二晶体管开关，以将所述第二晶体管开关偏压于一开启状态；以及
关闭状态电压电平的关闭状态电压至所述第一晶体管开关，以将所述第一晶体管开关偏压于一关闭状态，以及
开启状态电压电平的开启状态电压至所述第三晶体管开关，以将该第三晶体管开关偏压至一开启状态，
当该大功率开关处于该第二大功率开关状态时，该偏压电路系统：
对所述第二晶体管开关提供开启状态电压，以提供一条在该第一输入/输出端与该第一接地线之间的分流路径；
对该第三晶体管开关提供开启状态电压，以提供一条在该第二输入/输出端与该天线之间的通讯路径；以及
对所述第一晶体管开关提供关闭状态电压，以将该天线和该第二输入/输出开关与该第一输入/输出端和该第一接地线隔绝。
27.根据权利要求25的开关，进一步包括：
一第二接地线；以及
所述晶体管开关中的一第四晶体管开关，
该第四晶体管开关是位于一条从该第二输入/输出端到该第二接地线的信号路径上，当该大功率开关处于该第一大功率开关状态时，该偏压电路更对该第四晶体管开关提供开启状态电压电平的开启状态电压，以将该第四晶体管开关偏压于该开启状态，当该大功率开关处于该第一大功率开关状态时，该偏压电路系统对该第三晶体管开关提供关闭状态电压，以将该天线和该第一输入/输出端与该第二接地线隔绝，且该偏压电路系统对该第四晶体管开关提供一开启状态电压，以提供一条从该第二输入/输出端到该第二接地线的分流路径。
28.根据权利要求27的开关，其中当该大功率开关处于一第二大功率开关状态时，该偏压电路系统更提供：
开启状态电压电平的开启状态电压至所述第二晶体管开关，以将所述第二晶体管开关偏压于一开启状态；
关闭状态电压电平的关闭状态电压至所述第一晶体管开关，以将所述第一晶体管开关偏压于一关闭状态；
开启状态电压电平的开启状态电压至该第三晶体管开关，以将该第三晶体管开关偏压至一开启状态；以及
关闭状态电压电平的关闭状态电压至该第四晶体管开关，以将该第四晶体管开关偏压于一关闭状态，
当该大功率开关处于一第二大功率开关状态时，该偏压电路系统：
对所述第二晶体管开关提供开启状态电压，以提供一条在该第一输入/输出端与该第一接地线之间的分流路径；
对该第三晶体管开关提供开启状态电压，以提供一条在该第二输入/输出端与该天线之间的通讯路径；
对所述第一晶体管开关提供关闭状态电压，以将该天线和该第二输入/输出端与该第一输入/输出端和该第一接地线隔绝；以及
对该第四晶体管开关提供关闭状态电压，以将该天线和该第二输入/输出开关与该第二接地线隔绝。
29.一种大功率开关，包括：
一第一晶体管开关；
一第二晶体管开关；
一第一偏压控制器，用以接收一第一控制电压并用以：
以该第一控制电压的一固定一次偏压部分对所述第一晶体管开关的一栅极进行偏压；以及
以该第一控制电压的一固定二次偏压部分对所述第二晶体管开关的一源极-漏极进行偏压，
一第二偏压控制器，用以接收一第二控制电压并用以：
以该第二控制电压的该固定二次偏压部分对所述第一晶体管开关的一源极-漏极进行偏压；以及
以该第二控制电压输入的该固定一次偏压部分对所述第二晶体管开关的一栅极进行偏压，
该第一控制电压与该第二控制电压分别为一高系统控制电压和一低系统控制电压，且：
该一次偏压部分与该低系统控制电压乘积和该二次偏压部分与该高系统控制电压乘积之间差值的大小是仅比该一次偏压部分与该高系统控制电压乘积和该二次偏压部分与该低系统控制电压乘积之间差值的大小少一足以达成以下至少一种情况的量：
使受到偏压至关闭状态的第二晶体管开关的杂散谐波发射低于一可接受的第二晶体管开关关闭状态杂散谐波发射预设上限；以及
使该大功率开关的线性高于一可接受的大功率开关线性预设下限。
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