CN101247122B - 分频器 - Google Patents

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Abstract

本发明提供了一种分频器，包含串联的多个反相模块。各反相模块包含第一、第二输入端、第一、第二输出端、两个切换反相器、以及切换交叉耦合器。两个切换反相器分别包含两个同相开关，分别由第一电压与第二电压供电。两个切换反相器的一个连接第一输入端与第一输出端，另一个连接该两个输入端与第二输出端。切换交叉耦合器连接第一输出端与第二输出端。切换反相器与切换交叉耦合器受控于一个时钟。任两个相邻的反相模块是分别受控于两个反相时钟。任一多个反相模块的该两个同相开关是选择性地同步开启及同步关闭的。本发明提供的分频器，通过使每一切换反相器的同相开关可以选择性地同步开启或关闭，以使得具有低相位噪声的分频器可处理高频时钟。

Description

分频器
技术领域
本发明是关于一种分频器；特别是关于一种将时钟的高频除以2K(K是正整数)的低噪声分频器。
背景技术
分频器广泛应用很多领域中。举例来说，在射频(radio frequency，以下简称为RF)收发机中，发送端(transfer，以下简称为TX)RF低频带需要分频器将时钟的频率除以4，而TX RF高频带则需要分频器将频率的时钟除以2。另外，接收端(receiver，以下简称为RX)低频带需要分频器将时钟的频率除以4并输出四个正交信号。
TX模式与RX模式的工作频率相差20MHz，因此，TX模式被设计成在20MHz处具有较低的相位噪声。有两种传统的分频器设计，其中一种是动态分频器，其具有低相位噪声，但不能处理高频时钟；另一种分频器是源耦合逻辑(source-coupled-logic，SCL)分频器，其可容忍高频滴答声(click)，但缺乏相位噪声完整性。
第6130564号美国专利揭露了一种具有两个输入端及一个输出端的分频器。即使分频器使用高频分频器电路，该分频器仍不能达到满摆幅范围；由于非满摆幅范围会产生不可分辨的信号，所以该分频器可能会不正确地工作。
另一种分频器是利用对反相器组合传输门电路使用电荷共享原理来达到分频目的。但是，由于传输门具有类似于电阻的特性，因此通过传输门的电荷无法快速移动。因此，该分频器处理高频的效果并不好。
因此，在通信行业中需要一种能将高频时钟除以2K(K是正整数)的低噪声分频器。
发明内容
为解决以上技术问题，本发明提供了一种分频器。
本发明提供了一种分频器，包含串联的多个反相模块，串联的多个反相模块至少包含第一反相模块、第二反相模块、以及最终反相模块。各反相模块包含第一输入端、第二输入端、第一输出端、第二输出端、两个切换反相器、以及切换交叉耦合器。两个切换反相器分别包含两个同相开关，分别由第一电压与第二电压供电。两个切换反相器的其中之一连接第一输入端与第一输出端，其中另一个连接该两个输入端与第二输出端。切换交叉耦合器连接第一输出端与第二输出端。切换反相器与切换交叉耦合器受控于一个时钟。任两个相邻的反相模块是分别受控于两个反相时钟。第一反相模块的第一输出端连接于第二反相模块的第一输入端。第一反相模块的第二输出端连接于第二反相模块的第二输入端。第一反相模块的第一输入端连接于最终反相模块的第二输出端。第一反相模块的第二输入端连接于最终反相模块的第一输出端，因此任一该多个反相模块的该两个同相开关是选择性地同步开启及同步关闭的。
本发明提供的分频器，通过反相单元及串联的多个切换反相器的运作，使每一切换反相器的同相开关可以选择性地同步开启或同步关闭，以使得具有低相位噪声的分频器可处理高频时钟。
图1a为本发明的第一实施例的分频器的示意图。
图1b为本发明的第二实施例的分频器的示意图。
图2a为本发明的第三实施例的分频器的示意图。
图2b为本发明的第四实施例的反相模块的示意图。
具体实施方式
图1a为本发明第一实施例的分频器的示意图。分频器具有反相单元(例如反相器)、及串联的多个切换反相器，其中各切换反相器受控于一个时钟。本实施例的分频器具有串联的2K个切换反相器，其中K是正整数。分频器将时钟的频率除以2K。在第一实施例中，切换反相器11连接于反相器30的输出端301。切换反相器11具有受控于时钟113的两个同相开关111、112，其意味着开关111、112是选择性地同步开启及同步关闭的。开关111、112分别由第一电压及第二电压供电。在第一实施例中，第一电压是为高电压Vcc，而第二电压是为低电压Vss。因此，当开关111、112开启时，切换反相器11的输出端可响应切换反相器11的输入信号而提供显著的满摆幅输出信号。举例来说，当切换反相器11的输入信号是为逻辑高信号、且开关111、112开启时，输出信号提供接近于第二电压Vss的电压电平，即逻辑低信号。
切换反相器12串联连接至切换反相器11。切换反相器12具有受控于时钟123的同相开关121、122。时钟123与时钟113反相。举例来说，当开关111、112开启时，开关121、122关闭。然后，下一切换反相器串联连接至切换反相器12的输出端并受控于与时钟123反相的时钟。根据上述原理，任两个相邻的切换反相器分别受控于两反相时钟。与上述连接相类似，切换反相器2K-1的输出端串联连接至切换反相器2K。
第一实施例的分频器的输出端20位于切换反相器K与切换反相器K+1之间。接下来，反相器30的输入端302连接至切换反相器2K。
图1b为本发明第二实施例的分频器的示意图。第二实施例可提供与第一实施例本质相同的功能。在图1b中所采用的元件只是用于举例说明，而不是对本发明的限制。第二实施例包含反相器30及多个切换反相器。切换反相器11具有第一P通道金属氧化物半导体晶体管(positive channel Metal OxideSemiconductor，以下简称为PMOS)1111、第二PMOS 1112、第一N通道金属氧化物半导体晶体管(negative channel Metal Oxide Semiconductor，以下简称为NMOS)1121、及第二NMOS 1122。每一个PMOS及NMOS均包含栅极、漏极及源极。第一PMOS 1111可用作图1a中的开关111，而第一NMOS 1121可用作图1a中的开关112。第二PMOS 1112及第二NMOS 1122可用作切换反相器11的反相模块，以产生与输入信号反相的输出信号。
为使第一PMOS 1111与第一NMOS 1121(即开关)如在第一实施例中所述的选择性地同步开启及同步关闭，第一PMOS 1111与第一NMOS 1121分别受控于两个反相时钟。由于PMOS与NMOS具有互补的特性，第一PMOS1111及第一NMOS 1121分别受控于时钟1131、1132，其中时钟1131与1132反相。
第一PMOS 1111的源极由高电压Vcc供电，而第一PMOS的栅极受控于时钟1131。其连接如下所示：(1)第一PMOS 1111的漏极连接于第二PMOS 1112的源极，(2)第二PMOS 1112的栅极连接于第二NMOS 1122的栅极，(3)第二PMOS 1112的漏极连接于第二NMOS 1122的漏极，(4)第二NMOS 1122的源极连接于第一NMOS 1121的漏极，(5)第一NMOS1121的栅极受控于时钟1132，且(6)第一NMOS 1121的源极由低电压Vss供电。
此外，反相器30包含PMOS 3031及NMOS 3032，其中PMOS 3031的源极由高电压Vcc供电。PMOS 3031的栅极连接至NMOS 3032的栅极，而PMOS 3031的漏极连接至NMOS 3032的漏极以及第二NMOS 1122的漏极。NMOS 3032的源极由低电压Vss供电。
第二实施例中其余元件的连接本质上与在第一实施例中所述的相同，因此不再详细描述。
图2a为本发明的第三实施例的分频器的示意图。第三实施例包含串联的多个反相模块，至少包含反相模块21、反相模块22及最终反相模块。
反相模块21(在第三实施例中将其标记为第一反相模块)包含第一输入端2101、第二输入端2102、第一输出端2103、第二输出端2104、切换反相器211、212、切换交叉耦合器213、及开关214、215。第三实施例的分频器具有串联的2K个反相模块，其中K是正整数，且分频器将时钟的频率除以2K。切换反相器211连接于第一输入端2101及第一输出端2103。切换反相器212连接于第二输入端2102及第二输出端2104。切换交叉耦合器213连接于第一输出端2103及第二输出端2104。开关214连接于切换反相器211及212，并由第一电压供电。开关215连接至切换反相器211及212，并由第二电压供电。在第三实施例中，第一电压是为高电压Vcc，第二电压是为低电压Vss。开关214、215、以及切换交叉耦合器213受控于时钟2113，说明开关214、215可以选择性地同步开启及同步关闭。当开关214、215开启时，切换交叉耦合器213也开启。
反相模块22与反相模块21串联连接。反相模块22具有与反相模块21相同的元件，并串联连接至反相模块21。反相模块22受控于时钟2123。时钟2123与2113反相。根据上述原理，任两个串联的反相模块分别受控于两个反相时钟。
最终反相模块的第一输出端连接于反相模块21的第二输入端2102，且最终反相模块的第二输出端连接于反相模块21的第一输入端2101。
在第三实施例中，两个连续反相模块的四个输出端提供四个正交的信号，且时钟(例如时钟2123)的频率比四个正交信号中的每一个的频率大2K倍。举例来说，反相模块21的输出端2103、2104、与反相模块22的输出端2203、2204是输出正交信号。
图2b为本发明第四实施例的反相模块的示意图。第四实施例可提供与第三实施例本质上相同的功能。在图2b中所使用的元件只是用于说明，而不是对本发明的限制。切换交叉耦合器213包含第一开关PMOS 2131、第二开关PMOS 2132、第一NMOS 2133及第二NMOS 2134。第一开关PMOS2131是由Vcc及第一NMOS 2133的漏极供电。第二开关PMOS2132是由Vcc及第二NMOS 2134的漏极供电。如图2b所示，第一NMOS 2133的栅极连接于第一输出端2104，第二NMOS 2134的栅极连接于第二输出端2103。第一NMOS 2133的源极与第二NMOS 2134的源极二者都是由Vss供电。第一开关PMOS 2131的源极与第二开关PMOS 2132的源极由Vcc供电。第一开关PMOS 2131的栅极与第二开关PMOS 2132的栅极受控于第一时钟21131。第一开关PMOS 2131的漏极连接于第一NMOS 2133的漏极。第二开关PMOS2132的漏极连接于第二NMOS 2134的漏极。
图2a中的开关214在图2b中显示为PMOS 2141，且图2a中的开关215在图2b中显示为NMOS 2151。切换反相器211包含PMOS 2111及NMOS2112，而切换反相器212包含PMOS 2121及NMOS 2122。以上各PMOS及NMOS都包含栅极、漏极及源极。
PMOS 2141的源极由Vcc供电，而NMOS 2151的源极由Vss供电。其连接如下：(1)PMOS 2141的栅极受控于第一时钟21131，(2)PMOS 2141的漏极连接于PMOS 2111的源极，(3)PMOS 2111的栅极连接于NMOS2112的栅极，(4)PMOS 2111的漏极连接于NMOS 2112的漏极，(5)NMOS2112的源极连接于NMOS 2151的漏极，且(6)NMOS 2151的栅极受控于第二时钟21132，其中第二时钟21132与第一时钟21131反相。
相似地，PMOS 2121的源极连接于PMOS 2141的漏极，而PMOS 2121的栅极连接于NMOS 2122的栅极。另外，PMOS 2121的漏极连接于NMOS2122的漏极，且NMOS 2122的源极连接于NMOS 2151的漏极。第一输入端2101连接于PMOS 2111的栅极。第一输出端2103连接于第二NMOS 2134的栅极及NMOS 2112的漏极。第二输入端2102连接于PMOS 2121的栅极。第二输出端2104连接于第一NMOS 2133的栅极及NMOS 2122的漏极。
如在第三实施例所描述的，在第四实施例中为了使该多个开关选择性地同步开启及同步关闭，PMOS 2141、第一开关PMOS 2131、及第二开关PMOS2132受控于第一时钟21131，而NMOS 2151受控于第二时钟21132，其中第一时钟21131与第二时钟21132反相。
[0034]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应与权利要求所界定的范围为准。

Claims (4)

1.一种分频器，所述的分频器包含：
串联的多个反相模块，至少包含第一反相模块、第二反相模块、以及最终反相模块，以及任一所述的多个反相模块进一步包含：
第一输入端；
第二输入端；
第一输出端；
第二输出端；
两个切换反相器，包含分别由第一电压与第二电压供电的两个同相开关，所述的两个切换反相器中的一个连接所述的第一输入端与所述的第一输出端，所述的两个切换反相器中的另一个连接所述的第二输入端与所述的第二输出端；以及
切换交叉耦合器，连接所述的第一输出端与所述的第二输出端；
其中所述的两个切换反相器与所述的切换交叉耦合器受控于一个时钟；
其中任两个相邻的所述的多个反相模块分别受控于两个反相时钟，所述的第一反相模块的第一输出端连接于所述的第二反相模块的第一输入端，所述的第一反相模块的第二输出端连接于所述的第二反相模块的第二输入端，所述的第一反相模块的第一输入端连接于所述的最终反相模块的第二输出端，所述的第一反相模块的第二输入端连接于所述的最终反相模块的第一输出端，因此任一所述的多个反相模块的所述的两个同相开关是选择性同步开启及同步关闭的。
2.如权利要求1所述的分频器，其特征在于，所述的多个反相模块的数量为2K，其中K为正整数，且所述的分频器可将频率除以2K。
3.如权利要求1所述的分频器，其特征在于，任一所述的多个切换交叉耦合器包含第一开关、第二开关、第一N通道金属氧化物半导体晶体管、以及第二N通道金属氧化物半导体晶体管，其中：
所述的第一开关连接于所述的第一电压以及所述的第一N通道金属氧化物半导体晶体管的漏极，所述的第二开关连接于所述的第一电压以及所述的第二N通道金属氧化物半导体晶体管的漏极，所述的第一N通道金属氧化物半导体晶体管的栅极连接所述的第一输出端，所述的第二N通道金属氧化物半导体晶体管的栅极连接所述的第二输出端，所述的第一N通道金属氧化物半导体晶体管的源极与所述的第二N通道金属氧化物半导体晶体管的源极共同由所述的第二电压供电，所述的第一开关与所述的第二开关受控于所述的时钟。
4.如权利要求1所述的分频器，其特征在于，任一所述的两个切换反相器包含第一P通道金属氧化物半导体晶体管、第二P通道金属氧化物半导体晶体管、第三P通道金属氧化物半导体晶体管、第一N通道金属氧化物半导体晶体管、第二N通道金属氧化物半导体晶体管、以及第三N通道金属氧化物半导体晶体管，任一所述的多个P通道金属氧化物半导体晶体管以及所述的多个N通道金属氧化物半导体晶体管包含栅极、漏极以及源极；其中：
所述的第一P通道金属氧化物半导体晶体管的源极连接于高电平电压，所述的第一P通道金属氧化物半导体晶体管的栅极受控于第一时钟，所述的第一P通道金属氧化物半导体晶体管的漏极连接于所述的第二P通道金属氧化物半导体晶体管的源极，所述的第二P通道金属氧化物半导体晶体管的栅极连接于所述的第二N通道金属氧化物半导体晶体管的栅极，所述的第二P通道金属氧化物半导体晶体管的漏极连接于所述的第二N通道金属氧化物半导体晶体管的漏极，所述的第二N通道金属氧化物半导体晶体管的源极连接于所述的第一N通道金属氧化物半导体晶体管的漏极；以及
所述的第一N通道金属氧化物半导体晶体管的栅极受控于与所述的第一时钟反相的第二时钟，所述的第一N通道金属氧化物半导体晶体管的源极连接于低电平电压，所述的第三P通道金属氧化物半导体晶体管的源极连接于所述的第一P通道金属氧化物半导体晶体管的漏极，所述的第三P通道金属氧化物半导体晶体管的栅极连接于所述的第三N通道金属氧化物半导体晶体管的栅极，所述的第三P通道金属氧化物半导体晶体管的漏极连接于所述的第三N通道金属氧化物半导体晶体管的漏极，所述的第三N通道金属氧化物半导体晶体管的源极连接于所述的第一N通道金属氧化物半导体晶体管的漏极。
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