CN109936364B - 一种除三分频器电路 - Google Patents

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Abstract

一种除三分频器电路，包括第一延时单元、第二延时单元和第三延时单元，P1、P2和P3，N1、N2和N3，第一延时单元的数据输出端与第二延时单元的数据输入端相连，第二延时单元的数据输出端与第三延时单元的数据输入端相连，第三延时单元的数据输出端与第一延时单元的数据输入端相连；其中，第一延时单元的Q与P1的漏极相连，P1的源极接地，第一延时单元的QB与N1的源极相连，N1的漏极接入电源；第二延时单元的Q与N2的源极相连，N2的漏极接入电源，第二延时单元的QB与P2的源极相连，P2的漏极接地；第三延时单元与第一延时单元连接方式相同。当“除3”分频器进入“死循环”状态时，可以强制电路跳出“死循环”。

Description

一种除三分频器电路
技术领域
本发明涉及分频电路技术领域，尤其涉及一种除三分频器电路。
背景技术
一般接收机和发射机中都有混频器，接收机中的混频器将高频信号和芯片内部产生的正交本振信号混频，产生低频信号送给后级电路处理；发射机中的混频器将低频信号和芯片内部产生的正交本振信号混频，产生高频信号送给后级的功率放大器电路处理。可见，不管接收机还是发射机，都需要芯片内部产生正交本振信号。
而正交本振信号一般由振荡器经过分频器产生。分频器一般由多级分频器级联生成。如果要产生正交本振信号，则要求最后一级分频系数是“除2”，而且要求最后一级分频器输入信号的占空比为50％。为了达到这个要求，倒数第二级分频器的分频系数往往选择偶数，如“除2”(如图1所示)、“除4”等。
为了减小对振荡器频率覆盖的要求，从而降低设计代价，第一级分频器往往采用多模结构，如双模结构(如图2所示)、三模结构(如图3所示)等等。若倒数第二级分频器采用三模结构，则要求当“除3”分频器工作时，其输出信号占空比为50％。
表1
D CK QB
0 0 1
1 1 0
0 1 Hold
1 0 Hold
现有技术中采用如图4所示的电路结构实现“除3”分频器。图4为差模结构电路，为了简易起见，分析以单端信号为例。参见表1、图5和图6可知，电路总共采用了3bit，有8个状态。而本设计只用了其中的6个状态，还有2个状态“000”和“111”没有用到。通过分析和仿真验证发现，一旦电路状态进入这两个状态中的任何一个，就会一直在这两个状态之间循环(即“死循环”)，电路工作就会异常。
发明内容
本申请的目的在于提供一种改进的除三分频器电路。
本发明实施例第一方面提供了一种除三分频器电路，包括：
第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元的数据输出端与所述第一延时单元的数据输入端相连；
所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；
所述第一延时单元的Q与第一PMOS的漏极相连，所述第一PMOS的源极接地，所述第一延时单元的QB与第一NMOS的源极相连，所述第一NMOS的漏极接入电源；
所述第二延时单元的Q与第二NMOS的源极相连，所述第二NMOS的漏极接入电源，所述第二延时单元的QB与第二PMOS的源极相连，所述第二PMOS的漏极接地；
所述第三延时单元的Q与第三PMOS的漏极相连，所述第三PMOS的源极接地，所述第三延时单元的QB与第三NMOS的源极相连，所述第三NMOS的漏极接入电源；
当电路进入死循环状态时，所述第一、第二和第三PMOS以及所述第一、第二和第三NMOS导通。
在该技术方案中，当电路进入死循环状态时，即第一延时单元的Q、第二延时单元的Q和第三延时单元的Q分别输出“0”、“0”、“0”或者“1”、“1”、“1”时，第一、第三PMOS和第二NMOS导通，而第一PMOS导通强制将第一延时单元的Q拉为低电平，第二NMOS导通强制将第二延时单元的Q拉为高电平，第三PMOS导通强制将第三延时单元的Q拉为低电平，从而强制电路进入“010”状态，实现了自动跳出“死循环”，并进入正常工作状态。
在第一方面的第一种可能的实现方式中，所述电路还包括第一与非门、第二与非门、第三与非门和非门，其中：
所述第一与非门的输入端分别与三个所述延时单元的Q输出端相连；
所述第二与非门的输入端分别与三个所述延时单元的QB输出端相连；
所述第三与非门的输入端分别与所述第一与非门和所述第二与非门的输出端相连；
所述第三与非门的输出端分别与所述第一、第二、第三PMOS的栅极以及所述非门的输入端相连；
所述非门的输出端分别与所述第一、第二以及第三NMOS的栅极相连。
在该技术方案中，当电路进入死循环状态时，即第一延时单元的Q、第二延时单元的Q和第三延时单元的Q分别输出“0”、“0”、“0”或者分别输出“1”、“1”、“1”时，以分别输出“1”、“1”、“1”为例，第一与非门的输入端分别输入“1”、“1”、“1”，则输出为“0”，相应地，所述第二与非门的输入端则输入“0”、“0”、“0”，输出端则输出“1”，第三与非门的输入分别为“0”和“1”，则输出为“1”，而非门的输出为“0”，在第三与非门输出为1时，第一、第二、第三PMOS导通，在非门输出为“0”时，第一、第二、第三NMOS导通。
结合第一方面或第一方面的第一种可能的实现，在第二种可能的实现方式中，所述第一、第二和第三延时单元为D触发器。
采用本发明实施例，具有以下有益效果：
在该技术方案中，当“除3”分频器进入“死循环”状态时，可以强制电路跳出“死循环”，进入正常工作状态。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种振荡器与分频器的示意图；
图2示出了一种双模分频器的示意图；
图3示出了一种三模分频器的示意图；
图4示出了现有技术中的“除3”分频器电路的示意图；
图5为图4所示的分频器电路的时序图；
图6为图4所示的分频器电路的状态机图；
图7为本发明实施例提供的“除3”分频器电路的示意图；
图8为图7所示的分频器电路的状态机图；
图9为三载波同时工作的一种模式示意图；
图10为三载波同时工作的另一种模式示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图7，图7为本发明实施例提供的“除3”分频器电路的示意图；如图7所示，所述电路包括：DelayCell1(即第一延时单元)、DelayCell2(即第二延时单元)和DelayCell3(即第三延时单元)，P1(即第一PMOS)、P2(即第而PMOS)和P3(即第三PMOS)，N1(即第一NMOS)、N2(即第而NMOS)和N3(即第三NMOS)，CK以及CKB为时钟信号，其中：
DelayCell1的数据输出端与DelayCell2的数据输入端相连，DelayCell2的数据输出端与DelayCell3的数据输入端相连，DelayCell3的数据输出端与DelayCell1的数据输入端相连，每个数据输出端都包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；
DelayCell1的Q与P1的漏极相连，P1的源极接地，DelayCell1的QB与N1的源极相连，N1的漏极接入电源；
DelayCell2的Q与N2的源极相连，N2的漏极接入电源，DelayCell2的QB与P2的源极相连，P2的漏极接地；
DelayCell3的Q与P3的漏极相连，P3的源极接地，P3的QB与N3的源极相连，N3的漏极接入电源；
由于，DelayCell1和DelayCell3的连接方式相同，因此，图7省略了DelayCell3内部电路示意图以及DelayCell3与P3和N3的连接示意图。该电路为差分电路，Q1 Q2 Q3的状态和Q1B Q2B Q3B的状态互异，如Q1 Q2 Q3的状态为“010”，则Q1B Q2B Q3B的状态为“101”；再如，Q1 Q2 Q3的状态为“111”，则Q1B Q2B Q3B的状态为“000”。因此，为了避免赘述，分析时以单端为例进行分析。
改进后的“除3”分频器电路的状态机如图8所示，在该技术方案中，当电路进入死循环状态时，即Q1 Q2 Q3的状态为“000”、或者“111”时，P1、P2、P3、N1、N2和N3导通，而P1导通强制将DelayCell31的Q拉为低电平，N2导通强制将DelayCell2的Q拉为高电平，P3导通强制将DelayCell3的Q拉为低电平，从而强制电路进入“010”状态，实现了自动跳出“死循环”，并进入正常工作状态，其中，reset＝1表示P1、P2和P3为高电平，set＝0表示N1、N2和N3为低电平，即P1、P2、P3、N1、N2和N3导通。
如图7所示，“除3”分频器电路还包括Y1(即第一与非门)、Y2(第二与非门)、Y3(即第三与非门)和Y4(即非门)，其中：
Y1的输入端分别与DelayCell1、DelayCell2和DelayCell3的Q输出端相连，即Y1的输入为Q1Q2Q3；
Y2的输入端分别与DelayCell1、DelayCell2和DelayCell3的QB输出端相连，即Y2的输入为Q1BQ2BQ3B；
Y3的输入端分别与Y1和Y2的输出端相连；
Y3的输出端分别与P1、P2、P3的栅极以及Y4的输入端相连；
Y4的输出端分别与N1、N2和N3的栅极相连。
在该技术方案中，当电路进入死循环状态时，即Q1 Q2 Q3的状态为“000”、或者“111”时，以“111”为例，Y1的输入端为“111”，则输出为“0”，相应地，Y2的输入为“000”，输出端则输出“1”，Y3的输入分别为“0”和“1”，则输出为“1”，而Y4的输出为“0”，在Y3输出为1时，P1、P2、P3导通，在Y4输出为“0”时，N1、N2和N3导通。
可选的，DelayCell1、DelayCell2和DelayCell3可以为D触发器。
应指出的是，图7所示的本发明实施例的除三分频器电路为差模结构的电路，在其他可选实施例中，本发明实施例的除三分频器电路还可以是共模结构是电路，即每个延时单元都只有一个时钟输入端、一个数据输入端和一个数据输出端，其工作原理与差模结构类似，在此不再赘述。
以下结合图9图10具体说明本发明在手机收发器工作在三个载波同时接收的模式中的应用。
如图9所示，低噪声放大器(LNA)通过天线将接收的载波信号输入混频器(Mixer)，同时振荡器(VCO)将其输出信号经过分频器后也进入混频器。当三个载波(Band1、Band3、Band5)同时工作时，假设没有“除6”分频器，则其中第二个振荡器(VCO2)的频率范围(3610～3760MHz)会和第三个振荡器(VCO3)的频率范围(3476～3576MHz)比较接近，由于电感的相互作用，频率接近的两个电感容易导致其频率相互影响。而如果其中一个分频器能采用“除6”，如图10所示，则三个振荡器的频率区间都可以拉开较大的距离，可以有效避免电感之间的相互影响。
本发明实施例提供的“除3”分频器可以有效的减小振荡器所需的频率覆盖范围，相对于没有“除3”分频器的电路，减小了振荡器1.584GHz的覆盖范围。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (4)

1.一种除三分频器电路，其特征在于，包括：
第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元的数据输出端与所述第一延时单元的数据输入端相连；
所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；
所述第一延时单元的Q与第一NMOS的漏极相连，所述第一NMOS的源极接地，所述第一延时单元的QB与第一PMOS的漏极相连，所述第一PMOS的源极接入电源；
所述第二延时单元的Q与第二PMOS的漏极相连，所述第二PMOS的源极接入电源，所述第二延时单元的QB与第二NMOS的漏极相连，所述第二NMOS的源极接地；
所述第三延时单元的Q与第三NMOS的漏极相连，所述第三NMOS的源极接地，所述第三延时单元的QB与第三PMOS的漏极相连，所述第三PMOS的源极接入电源；
所述第一NMOS，所述第二NMOS以及所述第三NMOS的栅极用于接收复位信号reset，所述第一PMOS，所述第二PMOS以及所述第三PMOS的栅极用于接收置位信号set；
当电路进入死循环状态时，所述第一、第二和第三PMOS在所述置位信号set控制下导通，以及所述第一、第二和第三NMOS在所述复位信号reset控制下导通；
其中，所述第一延时单元，所述第二延时单元以及所述第三延时单元受相同时钟信号控制。
2.如权利要求1所述的电路，其特征在于，还包括：
第一与非门、第二与非门、第三与非门和非门，其中：
所述第一与非门的输入端分别与三个所述延时单元的Q输出端相连；
所述第二与非门的输入端分别与三个所述延时单元的QB输出端相连；
所述第三与非门的输入端分别与所述第一与非门和所述第二与非门的输出端相连；
所述第三与非门的输出端分别与所述第一、第二、第三PMOS的栅极以及所述非门的输入端相连；
所述非门的输出端分别与所述第一、第二以及第三NMOS的栅极相连。
3.一种收发器，其特征在于，包括：
多个收/发路径，分别用于接收或发射多个载波；
其中第一收/发路径包括：混频器，以及如权利要求1或2所述的除三分频器，所述除三分频器耦合至所述混频器，用于为所述混频器提供本振信号。
4.如权利要求3所述的收发器，其特征在于，所述第一收/发路径还包括：与所述除三分频器相耦合的除二分频器；
所述除三分频器和所述除二分频器用于，对振荡器提供的振荡信号进行分频，生成所述本振信号。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359635A (en) * 1993-04-19 1994-10-25 Codex, Corp. Programmable frequency divider in a phase lock loop
CN1159850C (zh) * 1999-10-08 2004-07-28 威盛电子股份有限公司 低电压低频率偏移的电压控制振荡器
KR100513809B1 (ko) * 2003-03-28 2005-09-13 주식회사 하이닉스반도체 위상 비교 신호 발생 회로
KR100972494B1 (ko) * 2005-04-28 2010-07-26 쟈인 에레쿠토로닉스 가부시키가이샤 위상 동기 루프 회로
CN101098142B (zh) * 2007-06-14 2011-05-04 复旦大学 多边带正交频分复用超宽带系统射频收发机的频率综合器
JP2010035098A (ja) * 2008-07-31 2010-02-12 Sony Corp 位相同期回路並びに記録再生装置および電子機器
CN102361455A (zh) * 2011-08-18 2012-02-22 天津朗波微电子有限公司 一种用于本振产生电路的除二分频器
CN203104408U (zh) * 2012-12-26 2013-07-31 陕西航天导航设备有限公司 实用高可靠马达电源
CN109936364B (zh) * 2015-12-22 2022-07-22 华为技术有限公司 一种除三分频器电路

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