CN102201808B - 分频器 - Google Patents

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Abstract

本发明提供一种分频器。所述分频器包括多个逻辑电路块，每一逻辑电路块更包括多个控制端，且每一个逻辑电路块包括：多个第一晶体管，并联在第一参考电压与输出端之间；以及多个第二晶体管，串联在第二参考电压与该输出端之间；其中，所述多个逻辑电路块中的一个逻辑电路块的至少一个控制端用于接收具有第一占空比的输入时钟信号，所述逻辑电路块的其余的控制端中的至少一个控制端以正反馈的方式耦接至另一个逻辑电路块，以及在所述其余控制端中的至少一个控制端处的时钟信号具有不同于上述第一占空比的第二占空比。上述分频器可直接产生占空比不同于输入时钟信号的占空比的输出时钟信号，从而不需要使用时钟门控电路。

Description

分频器
技术领域
本发明有关于输入时钟信号的分频，且特别有关于产生输出时钟信号的占空比不同于输入时钟信号的占空比的分频器。
背景技术
分频器广泛应用于分频输入时钟信号以产生具有较低频率的输出时钟信号。在现有设计中，分频器旨在改变信号频率而不改变信号占空比。即从现有分频器产生的输出时钟信号的占空比与输入时钟信号的占空比相同。然而，在某些应用中，希望输出时钟信号的占空比小于输入时钟的占空比（例如，50%）。举例来说，考虑具有耦接至相同射频信号输入的多个混频器与普通本地振荡器（Local Oscillator，以下简称为LO）的无线接收器，分别放置在同相（in-phase，I）路径及正交（quadrature，Q）路径的混频器希望每个LO信号具有25%占空比以降低引入到后续信号处理级的有害的噪声。举例来说，普通本地振荡器产生具有50%占空比的高频输入时钟信号，且传统分频器根据所述高频输入时钟信号产生具有50%占空比的低频输出时钟信号。为获得想要的具有25%占空比的时钟信号，需要利用信号处理电路来处理传统分频器的输出时钟信号和/或输入时钟信号。即需要的具有25%占空比的时钟信号从分频器以外的信号处理电路产生。
在一种情况下，每个需要的具有25%占空比的时钟信号是从时钟门控拓扑（clock-gating topology）通过以传统分频器的一个输入时钟信号门控传统分频器的输出时钟信号来推导出来，由于LO信号是从信号处理电路（即时钟门控电路）产生，接收器的I/Q失衡（I/Q imbalance）对于LO信号的输入时钟相位错误非常敏感。在另一种情况下，每个需要的具有25%占空比的时钟信号是从时钟门控拓扑通过用传统分频器的一个输出时钟信号门控传统分频器的另一个输出时钟信号来推导出来，由于通过信号处理电路（即时钟门控电路）处理的输出时钟信号的不完美的上升/下降波形，所需时钟信号的驱动能力较弱。
因此，业界需要一种新型的分频器设计，这种新型分频器可直接产生占空比不同于输入时钟信号的占空比的输出时钟信号，从而避免使用上述时钟门控电路。
发明内容
有鉴于此，本发明特提出以下技术方案：
本发明的一种实施方式中，提供一种分频器，所述分频器包括多个逻辑电路块，每一逻辑电路块更包括多个控制端，且每一个逻辑电路块包括：多个第一晶体管，并联在第一参考电压与输出端之间；以及多个第二晶体管，串联在第二参考电压与该输出端之间；其中，所述多个逻辑电路块中的一个逻辑电路块的至少一个控制端用于接收具有第一占空比的输入时钟信号，所述逻辑电路块的其余的控制端中的至少一个控制端以正反馈的方式耦接至另一个逻辑电路块，以及在所述其余控制端中的至少一个控制端处的时钟信号具有不同于上述第一占空比的第二占空比。
本发明的分频器可直接产生占空比不同于输入时钟信号的占空比的输出时钟信号，从而不需要使用时钟门控电路。
附图说明
图1是根据本发明的第一种实施范例的分频器的示意图。
图2是根据第一分频器设计的分频器的可能的输入时钟信号及输出时钟信号的波形的示意图。
图3是根据本发明的一种实施范例的第一逻辑电路实施的示意图。
图4是图3所示的逻辑电路的连接配置的示意表。
图5是根据本发明的一种实施范例的第二逻辑电路实施的示意图。
图6是图5所示的逻辑电路的连接配置的示意表。
图7是根据第二分频器设计的分频器的可能的输入时钟信号及输出时钟信号的波形的示意图。
图8是根据本发明的一种实施范例的第三逻辑电路实施的示意图。
图9是图8所示的逻辑电路的连接配置的示意表。
图10是根据本发明的一种实施范例的第四逻辑电路实施的示意图。
图11是图10所示的逻辑电路的连接配置的示意表。
图12是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第一种实施范例的示意图。
图13是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第二种实施范例的示意图。
图14是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第三种实施范例的示意图。
图15是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第四种实施范例的示意图。
图16是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第五种实施范例的示意图。
图17是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第六种实施范例的示意图。
图18是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第七种实施范例的示意图。
图19是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第八种实施范例的示意图。
图20是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第一种实施范例的示意图。
图21是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第二种实施范例的示意图。
图22是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第三种实施范例的示意图。
图23是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第四种实施范例的示意图。
图24是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第五种实施范例的示意图。
图25是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第六种实施范例的示意图。
图26是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第七种实施范例的示意图。
图27是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第八种实施范例的示意图。
图28是根据本发明的第二种实施范例的分频器的示意图。
图29是根据本发明的第三种实施范例的分频器的示意图。
图30是图3所示的逻辑电路的连接配置的另一示意表。
图31是图4所示的逻辑电路的连接配置的另一示意表。
图32是图8所示的逻辑电路的连接配置的另一示意表。
图33是图10所示的逻辑电路的连接配置的另一示意表。
图34是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第一种实施范例的示意图。
图35是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第二种实施范例的示意图。
图36是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第三种实施范例的示意图。
图37是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第四种实施范例的示意图。
图38是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第五种实施范例的示意图。
图39是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第六种实施范例的示意图。
图40是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第七种实施范例的示意图。
图41是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第八种实施范例的示意图。
图42是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第一种实施范例的示意图。
图43是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第二种实施范例的示意图。
图44是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第三种实施范例的示意图。
图45是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第四种实施范例的示意图。
图46是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第五种实施范例的示意图。
图47是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第六种实施范例的示意图。
图48是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第七种实施范例的示意图。
图49是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第八种实施范例的示意图。
图50是根据本发明的第四种实施范例的分频器的示意图。
具体实施方式
在说明书与权利要求书中使用了某些词汇来称呼特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的元件。本说明书与权利要求书中并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的标准。在通篇说明书与权利要求中所提及的“包括”是开放式的用语，应解释成“包括但不限于”。另外，“耦接”一词在此包括任何直接与间接的电气连接手段。因此，如果文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
本发明的概念是使用分频器直接产生具有第二占空比的输出时钟信号，输出时钟信号的第二占空比不同于输入时钟信号的第一占空比。因此，不需要额外的传统时钟门控电路来进一步地处理分频器的一个输入一个输出或者是两个输出。请参考图1，图1是根据本发明的第一种实施范例的分频器的示意图。范例分频器100用于处理具有第一占空比（例如，大致等于50%占空比）的输入时钟信号，且包括（但并不限于）多个逻辑电路块，其中多个逻辑电路块包括第一逻辑电路块110与第二逻辑电路块120。多个逻辑电路块可使用包括第一逻辑电路101、第二逻辑电路102、第三逻辑电路103以及第四逻辑电路104的多个逻辑电路来实施。如图1所示，本实施范例的第一逻辑电路块110包括第一逻辑电路101与第三逻辑电路103，以及本实施范例的第二逻辑电路块120包括第二逻辑电路102与第四逻辑电路104。第一逻辑电路101具有用于接收第一参考电压VREF_1的第一节点N11、用于输出第一时钟信号CLK_1的第二节点N12、用于接收第二时钟信号CLK_2的第三节点N13以及用于接收第三时钟信号CLK_3的第四节点N14。第一逻辑电路101用于根据第一参考电压VREF_1、第二时钟信号CLK_2以及第三时钟信号CLK_3来控制第一时钟信号CLK_1。第二逻辑电路102具有用于接收第一参考电压VREF_1的第一节点N21、用于输出第三时钟信号CLK_3的第二节点N22，用于接收第一时钟信号CLK_1的第三节点N23以及用于接收第四时钟信号CLK_4的第四节点N24。第二逻辑电路102用于根据第一参考电压VREF_1、第一时钟信号CLK_1以及第四时钟信号CLK_4来控制第三时钟信号CLK_3。第三逻辑电路103具有用于耦接至第一逻辑电路101的第二节点N12且用于输出第一时钟信号CLK_1的第一节点N31、用于接收第二参考电压VREF_2的第二节点N32、用于接收第五时钟信号CLK_5的第三节点N33以及用于接收第三时钟信号CLK_3的第四节点N34。第三逻辑电路103用于根据第二参考电压VREF_2、第五时钟信号CLK_5以及第三时钟信号CLK_3来控制第一时钟信号CLK_1。第四逻辑电路104具有用于耦接至第二逻辑电路102的第二节点N22且用于输出第三时钟信号CLK_3的第一节点N41、用于接收第二参考电压VREF_2的第二节点N42、用于接收第一时钟信号CLK_1的第三节点N43以及用于接收第六时钟信号CLK_6的第四节点N44。第四逻辑电路104用于根据第二参考电压VREF_2、第六时钟信号CLK_6以及第一时钟信号CLK_1来控制第三时钟信号CLK_3。
第一参考电压VREF_1不同于第二参考电压VREF_2。在一种实施范例中，第一参考电压VREF_1可高于第二参考电压VREF_2；然而，在另一种实施范例中，第一参考电压VREF_1可低于第二参考电压VREF_2。简单来说，第一参考电压VREF_1与第二参考电压VREF_2应根据分频器100的实际配置进行适当设置。
应注意，第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5以及第六时钟信号CLK_6中至少一个时钟信号是分频器100的输入时钟信号CLK_IN。举例来说，在一种实施范例中，高频输入时钟信号CLK_IN可被反馈到第三逻辑电路103的第三节点N33与第四逻辑电路104的第四节点N44（即CLK_5=CLK_IN&CLK_6=CLK_IN）。在另一种实施范例中，输入时钟信号CLK_IN可反馈到第一逻辑电路101的第三节点N13与第二逻辑电路102的第四节点N24（即CLK_2=CLK_IN&CLK_4=CLK_IN）。然而，这仅用于说明本发明的目的。在后续段落的详细描述中，有可能第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5以及第六时钟信号CLK_6中只有一个是输入时钟信号CLK_IN。应注意，第一时钟信号CLK_1、第二时钟信号CLK_2、第三时钟信号CLK_3、第四时钟信号CLK_4、第五时钟信号CLK_5与第六时钟信号CLK_6中，除了作为具有第一占空比的输入时钟信号CLK_IN的所述的至少一个时钟信号以外，其余所有的时钟信号均具有不同于第一占空比的第二占空比。举例来说，在一种情形下，输入时钟信号CLK_IN是图1所示的第五时钟信号CLK_5与第六时钟信号CLK_6，则第一时钟信号CLK_1、第二时钟信号CLK_2、第三时钟信号CLK_3与第四时钟信号CLK_4均具有第二占空比，例如大致等于25%或75%的占空比。在另一种情形下，输入时钟信号CLK_IN是第二时钟信号CLK_2与第四时钟信号CLK_4，则第一时钟信号CLK_1、第三时钟信号CLK_3、第五时钟信号CLK_5与第六时钟信号CLK_6均具有第二占空比，例如大致等于25%或75%的占空比。
理论上，第一占空比精确等于第一期望值（例如50%），且第二占空比精确等于第二期望值（例如25%或75%）。然而，实际操作中，由于特定因素，例如信号传播延迟、信号处理延迟、温度变化（temperature variation）、制程变化（process variation）等，第一占空比可能会偏离第一期望值且第二占空比可能会偏离第二期望值。然而，无论第一占空比是精确等于第一期望值还是由于特定因素偏离第一期望值，第一占空比仍应视为大致等于第一期望值（例如，50%）。类似地，无论第二占空比是精确等于第二期望值还是由于特定因素偏离第二期望值，第二占空比仍应视为大致等于第二期望值（例如，25%或75%）。
此外，请注意，第一时钟信号CLK_1与第三时钟信号CLK_3至少其中之一可作为分频器100的输出时钟信号。举例来说，产生于一个输出端（即N12/N31）的第一时钟信号CLK_1与产生于另一个输出端（即N22/N41）的第三时钟信号CLK_3具有相同的占空比与频率，但具有不同的相位。因此，依据实际的设计考虑，第一时钟信号CLK_1与第三时钟信号CLK_3其中之一可用在后续的信号处理级（signal processing stage）或二者均可用于后续的信号处理级。举例来说，在单端应用（single-ended application）中，第一时钟信号CLK_1与第三时钟信号CLK_3其中之一可用于后续的信号处理级。然而，在差分应用（differentialapplication）中，第一时钟信号CLK_1与第三时钟信号CLK_3二者均可用于后续的信号处理级。
节点N13、N14、N23、N24、N33、N34、N43与N44可视为第一逻辑电路块110与第二逻辑电路块120的控制端。因此，逻辑电路块的至少一个控制端用于接收具有第一占空比（例如，占空比大致等于50%）的输入时钟信号，以及逻辑电路块的其余的控制端至少其中之一透过正反馈（positive feedback）的方式耦接于另一逻辑电路，其中其余控制端的所述至少其中之一的时钟信号具有不同于第一占空比的第二占空比（例如，大致等于25%或75%的占空比）。所述正反馈可通过交叉耦接（cross-coupled）的连接方式来实现。如图1所示，分频器100具有交叉耦接的电路架构。更特别地，第一逻辑电路101的输出（即第一时钟信号CLK_1）可作为第二逻辑电路102的一个输入，以及第二逻辑电路102的输出（即第三时钟信号CLK_3）可作为第一逻辑电路101的一个输入。因此，由于节点N12、N23、N14与N22之间的交叉耦接，第一逻辑电路101与第二逻辑电路102之间构成正反馈。类似地，第三逻辑电路103的输出（即第一时钟信号CLK_1）可作为第四逻辑电路104的一个输入，以及第四逻辑电路104的输出（即第三时钟信号CLK_3）可作为第三逻辑电路103的一个输入。因此，由于节点N31、N43、N34与N41之间的交叉耦接，第三逻辑电路103与第四逻辑电路104之间构成正反馈。
通过适当设置逻辑电路以及时钟信号，通过图1所示的电路架构，分频器100产生的第一时钟信号CLK_1与第三时钟信号CLK_3具有不同于第一占空比的第二占空比，其中所述逻辑电路包括第一逻辑电路101、第二逻辑电路102、第三逻辑电路103与第四逻辑电路104，以及所述时钟信号包括第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5与第六时钟信号CLK_6（应注意，这些时钟信号至少其中之一是具有第一占空比的输入时钟信号）。
图2是根据第一分频器设计的分频器的可能的输入时钟信号与输出时钟信号波形示意图。举例来说（但并不限于），图1所示的范例分频器100接收/处理/产生的任意时钟信号可具有图2所示的对应波形。时钟信号CK与CKb至少其中之一具有大致等于50%的占空比，其可输入至范例分频器100以作为输入时钟信号；以及时钟信号I、Ib、Q与Qb至少其中之一具有大致等于75%的占空比，其可能自范例分频器100产生以作为后续的信号处理级（未画出）的输出时钟信号。如图2所示，时钟信号CK与CKb之间具有180度的相位差，时钟信号I与Ib之间具有180度的相位差，以及时钟信号Q与Qb之间具有180度的相位差。此外，时钟信号I与Q之间具有90度的相位差，以及时钟信号Ib与Qb之间具有90度的相位差。在下文中，提供逻辑电路的多个实施范例，其中第一逻辑电路101、第二逻辑电路102、第三逻辑电路103与第四逻辑电路104其中任意一者均可由范例逻辑电路实施中的一种方式来实现。
图3是根据本发明的一种实施范例的第一逻辑电路实施的示意图。逻辑电路302包括两个并联（parallel）的P沟道金属-氧化物-半导体（P-channelmetal-oxide-semiconductor，以下简称为PMOS）晶体管304与306。如图所示，PMOS晶体管304具有用于接收第一输入信号X的控制端（即栅极）NC、耦接至逻辑高电平“1”（例如，高的供给电压/供电电压VDD）的第一连接端（即源极）N1，以及用于输出输出信号Z的第二连接端（即漏极）N2。另一个PMOS晶体管306具有用于接收第二输入信号Y的控制端（即栅极）NC’、耦接至逻辑高电平“1”（例如，高的供给电压VDD）的第一连接端（即源极）N1’以及用于输出输出信号Z的第二连接端（即漏极）N2’。逻辑电路302可作为受PMOS晶体管304与306的栅极之间的输入信号控制的开关电路。更特别地，当输入信号X与Y至少其中之一是逻辑低电平“0”（例如，低的供给电压/信号地VSS）时，逻辑电路302使得输出信号Z具有逻辑高电平“1”。即如果X=0或Y=0，则Z=1。
从以上的描述可见，如果适当设置输入信号X与Y，则逻辑电路302可用于控制输出信号Z产生为时钟信号I、Ib、Q与Qb其中之一。请参考图4，图4是图3所示的逻辑电路302的连接配置的示意表。举例来说，当需要的输出信号Z如图2的时钟信号I所示时，PMOS晶体管304的控制端Nc可配置为接收图2所示的时钟信号Qb，以及PMOS晶体管306的控制端Nc’可配置为接收图2所示的时钟信号Ib。请注意，PMOS晶体管304与306的控制端的输入可互换。因此，在另一种设计中，PMOS晶体管304的控制端Nc可配置为接收图2所示的时钟信号Ib，以及PMOS晶体管306的控制端Nc’可配置为接收图2所示的时钟信号Qb。图4的表格中仅仅显示了逻辑电路302的一些可能的连接配置，即在不脱离本发明思想的前提下，也可以使用未包括在所述表格中的其它连接配置。
应注意，图4简单显示当逻辑电路302用于分频器时，呈现于逻辑电路302的节点的可能的信号。由于每当第一输入信号X与第二输入信号Y其中之一具有逻辑低电平“0”时，逻辑电路302能够将输出信号Z的信号电平拉高到逻辑高电平“1”；但是逻辑电路302不能够将输出信号Z的信号电平拉低到逻辑低电平“0”，因此，逻辑电路302必须与分频器中的其它逻辑电路进行配合来使得输出信号Z变为在逻辑高电平“1”与逻辑低电平“0”之间交替切换的时钟信号。
图5是根据本发明的一种实施范例的第二逻辑电路实施的示意图。逻辑电路402包括两个串联的N沟道金属-氧化物-半导体（N-channelmetal-oxide-semiconductor，以下简称为NMOS）晶体管404与406。如图所示，NMOS晶体管404具有用于接收第一输入信号X的控制端（即栅极）NC、耦接至逻辑低电平“0”（例如，低的供给电压/信号地VSS）的第一连接端（即源极）N1以及第二连接端（即漏极）N2。另一个NMOS晶体管406具有用于接收第二输入信号Y的控制端（即栅极）NC’，耦接至NMOS晶体管404的第二端N2的第一连接端（即源极）N1’以及用于输出输出信号Z的第二连接端（即漏极）N2’。类似地，逻辑电路402可作为受NMOS晶体管404与406的栅极之间的输入信号控制的开关电路。更特别地，仅当输入信号X与Y二者均具有逻辑高电平“1”时，逻辑电路402使得输出信号Z具有逻辑低电平“0”。即如果X=1且Y=1，则Z=0。
从以上的描述可见，如果适当设置输入信号X与Y，则逻辑电路402可用于控制输出信号Z产生为时钟信号I、Ib、Q与Qb其中之一。请参考图6，图6是图5所示的逻辑电路402的连接配置的示意表。举例来说，当需要的输出信号Z如图2的时钟信号I所示时，NMOS晶体管404的控制端Nc可配置为接收图2所示的时钟信号CK，以及NMOS晶体管406的控制端Nc’可配置为接收图2所示的时钟信号Ib。应注意，NMOS晶体管404与406的控制端的输入可互换。因此，在另一种设计中，NMOS晶体管404的控制端Nc可配置为接收图2所示的时钟信号Ib，以及NMOS晶体管406的控制端Nc’可配置为接收图2所示的时钟信号CK。图6的表格中仅仅显示了逻辑电路402的一些可能的连接配置，即在不脱离本发明思想的前提下，也可以使用未包括在所述表格中的其它连接配置。
应注意，图6简单显示当逻辑电路402用于分频器时，呈现于逻辑电路402的节点的可能的信号。由于每当第一输入信号X与第二输入信号Y二者均具有逻辑高电平“1”时，逻辑电路402能够将输出信号Z的信号电平拉低到逻辑低电平“0”，但是逻辑电路402不能够将输出信号Z的信号电平拉高到逻辑高电平“1”，因此，逻辑电路402必须与分频器中的其它逻辑电路进行配合来使得输出信号Z变为在逻辑高电平“1”与逻辑低电平“0”之间交替切换的时钟信号。
图7是根据第二分频器设计的分频器的可能的输入时钟信号与输出时钟信号的波形的示意图。时钟信号CK与CKb至少其中之一具有大致等于50%的占空比，其可输入至范例分频器100以作为输入时钟信号；以及时钟信号I’、Ib’、Q’与Qb’至少其中之一具有大致等于25%的占空比，其可自范例分频器100产生以作为后续的信号处理级（未画出）的输出时钟信号。如图7所示，时钟信号CK与CKb之间具有180度的相位差，时钟信号I’与Ib’之间具有180度的相位差，以及时钟信号Q’与Qb’之间具有180度的相位差。此外，时钟信号I’与Q’之间具有90度的相位差，以及时钟信号Ib’与Qb’之间具有90度的相位差。在下文中，提供逻辑电路的多个实施范例，其中第一逻辑电路101、第二逻辑电路102、第三逻辑电路103与第四逻辑电路104其中任意一个电路均可由范例逻辑电路实施之一来实现。
图8是根据本发明的一种实施范例的第三逻辑电路实施的示意图。逻辑电路502包括两个串联的PMOS晶体管504与506。如图所示，PMOS晶体管504具有用于接收第一输入信号X的控制端（即栅极）NC、耦接至逻辑高电平“1”（例如，高的供给电压/供电电压VDD）的第一连接端（即源极）N1以及第二连接端（即漏极）N2。另一个PMOS晶体管506具有用于接收第二输入信号Y的控制端（即栅极）NC’、耦接至PMOS晶体管504的第二端N2的第一连接端（即源极）N1’以及用于输出输出信号Z的第二连接端（即漏极）N2’。逻辑电路502可作为受PMOS晶体管504与506的栅极之间的输入信号控制的开关电路。更特别地，仅当输入信号X与Y二者均具有逻辑低电平“0”（例如，低的供给电压/信号地VSS）时，逻辑电路502使得输出信号Z具有逻辑高电平“1”。即如果X=0且Y=0，则Z=1。
从以上的描述可见，如果适当设置输入信号X与Y，则逻辑电路502可用于控制输出信号Z产生为时钟信号I’、Ib’、Q’与Qb’其中之一。请参考图9，图9是图8所示的逻辑电路502的连接配置的示意表。举例来说，当需要的输出信号Z如图7的时钟信号I’所示时，PMOS晶体管504的控制端Nc可配置为接收图7所示的时钟信号CK，以及PMOS晶体管506的控制端Nc’可配置为接收图7所示的时钟信号Ib’。应注意，PMOS晶体管504与506的控制端的输入可互换。因此，在另一种设计中，PMOS晶体管504的控制端Nc可配置为接收图7所示的时钟信号Ib’，以及PMOS晶体管506的控制端Nc’可配置为接收图7所示的时钟信号CK。图9的表格中仅仅显示了逻辑电路502的一些可能的连接配置，即在不脱离本发明思想的前提下，也可以使用未包括在所述表格中的其它连接配置。
应注意，图9简单显示当逻辑电路502用于分频器时，呈现于逻辑电路502的节点的可能的信号。由于每当第一输入信号X与第二输入信号Y二者均具有逻辑低电平“0”时，逻辑电路502能够将输出信号Z的信号电平拉高到逻辑高电平“1”；但是逻辑电路502不能够将输出信号Z的信号电平拉低到逻辑低电平“0”，因此，逻辑电路502必须与分频器中的其它逻辑电路进行配合来使得输出信号Z变为在逻辑高电平“1”与逻辑低电平“0”之间交替切换的时钟信号。
图10是根据本发明的一种实施范例的第四逻辑电路实施的示意图。逻辑电路602包括两个并联的NMOS晶体管604与606。如图所示，NMOS晶体管604具有用于接收第一输入信号X的控制端（即栅极）NC、耦接至逻辑低电平“0”（例如，低的供给电压/信号地VSS）的第一连接端（即源极）N1以及用于输出输出信号Z的第二连接端（即漏极）N2。另一个NMOS晶体管606具有用于接收第二输入信号Y的控制端（即栅极）NC’、耦接至逻辑低电平“0”的第一连接端（即源极）N1’以及用于输出输出信号Z的第二连接端（即漏极）N2’。逻辑电路602可作为受NMOS晶体管604与606的栅极之间的输入信号控制的开关电路。更特别地，当输入信号X与Y至少其中之一具有逻辑高电平“1”时，逻辑电路602使得输出信号Z具有逻辑低电平“0”。即如果X=1或Y=1，则Z=0。
从以上的描述可见，如果适当设置输入信号X与Y，则逻辑电路602可用于控制输出信号Z产生为时钟信号I’、Ib’、Q’与Qb’其中之一。请参考图11，图11是图10所示的逻辑电路602的连接配置的示意表。举例来说，当需要的输出信号Z如图7的时钟信号I’所示时，NMOS晶体管604的控制端Nc可配置为接收图7所示的时钟信号Ib’，以及NMOS晶体管606的控制端Nc’可配置为接收图7所示的时钟信号Q’。应注意，NMOS晶体管604与606的控制端的输入可互换。因此，在另一种设计中，NMOS晶体管604的控制端Nc可配置为接收图7所示的时钟信号Q’，以及NMOS晶体管606的控制端Nc’可配置为接收图7所示的时钟信号Ib’。图11的表格中仅仅显示了逻辑电路602的一些可能的连接配置，即在不脱离本发明思想的前提下，也可以使用未包括在所述表格中的其它连接配置。
应注意，图11简单显示当逻辑电路602用于分频器时，呈现于逻辑电路602的节点的可能的信号。由于每当第一输入信号X与第二输入信号Y其中之一具有逻辑高电平“1”时，逻辑电路602能够将输出信号Z的信号电平拉低到逻辑低电平“0”；但是逻辑电路602不能够将输出信号Z的信号电平拉高到逻辑高电平“1”，因此，逻辑电路602必须与分频器中的其它逻辑电路进行配合来使得输出信号Z变为在逻辑高电平“1”与逻辑低电平“0”之间交替切换的时钟信号。
图1所示的分频器100可使用逻辑电路302、402、502与602的组合。更具体地，第一逻辑电路101、第二逻辑电路102、第三逻辑电路103与第四逻辑电路104中的每一者均可使用自逻辑电路302、402、502与602中选出的一个逻辑电路来实现，其中应根据实际设计要求来适当的配置所选择的逻辑电路的晶体管的控制端的输入。
举例来说（但并不限于），第一逻辑电路101与第二逻辑电路102的每一者均可使用图3所示的逻辑电路302来实施，以及第三逻辑电路103与第四逻辑电路104的每一者均可使用图5所示的逻辑电路402来实施。图12至图19是配置图1的分频器100以产生具有大致等于75%的占空比的输出时钟信号的实施范例的示意图。其中图12是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第一种实施范例的示意图；图13是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第二种实施范例的示意图；图14是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第三种实施范例的示意图；图15是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第四种实施范例的示意图；图16是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第五种实施范例的示意图；图17是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第六种实施范例的示意图；图18是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第七种实施范例的示意图；图19是配置图1的分频器以产生具有大致等于75%的占空比的输出时钟信号的第八种实施范例的示意图。在后续的信号处理级需要占空比大致等于25%的时钟信号的情形下，则可使用反相器来将占空比大致等于75%的分频器输出转换为需要的占空比大致等于25%的时钟信号。请注意，图15与图19所示的范例分频器实施中，NMOS晶体管M1与M2具有控制端（即栅极），以接收相同的输入时钟信号CK/CKb。因此，NMOS晶体管M1与M2的连接端（即漏极）可互相耦接以作为受输入时钟信号CK/CKb驱动/控制的共模（common mode）端。也可以达到产生具有占空比不同于输入时钟信号的占空比的输出时钟信号的相同目的。由于本领域的技术人员在阅读上述的关于逻辑电路302与402的描述后，已可理解范例分频器实施的操作，为简洁起见，此处省略对其进一步的描述。
在另一种设计中，第一逻辑电路101与第二逻辑电路102的每一者可使用图8所示的逻辑电路502来实施，以及第三逻辑电路103与第四逻辑电路104的每一者可使用图10所示的逻辑电路602来实施。图20至图27是配置图1的分频器100以产生具有大致等于25%的占空比的输出时钟信号的实施范例的示意图。其中，图20是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第一种实施范例的示意图；图21是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第二种实施范例的示意图；图22是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第三种实施范例的示意图；图23是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第四种实施范例的示意图；图24是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第五种实施范例的示意图；图25是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第六种实施范例的示意图；图26是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第七种实施范例的示意图；图27是配置图1的分频器以产生具有大致等于25%的占空比的输出时钟信号的第八种实施范例的示意图。请注意，图23与图27所示的范例分频器实施中，PMOS晶体管M3与M4具有控制端（即栅极）以接收相同的输入时钟信号CK/CKb。因此，PMOS晶体管M3与M4的连接端（即漏极）可互相耦接以作为受输入时钟信号CK/CKb驱动/控制的共模端。也可以达到产生具有占空比不同于输入时钟信号的占空比的输出时钟信号的相同目的。由于本领域的技术人员在阅读上述的关于逻辑电路502与602的描述后，已可理解范例分频器实施的操作，为简洁起见，此处省略对其进一步的描述。
图1所示的分频器100的第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5与第六时钟信号CLK_6至少其中之一时钟信号具有第一占空比（例如，大致等于50%的占空比）的输入时钟信号，以及其余时钟信号具有不同于第一占空比的第二占空比（例如，大致等于25%或75%的占空比）。具有第二占空比的其余的时钟信号可由任意时钟源提供，从而使得分频器100产生具有第二占空比的第一时钟信号CLK_1与第三时钟信号CLK_3。举例来说，具有第二占空比的其余时钟信号至少其中之一可由现有分频器来提供，例如，可利用时钟门控技术，或由使用图1所示的分频器架构的另一分频电路来提供。即，使用图1所示的分频器架构的任意频率设计均遵循本发明的思想，且落入本发明的范围。
在一种情形下，具有第二占空比的其余时钟信号至少其中之一由使用图1所示的分频器架构的另一分频电路来产生。图28是根据本发明的第二种实施范例的分频器的示意图。范例分频器200包括第一分频电路202与第二分频电路204，其中第一分频电路202可使用图1所示的分频器100来实施。在本实施范例中，第一分频电路202用于处理上述具有第一占空比的第一输入时钟信号，以及第二分频电路204用于处理具有第一占空比的第二输入时钟信号，其中第一输入时钟信号与第二输入时钟信号之间具有180度的相位差。举例来说，第一输入时钟信号与第二输入时钟信号其中之一是图2/图7所示的时钟信号CK，第一输入时钟信号与第二输入时钟信号其中的另一个是图2/图7所示的时钟信号CKb。
分频器200的第二分频电路204包括多个逻辑电路块，例如第三逻辑电路块210与第四逻辑电路块220。第二分频电路204的多个逻辑电路块使用包括第五逻辑电路105、第六逻辑电路106、第七逻辑电路107与第八逻辑电路108的多个逻辑电路来实施。如图28所示，本实施范例的第三逻辑电路块210包括第五逻辑电路105与第七逻辑电路107，以及第四逻辑电路块220包括第六逻辑电路106与第八逻辑电路108。第五逻辑电路105具有用于接收第一参考电压VREF_1的第一节点N51、用于输出第七时钟信号CLK_7的第二节点N52、用于接收第八时钟信号CLK_8的第三节点N53以及用于接收第九时钟信号CLK_9的第四节点N54。第五逻辑电路105用于根据第一参考电压VREF_1、第八时钟信号CLK_8以及第九时钟信号CLK_9来控制第七时钟信号CLK_7。第六逻辑电路106具有用于接收第一参考电压VREF_1的第一节点N61、用于输出第九时钟信号CLK_9的第二节点N62，用于接收第七时钟信号CLK_7的第三节点N63以及用于接收第十时钟信号CLK_10的第四节点N64。第六逻辑电路106用于根据第一参考电压VREF_1、第七时钟信号CLK_7以及第十时钟信号CLK_10来控制第九时钟信号CLK_9。第七逻辑电路107具有用于耦接至第五逻辑电路105的第二节点N52且用于输出第七时钟信号CLK_7的第一节点N71、用于接收第二参考电压VREF_2的第二节点N72、用于接收第十一时钟信号CLK_11的第三节点N73以及用于接收第九时钟信号CLK_9的第四节点N74。第七逻辑电路107用于根据第二参考电压VREF_2、第十一时钟信号CLK_11以及第九时钟信号CLK_9来控制第七时钟信号CLK_7。第八逻辑电路108具有耦接至第六逻辑电路106的第二节点N62且用于输出第九时钟信号CLK_9的第一节点N81、用于接收第二参考电压VREF_2的第二节点N82、用于接收第七时钟信号CLK_7的第三节点N83以及用于接收第十二时钟信号CLK_12的第四节点N84。第八逻辑电路108用于根据第二参考电压VREF_2、第七时钟信号CLK_7以及第十二时钟信号CLK_12来控制第九时钟信号CLK_9。应注意，第八时钟信号CLK_8、第十时钟信号CLK_10、第十一时钟信号CLK_11以及第十二时钟信号CLK_12至少其中之一时钟信号是第二输入时钟信号，以及除了作为第二输入时钟信号的所述的至少其中之一时钟信号以外，第七时钟信号CLK_7、第八时钟信号CLK_8、第九时钟信号CLK_9、第十时钟信号CLK_10、第十一时钟信号CLK_11以及第十二时钟信号CLK_12中的其余所有的时钟信号均具有第二占空比。此外，除了作为第一输入时钟信号的所述的至少其中之一时钟信号外，第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5以及第六时钟信号CLK_6中其余的时钟信号均包括第七时钟信号CLK_7或第九时钟信号CLK_9至少其中之一时钟信号。
图28所示的第二分频电路204中的第八时钟信号CLK_8、第十时钟信号CLK_10、第十一时钟信号CLK_11以及第十二时钟信号CLK_12至少其中之一时钟信号具有第一占空比的第二输入时钟信号（例如，大致等于50%的占空比），以及其余的时钟信号具有第二占空比（例如，大致等于25%或75%的占空比）。其余的具有第二占空比的时钟信号可由任意时钟源来提供。举例来说，图28所示的第一分频电路202可配置为提供第二分频电路204所需的其余的时钟信号至少其中之一。即除了作为第二输入时钟信号的所述的至少其中之一时钟信号以外，第八时钟信号CLK_8、第十时钟信号CLK_10、第十一时钟信号CLK_11以及第十二时钟信号CLK_12中其余所有的时钟信号均包括第一时钟信号CLK_1或第三时钟信号CLK_3至少其中之一时钟信号。
类似地，分频器200的第二分频电路204可使用上述的逻辑电路302、402、502与602的组合来实施。更特别地，第五逻辑电路105、第六逻辑电路106、第七逻辑电路107以及第八逻辑电路108的每一者可使用逻辑电路302、402、502与602中选出的逻辑电路来实施。因此，第一分频电路202可使用图12至图15所示的电路其中之一来实施，以及第二分频电路204可使用图16至图19所示的电路其中之一来实施。在另一实施范例中，第一分频电路202可使用图20至图23所示的电路其中之一来实施，以及第二分频电路204可使用图24至图27所示的电路其中之一来实施。第一范例分频器设计中，第一分频电路202与第二分频电路204其中之一可使用图12所示的范例分频器来实施，以及第一分频电路202与第二分频电路204中的另一个可用图16所示的范例分频器来实施。第二范例分频器设计中，第一分频电路202与第二分频电路204其中之一可使用图13所示的范例分频器来实施，以及第一分频电路202与第二分频电路204中的另一个可用图17所示的范例分频器来实施。第三范例分频器设计中，第一分频电路202与第二分频电路204其中之一可用图14或图15所示的范例分频器来实施，以及第一分频电路202与第二分频电路204中的另一个可用图18或图19所示的范例分频器来实施。
第四范例分频器设计中，第一分频电路202与第二分频电路204其中之一可使用图20所示的范例分频器来实施，以及第一分频电路202与第二分频电路204中的另一个可使用图24所示的范例分频器来实施。第五范例分频器设计中，第一分频电路202与第二分频电路204其中之一可使用图21所示的范例分频器来实施，以及第一分频电路202与第二分频电路204中的另一个可使用图25所示的范例分频器来实施。第六范例分频器设计中，第一分频电路202与第二分频电路204其中之一可使用图22或图23所示的范例分频器来实施，以及第一分频电路202与第二分频电路204中的另一个可使用图26或图27所示的范例分频器来实施。
请注意，图12至图27所示的范例分频器实施仅用于说明本发明的目的。即在不脱离本发明的思想的前提下，也可以采用基于图1中所示的电路架构的其它的范例分频器实施。举例来说，通过适当设置第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5以及第六时钟信号CLK_6，以及通过使用逻辑电路502以实现第一逻辑电路101与第二逻辑电路102的每一者以及使用逻辑电路402以实现第三逻辑电路103与第四逻辑电路104的每一者，分频器100可使用逻辑电路502与逻辑电路402来提供每一个具有占空比不同于输入时钟信号的占空比的输出时钟信号。类似地，通过适当设置第二时钟信号CLK_2、第四时钟信号CLK_4、第五时钟信号CLK_5以及第六时钟信号CLK_6，以及通过使用逻辑电路302以实现第一逻辑电路101与第二逻辑电路102的每一者以及使用逻辑电路602以实现第三逻辑电路103与第四逻辑电路104的每一者，分频器100使用逻辑电路302与逻辑电路602来提供每一个具有占空比不同于输入时钟信号的占空比的输出时钟信号。这些变形设计均落入本发明的范围。
请结合图29来参考图1。图29是根据本发明的第三种实施范例的分频器的示意图。图29所示的分频器2900类似于图1所示的分频器100，其主要差别为交叉耦接的数量不同。更特别地，范例分频器2900包括（但并不限于）多个逻辑电路块，包括：第一逻辑电路块2910与第二逻辑电路块2920。所述多个逻辑电路块使用包括第一逻辑电路101’、第二逻辑电路102’、第三逻辑电路103以及第四逻辑电路104的多个逻辑电路来实施。如图29所示，本实施范例的第一逻辑电路块2910包括第一逻辑电路101’与第三逻辑电路103，以及本实施范例的第二逻辑电路块2920包括第二逻辑电路102’与第四逻辑电路104。此外，第一逻辑电路101’的第四节点N14以及第二逻辑电路102’的第三节点N23用于接收具有第一占空比（例如，大致等于50%的占空比）的输入时钟信号CLK_IN（例如，CK）。应注意，第一参考电压VREF_1不同于第二参考电压VREF_2。在一种实施范例中，第一参考电压VREF_1可高于第二参考电压VREF_2；然而，在另一种实施范例中，第一参考电压VREF_1可低于第二参考电压VREF_2。为简单起见，第一参考电压VREF_1与第二参考电压VREF_2应根据分频器2900的实际配置进行适当设置。
类似地，图29的分频器2900可使用上述逻辑电路302、402、502与602的组合来实施。更特别地，第一逻辑电路101’、第二逻辑电路102’、第三逻辑电路103以及第四逻辑电路104的每一者可使用从逻辑电路302、402、502与602中选出的逻辑电路来实施，其中应根据实际设计要求来适当设置所选择的逻辑电路中晶体管控制端的输入。请参考图30至图33。图30是图3所示的逻辑电路302的连接配置的另一示意表。图31是图4所示的逻辑电路402的连接配置的另一示意表。图32是图8所示的逻辑电路502的连接配置的另一示意表。图33是图10所示的逻辑电路602的连接配置的另一示意表。应注意，图30至图33所示的每一个表格简单显示当逻辑电路302/402/502/602用于分频器时，呈现于逻辑电路302/402/502/602的节点的可能的信号。实际上，逻辑电路302/402/502/602必须与分频器中的其它逻辑电路进行配合来使得输出信号Z变为在逻辑高电平“1”与逻辑低电平“0”之间交替切换的时钟信号。
举例来说（但并不限于），分频器2900的第一逻辑电路101’与第二逻辑电路102’的每一者可使用图3所示的逻辑电路302来实施，以及分频器2900的第三逻辑电路103与第四逻辑电路104的每一者可使用图5所示的逻辑电路402来实施。图34至图41是配置图29的分频器2900以产生具有大致等于75%的占空比的输出时钟信号的实施范例的示意图。其中，图34是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第一种实施范例的示意图。图35是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第二种实施范例的示意图。图36是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第三种实施范例的示意图。图37是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第四种实施范例的示意图。图38是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第五种实施范例的示意图。图39是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第六种实施范例的示意图。图40是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第七种实施范例的示意图。图41是配置图29的分频器以产生具有大致等于75%的占空比的输出时钟信号的第八种实施范例的示意图。在后续的信号处理级需要占空比大致等于25%的时钟信号的情形下，则可使用反相器来将占空比大致等于75%的分频器输出转换为需要的占空比大致等于25%的时钟信号。在另一种设计中，分频器2900的第一逻辑电路101’与第二逻辑电路102’的每一者可使用图8所示的逻辑电路502来实施，以及分频器2900的第三逻辑电路103与第四逻辑电路104的每一者可使用图10所示的逻辑电路602来实施。图42至图49是配置图29的分频器2900以产生具有大致等于25%的占空比的输出时钟信号的实施范例的示意图。其中，图42是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第一种实施范例的示意图；图43是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第二种实施范例的示意图；图44是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第三种实施范例的示意图；图45是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第四种实施范例的示意图；图46是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第五种实施范例的示意图；图47是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第六种实施范例的示意图；图48是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第七种实施范例的示意图；图49是配置图29的分频器以产生具有大致等于25%的占空比的输出时钟信号的第八种实施范例的示意图。由于本领域的技术人员在阅读上述段落中关于图30至图33的范例表格的描述后，已可理解范例分频器2900的这些实施范例的操作，为简洁起见，此处省略对其进一步的描述。
类似地，具有第二占空比的至少一个时钟信号可由传统分频器来提供，举例来说，可利用时钟门控技术，或由使用图1所示的分频器架构的另一分频电路来提供。考虑具有第二占空比的其余时钟信号至少其中之一由使用图29所示的分频器架构的另一分频电路来产生的情形。请结合图28与图29来参考图50。图50是根据本发明的第四种实施范例的分频器的示意图。范例分频器5000包括第一分频电路5002与第二分频电路5004，其中第一分频电路5002可使用图29所示的分频器2900来实施。在本实施范例，第一分频电路5002用于处理上述具有第一占空比的第一输入时钟信号，以及第二分频电路5004用于处理具有第一占空比第二输入时钟信号，其中第一输入时钟信号与第二输入时钟信号之间具有180度的相位差。举例来说，第一输入时钟信号与第二输入时钟信号其中之一为图2/图7所示的时钟信号CK，以及第一输入时钟信号与第二输入时钟信号中的另一个为图2/图7所示的时钟信号CKb。
如图50所示，分频器5000的第二分频电路5004包括多个逻辑电路块，例如第三逻辑电路块5010与第四逻辑电路块5020。第二分频电路5004的多个逻辑电路块可使用包括第五逻辑电路105’、第六逻辑电路106’、第七逻辑电路107以及第八逻辑电路108的多个逻辑电路来实施。如图50所示，本实施范例的第三逻辑电路块5010包括第五逻辑电路105’与第七逻辑电路107，以及第四逻辑电路块5020包括第六逻辑电路106’与第八逻辑电路108。应注意，第五逻辑电路105’的第四节点N54与第六逻辑电路106’的第三节点N63用于接收具有第一占空比（例如，大致等于50%的占空比）的输入时钟信号CLK_IN（例如，CKb）。
类似地，分频器5000的第二分频电路5004可使用上述逻辑电路302、402、502与602的组合来实施。即通过适当组合两个图34至图41所示的范例电路或者组合两个图42至图49所示的范例电路，可实现分频器5000。举例来说，用于产生占空比大致等于75%的输出时钟信号的分频器5000的实施中，第一分频电路5002与第二分频电路5004可使用图34与图38（或图35与图39、或图36与图40、或图37与图41）所示的电路来实施。用于产生占空比大致等于25%的输出时钟信号的分频器5000的实施中，第一分频电路5002与第二分频电路5004可使用图42与图46（或者是图43与图47、或者是图44与图48、或者是图45与图49）所示的电路来实施。由于本领域的技术人员在阅读上述的关于图28所示的分频器200的描述后，已可理解范例分频器5000的配置，为简洁起见，此处省略对其进一步的描述。
应注意，上述关于分频器200/5000的配置的实例仅用于说明本发明的目的。只要结果大致相同，就可使用分频器200/5000的变形实施范例。第一种变形设计中，第一分频电路202可使用图34至图37所示的电路其中之一来实施，以及第二分频电路204可使用图16至图19所示的电路其中之一来实施。第二种变形设计中，第一分频电路5002可使用图12至图15所示的电路其中之一来实施，以及第二分频电路204可使用图38至图41所示的电路其中之一来实施。第三种变形设计中，第一分频电路202可使用图42至图45所示的电路其中之一来实施，以及第二分频电路204可使用图24至图27所示的电路其中之一来实施。第四种变形设计中，第一分频电路5002可使用图20至图23所示的电路其中之一来实施，以及第二分频电路5004可使用图46至图49所示的电路其中之一来实施。这些变形仍遵循本发明的思想，且均落入本发明的范围。
本发明提出的上述范例分频器可用于需要占空比不等于50%的时钟信号的任意一种应用。举例来说，无线通信接收器或无线通信发送器可使用本发明提出的范例分频器来产生所需的具有25%占空比的LO信号。使用图28/图50所示的电路架构的范例分频器设计中，产生的时钟信号I与Ib可作为LO信号被反馈到位于同相信道的混频器模组，以及产生的时钟信号Q与Qb可作为LO信号被反馈到位于正交信道的另一混频器模组。
尽管本发明是以上述较佳实施方式为例进行描述，应可理解，本发明并不仅限于此。凡是本领域的技术人员根据本发明的思想所做的等效变化与修改，均应涵盖于本发明的权利要求内。本发明的范围应以权利要求书的范围为准。

Claims (18)

1.一种分频器，包括：
多个逻辑电路块，该多个逻辑电路块的每一者包括多个控制端，且每一个逻辑电路块包括：
多个第一晶体管，并联在第一参考电压与输出端之间；以及
多个第二晶体管，串联在第二参考电压与该输出端之间；
其中该多个逻辑电路块中的一个逻辑电路块的至少一个控制端用于接收具有第一占空比的输入时钟信号，该逻辑电路块其余的控制端中的至少一个控制端以正反馈的方式耦接至该多个逻辑电路块中的另一个逻辑电路块，以及在该逻辑电路块其余的控制端中的该至少一个控制端处的时钟信号具有不同于该第一占空比的第二占空比。
2.根据权利要求1所述的分频器，其特征在于，该多个逻辑电路块包括第一逻辑电路块以及第二逻辑电路块。
3.根据权利要求2所述的分频器，其特征在于，该第一逻辑电路块中的一个第二晶体管的控制端及其另一个第二晶体管的连接端以正反馈的方式交叉耦接至该第二逻辑电路块的一个第二晶体管的连接端及其另一个第二晶体管的控制端。
4.根据权利要求3所述的分频器，其特征在于，该第一逻辑电路块的该另一个第二晶体管的控制端用于接收该输入时钟信号或具有该第二占空比的时钟信号。
5.根据权利要求3所述的分频器，其特征在于，该第一逻辑电路块的一个第一晶体管的控制端及连接端交叉耦接至该第二逻辑电路块的一个第一晶体管的连接端及控制端，以及该第一逻辑电路块的另一个第一晶体管的控制端用于接收该输入时钟信号或具有该第二占空比的时钟信号。
6.根据权利要求3所述的分频器，其特征在于，该第一逻辑电路块的一个第一晶体管的控制端用于接收该输入时钟信号，以及该第一逻辑电路块的另一个第一晶体管的控制端用于接收具有该第二占空比的时钟信号。
7.根据权利要求2所述的分频器，其特征在于，该第一逻辑电路块的一个第二晶体管的控制端及连接端以正反馈的方式交叉耦接至该第二逻辑电路块的一个第二晶体管的连接端及控制端。
8.根据权利要求7所述的分频器，其特征在于，该第一逻辑电路块的该第二晶体管的另一个连接端耦接至该第二逻辑电路块的该第二晶体管的另一个连接端。
9.根据权利要求7所述的分频器，其特征在于，该第一逻辑电路块的另一个第二晶体管的控制端用于接收该输入时钟信号。
10.根据权利要求7所述的分频器，其特征在于，该第一逻辑电路块的一个第一晶体管的控制端及连接端交叉耦接至该第二逻辑电路块的一个第一晶体管的连接端及控制端，以及该第一逻辑电路块的另一个第一晶体管的控制端用于接收具有该第二占空比的时钟信号。
11.根据权利要求7所述的分频器，其特征在于，该第一逻辑电路块的一个第一晶体管的控制端用于接收该输入时钟信号，以及该第一逻辑电路块的另一个第一晶体管的控制端用于接收具有该第二占空比的时钟信号。
12.根据权利要求2所述的分频器，其特征在于，该第一逻辑电路块的一个第一晶体管的控制端及连接端交叉耦接至该第二逻辑电路块的一个第一晶体管的连接端及控制端。
13.根据权利要求12所述的分频器，其特征在于，该第一逻辑电路块的另一个第一晶体管的控制端用于接收该输入时钟信号或具有该第二占空比的时钟信号。
14.根据权利要求12所述的分频器，其特征在于，该第一逻辑电路块的一个第二晶体管的控制端用于接收该输入时钟信号，以及该第一逻辑电路块的另一个第二晶体管的控制端用于接收具有该第二占空比的时钟信号且未交叉耦接至该第二逻辑电路块的任意晶体管。
15.根据权利要求1所述的分频器，其特征在于，该第一参考电压高于该第二参考电压。
16.根据权利要求1所述的分频器，其特征在于，该第一参考电压低于该第二参考电压。
17.根据权利要求1所述的分频器，其特征在于，该第二占空比大致为25%或75%，以及该第一占空比大致为50%。
18.一种分频器，其特征在于，包括第一分频电路和第二分频电路，该第一分频电路和第二分频电路为如权利要求1～17任一所述的分频器，
其中，该第一分频电路用于处理具有第一占空比的第一输入时钟信号，以及该第二分频电路用于处理具有该第一占空比的第二输入时钟信号，其中该第一输入时钟信号与该第二输入时钟信号之间具有180度的相位差。
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