CN1937085A - 有着消除寄生二极管开启电路的负电荷泵 - Google Patents

Abstract

一种闪速存储器的负电荷泵电路，其包含井、通栅晶体管、井偏置电路以及负电压恢复电路。通栅晶体管具有源极、漏极以及栅极。井偏置电路控制其井，以维持在零偏置或反向偏置。负电压恢复电路连接负恢复电压，且连接通栅晶体管，当关闭电荷泵电路时，得以选择性提供负恢复电压给通栅晶体管。

Description

有着消除寄生二极管开启电路的负电荷泵

技术领域

本发明涉及一种负电荷泵单元。更具体地，本发明涉及一种闪速存储器的负电荷泵单元，其具有消除寄生二极管导通的电路。

背景技术

非易失性存储器(“NVM”)指即使供电器从具有NVM存储器单元的设备移除，仍可持续储存信息的半导体存储器。NVM包含掩模只读存储器(Mask ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)以及电可擦除可编程只读存储器(EEPROM)。一般而言，NVM可以用数据编程、读取及/或擦除，而编程的数据在被擦除前，可储存一段时间，甚至可储存十年之久。

“闪速存储器”是一种非常普遍的EEPROM。在在先技术中，闪速存储器是一种特殊类型的EEPROM。一般的EEPROM仅允许一次在一个位置作擦除或写入，而闪速存储器可在同一时间擦除一组位置，这表示当系统使用闪速存储器在同一时间读取及写入不同位置时，可以以较高效率的速度运作。闪速存储器是非易失性的，这表示其以不需电力即可将数据保存在晶片上的方式，将信息储存于硅晶片上。再者，闪速存储器提供快速的读取存取时间以及固态抗震。

闪速存储器通常以晶体管阵列方式储存信息，此阵列一般称为“单元”，每一单元可储存一位的信息。闪速存储器基于浮栅雪崩注入型金属氧化物半导体(FAMOS)晶体管，其主要为n型金属氧化物半导体(NMOS)晶体管与额外的浮动导体，通过使材料隔离于栅极及源/漏极端而“悬置”。在NMOS晶体管中，源极与漏极间的硅沟道为p型。当正电压被施加在栅电极时，会使p型材料中的空穴重新启动，形成具导电性的n型沟道并将此晶体管导通，而负电压则将NMOS晶体管截止。在PMOS晶体管中，栅极上的正电压会将此PMOS截止，而负电压则将PMOS晶体管导通。NMOS晶体管通常比PMOS晶体管切换的速度来得快。

闪速存储器的编程及/或擦除操作通常需要比实际可提供的电压更高的电压。为了达到此较高电压，但又不增加电源的面积，大部分的存储器电路需要利用“电荷泵”电路。普遍使用的电荷泵利用一系列的二极管及电容器，来“提升”或是倍增电压。

图1A显示一般公知的电荷泵电路100，其具有五级的二极管D1-D5以及电容器C1-C5。当然，根据所需的电压，可额外增加级数及不同大小的电容器。输出电压VOUT为级数的函数，且一般可以公式1表示。

公式1  VOUT＝(VDD-Vt)^*N+VDD，其中N＝级数。

一般而言，VOUT会随着级数的增加而线性增加。

图1B显示另一公知的电荷泵电路110。电荷泵电路110也包含五级，但电荷泵电路110包含以二极管方式连结的金属氧化物半导体场效应晶体管(MOSFET)MD1-MD5以及电容器C1-C5，来代替原来的二极管D1-D5。根据所需的电压，在此也可增加额外的级数及不同大小的电容器。二极管连接的MOSFET电荷泵110的输出电压并不随着级数而线性增加，因为以二极管方式连结的MOSFET电荷泵会随着级数的增加而降低其效率。随着每一级的电压增加，以二极管方式连结的MOSFET MD1-MD5的临界电压会因为“体效应”而增加。

互补的金属氧化物半导体晶体管(CMOS)，是一种同时使用NMOS及PMOS的互补元件的结构。由于在任何时间点，只有一种电路类型是导通的，因此CMOS晶片比仅使用一种类型的晶体管的晶片省电，较受大众欢迎。然而，当遇上瞬间大电流导致CMOS崩塌将VDD与VSS导通时，CMOS元件会成“闩锁”状态。

图1C显示公知的四级负电荷泵电路120，其使用NMOS晶体管XMxE。在此电路中，p型井通过n型晶体管XMxE来偏置。以NMOSXM1E为例，晶体管XM1E把PWI1的电压保持在最多只是在DN1端所出现过的最大负电压加上一Vt的电压。然而，二极管导通电压可比NMOS门限电压低。此公知的电荷泵120会遇到电压闩锁问题。图3显示相对应的模拟波形，其显示PWI1井有时可能比DN1端及/或DN2端的电压高。

因此，需要的是提供一种闪速存储器的负电荷泵电路，其具有消除寄生二极管导通的电路。再者，需要的是提供一种可避免闩锁状态的闪速存储器的负电荷泵电路。

发明内容

概要言之，本发明包含一种闪速存储器的负电荷泵电路，其包含井、通栅晶体管、井偏置电路以及负电压恢复电路。通栅晶体管具有源极、漏极以及栅极。井偏置电路控制井，以保持在零偏置或反向偏置。负电压恢复电路连接负恢复电压，且连接通栅晶体管，在电荷泵电路关闭时，得以选择性地提供负恢复电压给通栅晶体管。

本发明还包含一种闪速存储器的负电荷泵电路。其负电荷泵包含多个电荷泵单元，以串联方式相互连接。每一电荷泵单元包含井、通栅晶体管、井偏置电路以及负电压恢复电路。通栅晶体管具有源极、漏极以及栅极。井偏置电路控制井，以维持在零偏置或反向偏置。负电压恢复电路连接负恢复电压，并连接通栅晶体管，得以在电荷泵电路关闭时，选择性地提供负恢复电压给通栅晶体管。

附图说明

结合附图，将更易了解以上的概述及本发明的详细描述。为了描述本发明，附图描述本发明的优选实施例。然而，需要知道的是，本发明并不限制于显示的结构及实例。

图1A是具有五级二极管及电容器的公知电荷泵电路的电性示意图。

图1B是具有五级二极管连接的金属氧化物半导体场效应晶体管及电容器的公知电荷泵电路的电性示意图。

图1C是用n型金属氧化物半导体晶体管实施的公知电荷泵电路的电性示意图。

图2A是本发明的优选实施例的负电荷泵电路的电性示意图。

图2B是图2A中的负电荷泵电路的可能的详细实现的电性示意图。

图3显示公知负电荷泵电路的输出图。

图4是本发明负电路泵电路的输出图。

图5是施加于图2B的负电荷泵电路的时钟信号的时序图。

图号说明

8         负电荷泵电路

10        初始电荷泵单元

11-13     多个电荷泵子电路

100、110  电荷泵电路

120       四级电荷泵电路

具体实施方式

以下描述中所使用的某些术语仅供便利之用，并非意在限制本发明。“右”、“左”、“下”以及“上”等文字参考附图中所指的方向。“向内”、“向外”等文字分别指朝向或远离描述物件或其个别部分的几何中心。专业用语包含以上具体描述的文字、其衍生词及类似涵义的文字。再者，在权利要求书及说明书中相对应部份所使用的“一”一词，意指“至少一”。

在此所指的传导性仅限于所描述的实施例。然而，本领域的技术人员都知道，p型导体可换为n型导体，且元件仍可正常工作(即，第一或第二传导类型)。因此，在此所指的n或p也可代表n及p，或者p及n可相互代替。再者，n+及p+分别指重搀杂的n及p区域；n++及p++分别指非常重搀杂的n及p区域；n-及p-n分别指轻搀杂的n及p区域。然而，此相对搀杂的名词不应作限定解释。

有关附图的细节，其中类似的标号代表类似的组件，图2A中所示的负电荷泵电路8的电子示意图，是本发明的优选实施例。

负电荷泵电路8包含初始电荷泵单元10及多个电荷泵子电路或电荷泵单元11、12、13。串联的多个泵单元11-13形成具有总输出电压为VN的多级电荷泵电路8。与总输入电压VIN相比较，总输出电压VN具有增加的绝对值，其中输入电压VIN通常是电路电源(未图式)的最大电压输出VDD(图5中的时钟CLK幅度)。类似公知的二极管电容器电荷泵电路100、110，根据特定应用的电压及电流需求，可在负电荷泵电路8中，利用额外的泵单元(级)11-13。时钟信号DP1-DP4施加在电荷泵电路8上，其通过开关转变，驱动许多电荷泵单元11-13。图5显示时钟信号DP1-DP4的相对时序。

初始电荷泵单元10包含偏置电路PWI0，每个泵单元11-13分别包含偏置电路PWI1-PWI3。偏置电路PWI0-PWI3分别负责偏置通栅晶体管XM0-XM3的井。每个泵单元11-13分别包含负电压恢复电路NVREC1-NVREC3。多个电荷泵单元10-13的每个分别包含井PWI0-PWI3及通栅晶体管XM0-XM3。每个通栅晶体管XM0-XM3具有源极、漏极以及栅极。当启动电荷泵单元10-13时，每个井偏置电路PWI0-PWI3控制井PWI0-PWI3以维持零偏置或反向偏置。每个负电压恢复电路NVREC1-NVREC3连接负恢复电压NVREC并连接各自的通栅晶体管XM1-XM3，当关闭电荷泵单元11-13时，选择性提供负恢复电压NVREC给其各自的通栅晶体管XM1-XM3。

图2B是负电荷泵电路8的可能的详细实例。负电荷泵电路8显示偏置电路PWI0-PWI3以及负电压恢复电路NVREC1-NVREC3的细节。

初始电荷泵单元10包含电压供应晶体管MC0、通栅晶体管XM0、辅助通栅晶体管XM0A以及第一及第二交错连接的n型金属氧化物半导体(NMOS)晶体管XM0D、XM0C。交错连接的NMOS晶体管XM0D、XM0C形成偏置电路PWI0。电压供应晶体管MC0具有源极、漏极及栅极。电压供应晶体管MC0的源极连接时钟信号DP2，漏极连接N0B端，栅极接地。初始电荷泵单元10包含p型井PWI0。每个通栅晶体管XM0及辅助通栅晶体管XM0A都具有源极、漏极及栅极。通栅晶体管XM0的源极接地。辅助通栅晶体管XM0A的源极与通栅晶体管XM0的栅极连接N0B端。两个通栅晶体管XM0、XM0A的漏极与DN0端连接。第一NMOS辅助通栅晶体管XM0A连接时钟信号DP3。每个第一晶体管XM0D及第二NMOS晶体管XM0C都具有源极、漏极及栅极。第二NMOS晶体管XM0C的漏极电连接第一NMOS晶体管XM0D的漏极，第一及第二NMOSXM0D、XM0C的两漏极都连接p型井PWI0。第二NMOS晶体管XM0C的源极连接DN0端。第一NMOS晶体管XM0D的源极接地以及第二NMOS晶体管XM0C的栅极。第一NMOS晶体管XM0D的栅极连接DN0端。

电荷泵单元11包含电压供应晶体管MC1、通栅晶体管XM1、辅助通栅晶体管XM1A、第一及第二交错连接的NMOS晶体管XM1D、XM1C、p型MOS(PMOS)晶体管MP0及电容器C11。交错连接的NMOS晶体管XM1D、XM1C形成偏置电路PWI1。电压供应晶体管MC1具有源极、漏极及栅极。电压供应晶体管MC1的源极与漏极连接时钟信号DP4，栅极接N1B端。电压供应晶体管PMOS MC1以增压“电容器”的功能运作，以提升N1B端的电压。电荷泵单元11包含p型井PWI1。通栅晶体管XM1及辅助通栅晶体管XM1A每个都具有源极、漏极及栅极。通栅晶体管XM1的源极连接DN0端。辅助通栅晶体管XM1A的源极与通栅晶体管XM1的栅极连接N1B端。两个通栅晶体管XM1、XM1A的漏极连接DN1端。第一NMOS晶体管XM1D及第二NMOS晶体管XM1C每个都具有源极、漏极及栅极。第二NMOS晶体管XM1C的漏极电连接第一NMOS晶体管XN1D的漏极，第一及第二NMOS晶体管XM1D、XM1C的两漏极接连接p型井PWI1。第二NMOS晶体管XM1C的源极连接DN1端。第一NMOS晶体管XM1D的源极连接DN0端与第二NMOS晶体管XM1C的栅极。第一NMOS晶体管XM1D的栅极连接DN1端。PMOS晶体管MP0也具有源极、漏极及栅极。PMOS晶体管MP0的源极连接DN0端，PMOS晶体管MP0的漏极与主体连接负恢复电压NVREC，PMOS晶体管MP0的栅极接地。NMOS晶体管XM1D、XM1C控制电荷泵单元11中通栅晶体管XM1的井偏置，在时钟周期的任何阶段，其p型井可维持相等或较低的n+结的电位。因此，电荷泵单元11中的寄生结二极管维持零偏置或反向偏置，进而无闩锁产生。PMOS晶体管MP0形成负电压恢复电路NVREC1。当关闭泵单元11时，PMOS晶体管MP0用于泵单元11，以恢复负电压NVREC。NMOS晶体管XM1D、XM1C消除负电荷泵单元11中的寄生二极管导通。第一电荷泵单元11也包含二极管连接的NMOS XM0B，其用以箝位DN0端。

电荷泵单元12包含电压供应晶体管MC2、通栅晶体管XM2、辅助通栅晶体管XM2A以及第一及第二交错连接的NMOS晶体管XM2D、XM2C、PMOS晶体管MP1及电容器C12。交错连接的NMOS晶体管XM2D、XM2C形成偏置电路PWI2。电压供应晶体管MC2具有源极、漏极与栅极。电压供应晶体管MC2的源极与漏极连接时钟信号DP2，漏极连接N2B端。电压供应晶体管PMOS MC2以增压“电容器”的功能运作，以提升N2B端的电压。电荷泵单元12包含p型井PWI2。每个通栅晶体管XM2及辅助通栅晶体管XM2A都具有源极、漏极及栅极。通栅晶体管XM2的源极连接DN1端。辅助通栅晶体管XM2A的源极与通栅晶体管XM2A的栅极连接N2B端。两个通栅晶体管XM2、XM2A的漏极连接DN2端。第一NMOS晶体管XM2D及第二NMOS晶体管XM2C每个皆具有源极、漏极及栅极。第二NMOS晶体管XM2C的漏极电连接第一NMOS晶体管XM2D的漏极，第一及第二NMOS XM2D、XM2C的两漏极都连接p型井PWI2。第二NMOS晶体管XM2C的源极连接DN2端。第一NMOS晶体管XM2D的源极连接DN1端与第二NMOS晶体管XM2C的栅极。第一NMOS晶体管XM2D的栅极连接DN2端。PMOS晶体管MP1也具有源极、漏极及栅极。PMOS晶体管MP1的源极连接DN1端，PMOS晶体管MP1的漏极与主体连接负恢复电压NVREC，PMOS晶体管MP1的栅极接地。NMOS晶体管XM2D、XM2C控制电荷泵单元12中通栅晶体管XM2的井偏置，在时钟周期的任何阶段，其p型井维持相等或低于其n+结的电位。因此，电荷泵单元12中的寄生结二极管维持零偏置或反向偏置，进而无闩锁发生。PMOS晶体管MP1形成负电压恢复电路NVREC2。当关闭电荷泵单元12时，PMOS晶体管MP1用于电荷泵单元12，以恢复负电压NVREC。NMOS晶体管XM2D、XM2C消除负电荷泵单元12中寄生二极管的导通。第二电荷泵单元12也包含二极管连结的NMOS XM1B，其箝位DN1端。

电荷泵单元13包含电压供应晶体管MC3、通栅晶体管XM3、辅助通栅晶体管XM3A、第一及第二交错连接的NMOS晶体管XM3D、XM3C、PMOS晶体管MP2及电容器C13。交错连接的NMOS晶体管XM3D、XM3C形成偏置电路PWI3。电压供应晶体管MC3具有源极、漏极及栅极。电压供应晶体管MC3的源极与漏极连接时钟信号DP4，栅极接N3B端。电压供应晶体管PMOS MC3以增压“电容器”的功能运作，以提升N3B端的电压。电荷泵单元13包含p型井PWI3。通栅晶体管XM3及辅助通栅晶体管XM3A每个都具有源极、漏极及栅极。通栅晶体管XM3的源极连接DN2端。辅助通栅晶体管XM3A的源极与通栅晶体管XM3的栅极连接N3B端。两个通栅晶体管XM3、XM3A的漏极连接输出端(输出电压VN)。第一NMOS晶体管XM3D及第二NMOS晶体管XM3C每个都具有源极、漏极及栅极。第二NMOS晶体管XM3C的漏极电连接第一NMOS晶体管XM3D的漏极，第一及第二NMOS XM3D、XM3C的两漏极接连接p型井PWI3。第二NMOS晶体管XM3C的源极连接输出端。第一NMOS晶体管XM3D的源极连接DN2端与第二NMOS晶体管XM3C的栅极。第一PMOS晶体管XM3C的栅极连接输出端。PMOS晶体管MP2也具有源极、漏极及栅极。PMOS晶体管MP2的源极连接DN2端，PMOS晶体管MP2的漏极与主体连接负恢复电压NVREC，PMOS晶体管MP2的栅极接地。NMOS晶体管XM3D、XM3C控制电荷泵单元13中通栅晶体管XM3的井偏置，在时钟周期的任何阶段，其p型井可维持相等或较低的n+结电位。因此，电荷泵单元13中的寄生结二极管维持零偏置或反向偏置，进而无闩锁产生。PMOS晶体管MP2形成负电压恢复电路NVREC3。当关闭泵单元13时，PMOS晶体管MP2适用于电荷泵单元13，以恢复负电压NVREC。NMOS晶体管XM3D、XM3C消除负电荷泵单元13中的寄生二极管导通。第三电荷泵单元13亦包含二极管连结的NMOSXM2B，其用以箝位DN2端。二极管连结的NMOS XM3B用以箝位其输出端。

通栅晶体管XM11-XM13与电容器C11-C13的结合，类似公知的二极管D1-D5及电容器C1-C5以及二极管MOSFET MD1-MD5及电容器C1-C5以电荷泵电路运作。然而，NMOS晶体管XM1D-XM3D、XM1C-XM3C用以消除寄生二极管导通，并减少消除闩锁。当关闭电荷泵电路8时，PMOS晶体管MP0-MP2用以解除DN0-DN2端的高电压。

电荷泵电路8的运作将会针对第二泵单元12描述，但第一及第三泵单元11、13与第二泵单元12结合的功能类似。PMOS MC2以增压“电容器”的方式运作，以提升N2B端的电压。当时钟信号DP2高时，N2B端连接并导通通栅晶体管XM2。相反地，当时钟信号DP2低时，N2B端不连接并截止通栅晶体管XM2。PMOS MC2可由具有电容器功能的任何其他元件代替。通栅晶体管XM2用来平衡DN1及DN2间的电位。DN1及DN2分别连接时钟信号DP3及DP1。图5显示时钟信号DP1-DP4的相对时序。

当DN1端高时，辅助通栅晶体管XM2A先用DN2端的电压对N2B端预充电。NMOS XM2C及NMOS XM2D以一对相互交错的晶体管运作，以将p型井PWI2偏置至DN1及DN2端之间较低的电位。举例而言，当DN1端的电压高于DN2端的电压时，NMOS X2MC会导通并将p型井PWI2充电至DN2端的电压，而NMOS X2MD维持截止。当DN2端的电压高于DN1端的电压时，NMOS X2MD将p型井PWI2连结至DN1端，而NMOS X2MC截止。交互连接的晶体管X2MD及X2MC可避免p型井及NMOSn+结间的前向结导通。最终，PMOS MP1为DN1端提供恢复路径。当关闭电荷泵电路8时，会在一段时间内，驱动负恢复电压NVREC至VDD，DN1端VDD施加电压。然而，二极管连结的NMOS XM1B箝位DN1端，至多高于地面Vt。运作时，输出端的电压强度大于DN2端的电压强度，DN2端的电压强度大于DN1端的电压强度，DN1端的电压强度大于DN0端的电压强度，DN0端的电压强度大于总电路电源供应器的电压VDD。

图3显示p型井PWI1端的电压永远低于或等于DN1及/或DN2端的电压。因此，本发明的优选实施例提供将井控制在较负偏置，减少并消除闩锁状态。相反地，公知的图4显示p型井PWI1在DN2端偶尔超过电压，表示电压闩锁问题。

如前述，本发明针对闪速存储器的负电荷泵，以电路消除寄生二极管的导通。本领域的技术人员都知道，在此所描述的实施例当可被修改及润饰，而不偏离本发明的范围及精神。因此，需要知道的是，本发明并不限制于在此所揭示的实施例，而是涵盖权利要求属所界定的本发明的精神及范围。

Claims (13)

1、一种闪速存储器的负电荷泵电路，该负电荷泵包含：

井；

通栅晶体管，该通栅晶体管具有源极、漏极以及栅极，该通栅晶体管的该栅极连接输入电压；

井偏置电路，其控制该井以维持零偏置或反向偏置；以及

负电压恢复电路，其连接负恢复电压，且连接该通栅晶体管，用于在该电荷泵电路关闭时，选择性提供该负恢复电压给该通栅晶体管。

2、如权利要求1所述的负电荷泵电路，其中该井偏置电路包含：

第一晶体管，该第一晶体管具有源极、漏极以及栅极，该第一晶体管的该源极与该漏极中的一个电连接至该井，该第一晶体管的该源极与该漏极中的另一个电连接至第一电压，且该第一晶体管的该栅极电连接第二电压；以及

第二晶体管，该第二晶体管具有源极、漏极以及栅极，该第二晶体管的该源极与该漏极中的一个电连接至该第一晶体管的该源极及该漏极中非与该井连接的一极，该第二晶体管的该源极与该漏极中的另一个电连接至该第二电压，且该第二晶体管的该栅极电连接至该第一电压。

3、如权利要求2所述的负电荷泵电路，其中该负电压恢复电路包含第三晶体管，该第三晶体管具有源极、漏极以及栅极，该第三晶体管电连接至该负恢复电压。

4、如权利要求3所述的负电荷泵电路，其中该第三晶体管为P型金属氧化物半导体(PMOS)晶体管。

5、如权利要求2所述的负电荷泵电路，其中该第一及第二晶体管为n型金属氧化物半导体(NMOS)晶体管，且其中该第一及第二NMOS晶体管控制该井的偏置。

6、如权利要求1所述的负电荷泵电路，其中该负电荷泵电路中该通栅晶体管的该源极与该井、该通栅晶体管的该漏极与该井之间的寄生结二极管会被维持在零偏置或反向偏置。

7、一种闪速存储器的负电荷泵电路，该负电荷泵包含：

多个电荷泵单元，其相互串联连接，该多个电荷泵单元的每个包含：

井；

通栅晶体管，该通栅晶体管具有源极、漏极以及栅极，该通栅晶体管的该栅极连接至输入电压；

井偏置电路，其控制该井以维持零偏置或反向偏置；以及

负电压恢复电路，其连接负恢复电压，且连接该通栅晶体管，得以在该电荷泵电路关闭时，选择性提供该负恢复电压给该通栅晶体管。

8、如权利要求7所述的负电荷泵电路，其中该井偏置电路包含：

第一晶体管，该第一晶体管具有源极、漏极以及栅极，该第一晶体管的该源极与该漏极中的一个电连接至该井，该第一晶体管的该源极与该漏极中的另一个电连接至第一电压，且该第一晶体管的该栅极电连接至第二电压；以及

第二晶体管，该第二晶体管具有源极、漏极以及栅极，该第二晶体管的该源极与该漏极中的一个电连接至该第一晶体管的该源极及该漏极非与该井连接的一极，该第二晶体管的该源极与该漏极的另一个电连接至该第二电压，且该第二晶体管的该栅极电连接至该第一电压。

9、如权利要求8所述的负电荷泵电路，其中该负电压恢复电路包含第三晶体管，该第三晶体管具有源极、漏极以及栅极，该第三晶体管电连接至该负恢复电压。

10、如权利要求9所述的负电荷泵电路，其中该第三晶体管为P型金属氧化物半导体(PMOS)晶体管。

11、如权利要求8所述的负电荷泵电路，其中该第一及第二晶体管为n型金属氧化物半导体(NMOS)晶体管，且其中该第一及第二NMOS晶体管控制该井的偏置。

12、如权利要求7所述的负电荷泵电路，其中该负电荷泵电路中该通栅晶体管的该源极与该井、该通栅晶体管的该漏极与该井之间的寄生结二极管会被维持在零偏置或反向偏置。

13、如权利要求7所述的负电荷泵电路，还包含：

输入电压；以及

总输出电压，与该输入电压比较，该总输出电压具有较大的强度，该强度为该多个电荷泵单元的数量的函数。

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