JP4928882B2 - 半導体スイッチ回路 - Google Patents

Description

本発明は、移動体通信機器や高周波機器における高周波信号の伝送経路の切り換えに用いられる半導体スイッチ回路に係り、特に、高出力化、低歪化等を図ったものに関する。

従来、この種の半導体スイッチ回路としては、例えば、図７に示されたような構成のものが良く知られている。
以下、図７を参照しつつ、この従来回路について説明する。
この従来回路は、デコーダ回路（図７においては「ＤＥＣ」と表記）２４Ａを有してなるスイッチ回路２１Ａと、昇圧回路（図７においては「BOOST」と表記）２２Ａとを主たる構成要素として構成されたものとなっている。
スイッチ回路２１Ａは、切替信号入力端子１５Ａを介して外部から入力される切替信号に応じてデコーダ回路２４Ａによって信号経路が切替られることで、送信回路（図示せず）が接続される送信回路接続端子１１Ａと、受信回路（図示せず）が接続される受信回路接続端子１２Ａが、選択的にアンテナ１３Ａに接続されるよう構成されたものとなっている。

この従来回路の場合、特に、送信時にスイッチ回路２１Ａから高周波や歪み成分が発生するため、その解決のために昇圧回路２２Ａが設けられている。
すなわち、このような高周波、歪み成分の発生を抑圧するには、電源電圧供給端子１４Ａを介してスイッチ回路２１Ａへ供給される電源電圧を高くし、スイッチ回路２１Ａ内部に用いられているスイッチＦＥＴ（図示せず）の切替電圧を上げることが有効であることが従来から知られている。

かかる観点から、昇圧回路２２Ａは、スイッチ回路２１Ａの切替信号を流用して、送信時、すなわち、送信回路接続端子１１Ａとアンテナ１３Ａとが接続される場合にＯＮ（動作状態）とされる一方、受信回路接続端子１２Ａとアンテナ１３Ａとが接続される場合には、ＯＦＦ（非動作状態）とされるようになっている。

昇圧回路２２ＡがＯＮとされた場合には、電源電圧供給端子１４Ａへ外部から印加される電圧よりも高い電圧が、昇圧回路２２Ａからダイオード３７Ａのカソード側に出力され、デコーダ回路２４Ａを介して、通過経路を形成するスイッチＦＥＴ（図示せず）のゲートに供給されるようになっている。したがって、スイッチＦＥＴは、電源電圧よりも高い切替電圧で制御されることとなり、高出力、低歪みが実現される。

一方、昇圧回路２２ＡがＯＦＦとされた場合には、ダイオード３７Ａを介して外部からの電源電圧がスイッチ回路２１ＡのスイッチＦＥＴ（図示せず）に供給されることとなる。受信時には、高出力、低歪みは要求されないため、昇圧回路２２ＡがＯＦＦとされても、動作上、問題はない。
また、昇圧回路２２Ａは、上述のように受信時にＯＦＦ状態とされるため、消費電流を低減することができ、低消費電力化が実現できるという利点がある。
なお、このような従来回路としては、例えば、特許文献１などに開示されたものがある。

ところで、上述のような半導体スイッチ回路における歪み特性を評価する指標として、入力３次インターセプトポイント（以下「ＩＩＰ３」と称する）と称されるものがある。
以下、かかるＩＩＰ３について説明すれば、まず、同レベルの２つの信号を同時に半導体スイッチ回路に入力した場合、この入力された周波数に隣接した周波数の信号が出力信号として発生する。この周波数の隣接した信号は、デバイスの歪みに起因するもので、３次相互変調歪み（以下「ＩＭ３」と称する）と称される。

ＩＭ３は、入力電力に対して３倍の傾きで増加するため、ＩＭ３と基本波の交点を求めた場合、その点は、３次インターセプトポイント（以下「ＩＰ３」と称する）と称される。そして、その時の出力電力は、ＯＩＰ３と称され、そのときの入力電力が、ＩＩＰ３と称されるものである。
したがって、ＩＭ３が小さく、ＩＩＰ３の値が大きいほど、低歪みの回路となる。

例えば、送信時に、高度の低歪み特性が要求されるCelular-CDMAやPCS-CDMAなどの通信方式を適用した回路においては、ＩＩＰ３＝６８ｄＢｍ(typ.)という値が要求される。このような高ＩＩＰ３を達成する方策として、従来回路では、先に述べたように昇圧回路を搭載し、送信時に昇圧回路をＯＮとしてスイッチＦＥＴに高い切替電圧を供給することで低歪み特性を達成していた。
その一方、受信時には、昇圧回路をＯＦＦとすることで、電源電圧をスイッチＦＥＴの切替電圧として供給するようにしている。
図７に示された従来回路においては、アンテナ１３Ａとグランドの間に、挿入損失改善のための抵抗器３３Ａが設けられているが、これによってアンテナ１３Ａの基部における端子電圧が下がり、スイッチＦＥＴ（図示せず）の切替電圧は、さらに電源電圧よりも低くなるため、ＩＩＰ３は、送信時と比較して極端に悪化するが、受信時においては問題とはならない。
特開２００５−３５４２７９号公報（第４−７頁、図１−図３）

しかしながら、通信方式によっては、上述の昇圧回路がＯＦＦであっても、高いＩＩＰ３が要求される場合がある。例えば、国内用ＣＤＭＡ２０００と称される通信方式にあっては、ＩＩＰ３＝６０ｄＢｍ(typ.)と高い値が要求され、上述した従来回路の構成では、この要求を満たすことはできない。
かかる要求値は、昇圧回路を備えない半導体スイッチ回路において、スイッチＦＥＴの切替電圧を電源電圧と同一とすることで可能であるが、昇圧回路を備えないため、最初に述べたように、送信の際におけるスイッチＦＥＴの切替電圧を高くすることができなくなる。

一方、ＩＩＰ３は、先に説明した従来回路において昇圧回路をＯＮとした場合には、オーバースペックとなり、昇圧回路をＯＦＦさせた場合には、スイッチＦＥＴの切替電圧が電源電圧から極端に低下し、必要なＩＩＰ３の値を達成することができないという問題がある。

本発明は、上記実状に鑑みてなされたもので、昇圧回路がオフ状態であっても高い入力３次インターセプトポイント値（＝６０ｄＢｍ）を実現することのできる半導体スイッチ回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
高周波信号の伝送経路を切り替えるスイッチ回路と、ＯＮ／ＯＦＦ機能を有する昇圧回路と、外部からの制御に応じて前記スイッチ回路に接続されたアンテナ端子に所定電圧を供給するバイアス回路とを具備してなる半導体スイッチ回路であって、
前記昇圧回路及びバイアス回路は、外部から入力される昇圧ＯＮ／ＯＦＦ切替信号に応じて動作するよう構成されてなり、前記昇圧ＯＮ／ＯＦＦ切替信号が論理値Ｈｉｇｈに相当する状態である場合には、前記昇圧回路は動作状態とされて、電源電圧よりも高い電圧を前記スイッチ回路における経路切替の切替電圧として供給すると共に、前記バイアス回路は非動作状態とされる一方、前記昇圧ＯＮ／ＯＦＦ切替信号が論理値Ｌｏｗに相当する状態である場合には、前記昇圧回路は非動作状態とされると共に、前記バイアス回路は動作状態とされて、電源電圧に等しい電圧をバイアス抵抗器を介して前記スイッチ回路に接続されたアンテナ端子に供給するよう構成されてなり、
前記バイアス回路は、デプレッション型電界効果トランジスタを有し、当該デプレッション型電界効果トランジスタは、一端がアンテナ端子に接続されたバイアス抵抗器と、電源端子との間に直列接続されると共に、前記デプレッション型電界効果トランジスタと前記バイアス抵抗器との接続点とグランドとの間には、バイパスキャパシタが設けられる一方、
前記電源端子と前記デプレッション型電界効果トランジスタのゲートとの間には抵抗器が接続され、当該抵抗器と前記デプレッション型電界効果トランジスタのゲートとの接続点には、インバータの出力端子が接続され、当該インバータには、昇圧ＯＮ／ＯＦＦ切替信号が入力されるよう構成されてなるものである。
かかる構成において、前記アンテナ端子とグランドとの間に設けられた抵抗器とグランドとの間に、スイッチ素子を直列接続して設けても好適である。
さらに、前記昇圧ＯＮ／ＯＦＦ切替信号と、前記スイッチ回路に外部から入力されて、当該スイッチ回路の動作を制御する信号とは、それぞれ別個に設けられた端子を介して入力されると共に、前記昇圧ＯＮ／ＯＦＦ切替信号は、前記スイッチ回路へ入力される信号とは別個に前記昇圧回路の動作を制御するものであるとさらに好適である。

本発明によれば、昇圧回路がＯＮとされる際には、電源電圧よりも高い電圧をスイッチの切替電圧として供給する一方、昇圧回路がＯＦＦの際には、電源電圧と同じ電圧をスイッチの切替電圧として供給できるようにしたので、昇圧回路がＯＮとされる送信の際には、低歪みで高い入力３次インターセプトポイント（＝６８ｄＢｍ）を達成することができる一方、昇圧回路がＯＦＦとされる受信の際にあっても、昇圧回路のＯＦＦによる低消費電力化を図りつつ高い入力３次インターセプトポイント（＝６０ｄＢｍ）を達成することができる。
このため、本発明に係る半導体スイッチ回路は、ＩＩＰ３＝６８ｄＢｍ(typ.)という入力３次インターセプトポイントが要求される通信方式と、ＩＩＰ３＝６０ｄＢｍ(typ.)という入力３次インターセプトポイントが要求される通信方式のいずれにも用いることができ、部品の共用化が可能となり、より安価な装置の提供に寄与することができる。
さらに、昇圧ＯＮ／ＯＦＦ切替信号を入力するための端子を新たに設けることで、従来と異なり、送受信経路の選択と関係なく昇圧回路の動作の選択が可能となるので、より汎用性の高い半導体スイッチ回路を提供することができる。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、スイッチ回路２１と、昇圧回路（図１においては「BOOST」と表記）２２と、バイアス回路（図１においては「BIAS」と表記）２３とを主たる構成要素として構成されてなるものである。

スイッチ回路２１は、スイッチＦＥＴ（図示せず）と、スイッチ経路切替信号入力端子１５を介して印加されるスイッチ経路切替信号に応じてスイッチＦＥＴの動作を切り替えるデコーダ（図１においては「DEC」と表記）２４とを主たる構成要素として構成されたものとなっている。
かかるスイッチ回路２１は、例えば、ＳＰＤＴスイッチが構成されてなるもので、高周波入出力端子１１，１２を、選択的にアンテナ端子１３Ｂに接続できるよう動作するものとなっている。なお、アンテナ端子１３Ｂには、アンテナ１３が接続されるものとなっている。

また、スイッチ回路２１は、アンテナ端子１３Ｂとグランドとの間に、抵抗器３３とスイッチ素子３８が直列接続されて設けられており、スイッチ素子３８は、デコーダ２４によってオン・オフが制御されるようになっている。これによって、図示されないスイッチＦＥＴとしてデプレッション型電界効果トランジスタが用いられる場合において、その動作時に、スイッチ素子３８を介してアンテナ端子１３Ｂとグランドとの間に抵抗器３３が接続されるようにすることによって、スイッチＦＥＴの動作点を調整し、良好な挿入損失を得ることができるようになっている。なお、この抵抗器３３とスイッチ素子３８は、必ずしも必要なものではなく、なくても動作上、問題を生ずることはない。

昇圧回路２２は、昇圧ＯＮ／ＯＦＦ切替端子１６に外部から入力される昇圧ＯＮ／ＯＦＦ切替信号によって、その動作状態と非動作状態が制御されるようになっており、動作状態とされた場合には、電源電圧供給端子１４に印加される所定の電源電圧よりも高い電圧をスイッチ回路２１へ出力するようになっている。
この昇圧回路２２から出力された電圧は、デコーダ２４を介してスイッチＦＥＴの切替電圧として印加されることとなる。

なお、電源電圧供給端子１４とスイッチ回路２１との間には、昇圧回路２２から出力電圧が電源電圧供給端子１４を介して図示されない外部の電源へ印加されないようにするために、アノードが電源電圧供給端子１４に接続されたダイオード３７が設けられている。
バイアス回路２３は、昇圧回路２２がオフ、すなわち、非動作状態の場合に、アンテナ端子１３Ｂに電源電圧を印加するように構成されたものとなっている。

次に、より具体的な回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、スイッチ回路２１は、第１及び第２のスイッチ素子３１，３２を中心にＳＰＤＴスイッチが構成されたものとなっている。
この構成例においては、第１及び第２のスイッチ素子３１，３２は、デプレッション型電界効果トランジスタを用いたものとなっている。

以下、具体的に回路構成を説明すると、第１のスイッチ素子３１のドレイン（又はソース）は、第１のＤＣカットキャパシタ３４を介して高周波入出力端子１１に接続される一方、第２のスイッチ素子３２のドレイン（又はソース）は、第２のＤＣカットキャパシタ３５を介して高周波入出力端子１２に接続されている。
また、第１のスイッチ素子３１のソース（又はドレイン）と第２のスイッチ素子３２のソース（又はドレイン）は、相互に接続されて第３のＤＣカットキャパシタ３６を介してアンテナ端子１３Ｂに接続されている。
そして、第１及び第２のスイッチ素子３１，３２のソース（又はドレイン）と第３のＤＣカットキャパシタ３６との接続点とグランドとの間には、抵抗器３３と第３のスイッチ素子３８が直列接続されて設けられている。

さらに、第１のスイッチ素子３１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器４６が、第２のスイッチ素子３２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器４７が、それぞれ接続されている。
そして、第１のスイッチ素子３１のゲートは、第１のゲート抵抗器４８を介してデコーダ２４の第１の出力端子５２に、また、第２のスイッチ素子３２のゲートは、第２のゲート抵抗器４９を介してデコーダ２４の第２の出力端子５３に、それぞれ接続されている。

デコーダ２４には、先に説明したと同様に、電源電圧供給端子１４に印加される所定の電源電圧が、ダイオード３７を介して供給されると共に、スイッチ経路切替信号入力端子１５を介して印加されるスイッチ経路切替信号が入力され、さらに、昇圧ＯＮ／ＯＦＦ切替端子１６に外部から入力される昇圧ＯＮ／ＯＦＦ切替信号が入力されるようになっている。

バイアス回路２３は、バイアス回路用半導体素子４１と、インバータ４３とを主たる構成要素として構成されたものとなっており、この構成例においては、バイアス回路用半導体素子４１には、デプレション型電界効果トランジスタが用いられたものとなっている。
バイアス回路用半導体素子４１のソースは、ダイオード３７のアノードに接続されると共に、抵抗器４２を介してゲート及びインバータ４３の出力端子に接続されたものとなっている。
そして、インバータ４３には、昇圧ＯＮ／ＯＦＦ切替端子１６を介して昇圧ＯＮ／ＯＦＦ切替信号が入力されるようになっている。

一方、バイアス回路用半導体素子４１のドレインは、バイアス抵抗器４４を介してスイッチ回路２１の第１及び第２のスイッチ素子３１，３２のソース（又はドレイン）と第３のＤＣカットキャパシタ３６と抵抗器３３の相互の接続点５４に接続されると共に、ドレインとグランドとの間には、バイパスキャパシタ４５が接続されている。このバイパスキャパシタ４５は、アンテナ端子１３Ｂから高周波信号がバイアス回路２３へ混入し、バイアス回路２３の誤動作を防止するために設けられている。

昇圧回路２２は、昇圧ＯＮ／ＯＦＦ切替端子１６を介して外部から入力される昇圧ＯＮ／ＯＦＦ切替信号に応じて動作状態（ＯＮ）と非動作状態（ＯＦＦ）の切り替えが行われるようになっており、動作状態においては、電源電圧よりも高い所定の電圧が、ダイオード３７のカソード側に出力されてデコーダ２４に供給されるようになっている。そして、この電源電圧よりも高い所定の電圧は、後述するように、デコーダ２４を介して第１のスイッチ素子３１又は第２のスイッチ素子３２のゲートに印加されるようになっている。

次に、かかる構成における動作について説明する。
まず、高周波入出力端子１１とアンテナ端子１３Ｂが接続される一方、高周波入出力端子１２とアンテナ端子１３Ｂが遮断されるべく所定のスイッチ経路切替信号がスイッチ経路切替信号入力端子１５に印加されると共に、昇圧ＯＮ／ＯＦＦ切替端子１６には、論理値Ｈｉｇｈに相当する信号が印加されたとする。
この場合、昇圧回路２２は、動作状態となるため、ダイオード３７のカソードに接続された昇圧回路２２の出力端には、電源電圧供給端子１４に印加される所定の電源電圧よりも高い電圧Ｖ１が出力されることとなる。

そして、上述のスイッチ経路切替信号により、デコーダ２４の第１の出力端子５２には、Ｖ(H)≒Ｖ１が、第２の出力端子５３には、Ｖ(Ｌ)≒０が、それぞれ出力される。その結果、第１のスイッチ素子３１が導通状態となり、高周波入出力端子１１とアンテナ端子１３Ｂが接続される一方、第２のスイッチ素子３２は非導通状態となって、高周波入出力端子１２とアンテナ端子１３Ｂ間が遮断されることとなる。ここで、電源電圧供給端子１４に印加される所定の電源電圧をＶＤＤとすると、Ｖ１＞ＶＤＤとなる。

一方、この場合、バイアス回路２３において、バイアス回路用半導体素子４１のソースには、電源電圧ＶＤＤが印加されるが、昇圧ＯＮ／ＯＦＦ切替端子１６の昇圧ＯＮ／ＯＦＦ切替信号が論理値Ｈｉｇｈであるため、バイアス回路用半導体素子４１のゲートには、インバータ４３を介して論理値Ｌｏｗに相当する信号が印加されることとなる。その結果、バイアス回路用半導体素子４１は、非導通状態となり、そのドレインは論理値Ｌｏｗとなるため、バイアス抵抗器４４を介して、第１及び第２のスイッチ素子３１，３２のソース（又はドレイン）と第３のＤＣカットキャパシタ３６と抵抗器３３の相互の接続点５４に、ＶＤＤは供給されない。

次に、高周波入出力端子１１とアンテナ端子１３Ｂが遮断される一方、高周波入出力端子１２とアンテナ端子１３Ｂが接続されるべく所定のスイッチ経路切替信号がスイッチ経路切替信号入力端子１５に印加されると共に、昇圧ＯＮ／ＯＦＦ切替端子１６には、論理値Ｌｏｗに相当する信号が印加された場合について説明する。
この場合、第１のスイッチ素子３１のゲートには、上述の場合とは逆に、Ｖ(Ｌ)≒０が、第２のスイッチ素子３２のゲートには、Ｖ(H)≒ＶＤＤが、それぞれ印加されて、高周波入出力端子１１とアンテナ端子１３Ｂ間が遮断される一方、高周波入出力端子１２とアンテナ端子１３Ｂが接続されることとなる。

一方、昇圧回路２２は、ＯＦＦ状態となるが、バイアス回路２３においては、インバータ４３から論理値Ｈｉｇｈに相当する信号が出力され、バイアス回路用半導体素子４１のゲートに印加されるため、バイアス回路用半導体素子４１は導通状態となる。
その結果、バイアス回路用半導体素子４１のソース電位である電源電圧ＶＤＤがドレインに出力され、バイアス抵抗器４４を介して接続点５４に印加されることとなる。

かかる状態において、バイアス回路２３とスイッチ回路２１は、並列の関係であるため、第１及び第２のスイッチ素子３１，３２の切替電圧は、電源電圧と同じＶＤＤとなる。
そして、昇圧回路２２はＯＦＦ状態のため、その消費電流がＯＮ状態と比較して大幅に減少し、低消費電力化が実現されることとなる。

図３には、本発明の実施の形態における半導体スイッチ回路のスイッチ素子の切替電圧の変化を従来回路における切替電圧と共に説明する説明図が示されており、以下、同図について説明する。まず、図３において、横軸は、ゲート・ソース間電圧を、縦軸は、ドレイン・ソース間電流を、それぞれ示すものとなっている。
同図によれば、本発明の実施の形態におけるようなバイアス回路２３を有さない従来回路（図７参照）においては、昇圧回路２２ＡのＯＦＦ時にダイオード３７Ａを介して電源電圧が供給され、アンテナ１３Ａとグランドとの間に設けられた抵抗器３３Ａにより、スイッチＦＥＴと抵抗器３３Ａとアンテナ１３Ａとの接続点５４Ａの電圧は、電源電圧ＶＤＤよりも低くなるため、スイッチＦＥＴの切替電圧は電源電圧ＶＤＤよりも小さくなる（図３参照）。

これに対して、本発明の実施の形態における半導体スイッチ回路においては、昇圧回路２２がＯＦＦの場合、第１及び第２のスイッチ素子３１，３２の切替電圧は、ほぼ電源電圧ＶＤＤとなる。一方、昇圧回路２２がＯＮの場合には、第１及び第２のスイッチ素子３１，３２の切替電圧は、電源電圧ＶＤＤよりも高い昇圧回路２２の出力電圧Ｖ１となることが、図３によって確認することができる。

次に、図４には、本発明の実施の形態における半導体スイッチ回路及び従来回路の、昇圧回路がＯＮの場合におけるＩＭ３、ＩＩＰ３及び出力電力の特性例が、図５には、本発明の実施の形態における半導体スイッチ回路及び従来回路の、昇圧回路がＯＦＦの場合におけるＩＭ３、ＩＩＰ３及び出力電力の特性例が、それぞれ示されており、以下、順次、各図について説明する。

まず、図４及び図５において、横軸は、いずれも入力電力を、縦軸は、基本波の出力電力及びＩＭ３を、それぞれ示すものとなっている。また、図４及び図５において、本発明の実施の形態における半導体スイッチ回路の特性は実線により、従来回路の特性は点線により、それぞれ示されている。
最初に、図４においては、本発明の実施の形態における半導体スイッチ回路と従来回路の各々のＩＭ３と出力電力特性は同一であるため、従来回路の特性は、本発明の実施の形態における半導体スイッチ回路の特性を示す実線の特性線に重なったものとなっている。
そして、いずれの回路も、ＩＩＰ３は同一となっている。

これに対して、昇圧回路がＯＦＦの場合には、図５に示されたように、従来回路のＩＩＰ３が５０ｄＢｍであるのに対して、本発明の実施の形態における半導体スイッチ回路では、ＩＩＰ３＝６０ｄＢｍとなっており、歪み特性が確実に改善されたものであることが確認できる。

図６は、アンテナ端子１３Ｂとグランドとの間に、抵抗器３３とスイッチ素子３８が直列接続された場合の半導体スイッチ回路のスイッチ素子のゲート・ソース間電圧とドレイン・ソース間電流を示すもので、例えばバイアス抵抗器４４と抵抗器３３の値が挿入損失を優先させるために近い値に調整してあった場合、スイッチ素子３８により抵抗器３３とグランド間を切断しなければ昇圧回路２２がＯＦＦのときに接続点５４の電位は分圧されて電源電圧ＶＤＤ以下となる。この結果、半導体スイッチ回路のスイッチ素子３１，３２の切替電圧は小さくなりＩＩＰ３は低下する。しかし、スイッチ素子３８をＯＦＦとした場合、接続点５４の電位はＶＤＤとなり、ＩＩＰ３を高くすることができる。また、スイッチ素子３８をＯＦＦすることでグランドへ流れ込む電流を削減することができ、消費電流が低減される。

また、本発明の実施の形態における半導体スイッチ回路は、１つのアンテナ１３に対して、送受信それぞれ可能な２経路のＳＰＤＴスイッチが構成されたスイッチ回路２１としたが、このような構成に限定される必要はなく、複数のアンテナや送受信経路に接続された複数の経路を有するスイッチ回路とし、かかるスイッチ回路を複数のＦＥＴを用いて構成されたものとしても、同様に本発明を適用することができるものである。

本発明の実施の形態における半導体スイッチ回路の基本構成例を示す構成図である。 図１に示された構成におけるスイッチ回路及びバイアス回路の具体回路構成例を示した回路図である。 本発明の実施の形態における半導体スイッチ回路のスイッチ素子の切替電圧の変化を従来回路における切替電圧と共に説明する説明図である。 昇圧回路がＯＮの場合における半導体スイッチ回路及び従来回路の挿入損失の特性例を示す特性線図である。 昇圧回路がＯＦＦの場合における半導体スイッチ回路及び従来回路の挿入損失の特性例を示す特性線図である。 本発明の実施の形態における半導体スイッチ回路のスイッチ素子の切替電圧の変化を抵抗器用スイッチ素子のＯＮ−ＯＦＦ時について説明する説明図である。 従来回路の構成例を示す構成図である。

符号の説明

１１、１２…高周波入出力端子
１１Ａ…送信回路接続端子
１２Ａ…受信回路接続端子
１３…アンテナ
１３Ｂ…アンテナ端子
１４…電源電圧供給端子
１５…スイッチ経路切替信号端子
１６…昇圧ＯＮ／ＯＦＦ切替端子
２１…スイッチ回路
２２…昇圧回路
２３…バイアス回路
２４…デコーダ

Claims (3)

1. 高周波信号の伝送経路を切り替えるスイッチ回路と、ＯＮ／ＯＦＦ機能を有する昇圧回路と、外部からの制御に応じて前記スイッチ回路に接続されたアンテナ端子に所定電圧を供給するバイアス回路とを具備してなる半導体スイッチ回路であって、
   前記昇圧回路及びバイアス回路は、外部から入力される昇圧ＯＮ／ＯＦＦ切替信号に応じて動作するよう構成されてなり、前記昇圧ＯＮ／ＯＦＦ切替信号が論理値Ｈｉｇｈに相当する状態である場合には、前記昇圧回路は動作状態とされて、電源電圧よりも高い電圧を前記スイッチ回路における経路切替の切替電圧として供給すると共に、前記バイアス回路は非動作状態とされる一方、前記昇圧ＯＮ／ＯＦＦ切替信号が論理値Ｌｏｗに相当する状態である場合には、前記昇圧回路は非動作状態とされると共に、前記バイアス回路は動作状態とされて、電源電圧に等しい電圧をバイアス抵抗器を介して前記スイッチ回路に接続されたアンテナ端子に供給するよう構成されてなり、
   前記バイアス回路は、デプレッション型電界効果トランジスタを有し、当該デプレッション型電界効果トランジスタは、一端がアンテナ端子に接続されたバイアス抵抗器と、電源端子との間に直列接続されると共に、前記デプレッション型電界効果トランジスタと前記バイアス抵抗器との接続点とグランドとの間には、バイパスキャパシタが設けられる一方、
   前記電源端子と前記デプレッション型電界効果トランジスタのゲートとの間には抵抗器が接続され、当該抵抗器と前記デプレッション型電界効果トランジスタのゲートとの接続点には、インバータの出力端子が接続され、当該インバータには、昇圧ＯＮ／ＯＦＦ切替信号が入力されるよう構成されてなることを特徴とする半導体スイッチ回路。
2. 前記アンテナ端子とグランドとの間に設けられた抵抗器とグランドとの間に、スイッチ素子が直列接続されて設けられてなることを特徴とする請求項１記載の半導体スイッチ回路。
3. 前記昇圧ＯＮ／ＯＦＦ切替信号と、前記スイッチ回路に外部から入力されて、当該スイッチ回路の動作を制御する信号とは、それぞれ別個に設けられた端子を介して入力されると共に、前記昇圧ＯＮ／ＯＦＦ切替信号は、前記スイッチ回路へ入力される信号とは別個に前記昇圧回路の動作を制御するものであることを特徴とする請求項１又は２記載の半導体スイッチ回路。

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