JP3473790B2 - 信号切換え装置及び複合信号切換え装置 - Google Patents
信号切換え装置及び複合信号切換え装置Info
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Description
【０００１】
【目次】以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図６）
発明が解決しようとする課題
課題を解決するための手段（図１、図３〜図５）
作用（図２）
実施例（図１〜図５）
（１）第１の実施例
（２）第２の実施例
（３）第３の実施例
（４）他の実施例
発明の効果
【０００２】
【産業上の利用分野】本発明は信号切換え装置及び復号
信号切換え装置に関し、例えば、高周波信号のアンテナ
端末を送信側と受信側に切り換えるアンテナスイツチに
適用して好適なものである。
信号切換え装置に関し、例えば、高周波信号のアンテナ
端末を送信側と受信側に切り換えるアンテナスイツチに
適用して好適なものである。
【０００３】
【従来の技術】現在、自動車電話及び携帯電話等の移動
体通信ビジネスは大きく発展してきている。しかし、都
市部においては、通信回線の不足が深刻になつてきてお
り、各国で様々な移動体通信システムが立ち上がろうと
している。これらの通信システムの多くは、現在の移動
体通信システムより高周波側の準マイクロ波帯を使用し
ている。
体通信ビジネスは大きく発展してきている。しかし、都
市部においては、通信回線の不足が深刻になつてきてお
り、各国で様々な移動体通信システムが立ち上がろうと
している。これらの通信システムの多くは、現在の移動
体通信システムより高周波側の準マイクロ波帯を使用し
ている。
【０００４】これらの通信システムにおける携帯端末に
おいては、半導体の電界効果型トランジスタ（ＦＥＴ）
を使用して、準マイクロ波信号を処理する場合が多い、
特に準マイクロ波帯を使用していることと、端末が携帯
性を重視するために小型、低電圧駆動、低消費電力が実
現できるガリウム砒素のＦＥＴを用いたマイクロ波半導
体装置（ＭＭＩＣ）の開発が重要となつてきている。こ
れらのマイクロ波信号処理デバイスの中で携帯端末内で
高周波信号を切換える高周波スイツチが重要なキーデバ
イスの一つとなつてきている。
おいては、半導体の電界効果型トランジスタ（ＦＥＴ）
を使用して、準マイクロ波信号を処理する場合が多い、
特に準マイクロ波帯を使用していることと、端末が携帯
性を重視するために小型、低電圧駆動、低消費電力が実
現できるガリウム砒素のＦＥＴを用いたマイクロ波半導
体装置（ＭＭＩＣ）の開発が重要となつてきている。こ
れらのマイクロ波信号処理デバイスの中で携帯端末内で
高周波信号を切換える高周波スイツチが重要なキーデバ
イスの一つとなつてきている。
【０００５】移動体通信の携帯端末で用いるスイツチで
特に、アンテナ端子を携帯端末の送信端子と受信端子に
切換えるアンテナスイツチにおいては、以下の様なこと
が要求される。ＦＥＴを用いたスイツチの消費電力は、
本質的には非常に小さいが、送信端子とアンテナ間の挿
入損失が、携帯端末全体の消費電力に大きく影響するた
め、スイツチの挿入損失は極力小さく抑えることが望ま
しい。また送信マイクロ波電力はかなり大きい場合があ
るので、例えば（ＰＤＣ(personal digital cellular)
では１〔Ｗ〕程度）、大電力入力時のアンテナスイツチ
の透過特性の線型性、即ち、低歪化が非常に重要であ
る。
特に、アンテナ端子を携帯端末の送信端子と受信端子に
切換えるアンテナスイツチにおいては、以下の様なこと
が要求される。ＦＥＴを用いたスイツチの消費電力は、
本質的には非常に小さいが、送信端子とアンテナ間の挿
入損失が、携帯端末全体の消費電力に大きく影響するた
め、スイツチの挿入損失は極力小さく抑えることが望ま
しい。また送信マイクロ波電力はかなり大きい場合があ
るので、例えば（ＰＤＣ(personal digital cellular)
では１〔Ｗ〕程度）、大電力入力時のアンテナスイツチ
の透過特性の線型性、即ち、低歪化が非常に重要であ
る。
【０００６】以上のように低挿入損失化、低歪化しさら
に、携帯端末であるために、小型化及び低電圧駆動化す
ることが移動体通信の携帯端末で用いるスイツチにとつ
て非常に重要な開発ポイントとなることが分かる。
に、携帯端末であるために、小型化及び低電圧駆動化す
ることが移動体通信の携帯端末で用いるスイツチにとつ
て非常に重要な開発ポイントとなることが分かる。
【０００７】図６に従来アンテナスイツチに用いられて
いるＦＥＴスイツチ回路を示す。例えば、ＭＭＩＣのＦ
ＥＴスイツチ回路１としてはガリウム砒素化合物を用い
た接合型のＦＥＴ２が用いられる。ＦＥＴ２ではソース
Ｓ、ドレインＤにそれぞれ送信側又は受信側となる入出
力端子３及び４を設ける。ＦＥＴ２のソースＳ、ドレイ
ンＤに対しては制御端子５よりそれぞれ抵抗Ｒ１及びＲ
２を介してバイアス電圧がかけられる。また抵抗Ｒ３を
介してゲートＧに接続される制御端子６によりゲート電
圧が制御される。
いるＦＥＴスイツチ回路を示す。例えば、ＭＭＩＣのＦ
ＥＴスイツチ回路１としてはガリウム砒素化合物を用い
た接合型のＦＥＴ２が用いられる。ＦＥＴ２ではソース
Ｓ、ドレインＤにそれぞれ送信側又は受信側となる入出
力端子３及び４を設ける。ＦＥＴ２のソースＳ、ドレイ
ンＤに対しては制御端子５よりそれぞれ抵抗Ｒ１及びＲ
２を介してバイアス電圧がかけられる。また抵抗Ｒ３を
介してゲートＧに接続される制御端子６によりゲート電
圧が制御される。
【０００８】
【発明が解決しようとする課題】ところで、ＦＥＴを用
いたスイツチの歪みには２種類のものがあり、一つは電
流制限による歪みである。これはＦＥＴがオン状態のと
き、高周波信号がＦＥＴのドレインＤとソースＳ間を通
過するときに高周波信号電流の最大振幅がＦＥＴのオン
状態の飽和電流よりも大きいときには、高周波信号が全
て通過できないため、歪みが発生する。
いたスイツチの歪みには２種類のものがあり、一つは電
流制限による歪みである。これはＦＥＴがオン状態のと
き、高周波信号がＦＥＴのドレインＤとソースＳ間を通
過するときに高周波信号電流の最大振幅がＦＥＴのオン
状態の飽和電流よりも大きいときには、高周波信号が全
て通過できないため、歪みが発生する。
【０００９】二つ目はＦＥＴがオフ状態のとき、高周波
信号電圧がドレインＤ、ソースＳ間に印加され結果とし
てゲートＧの最大電圧振幅がＦＥＴのピンチオフ電圧ま
たはブレークダウン電圧を越えた場合、リーク電力が発
生して歪みが発生するという問題があつた。実際、移動
体通信の携帯端末に使用する場合は低電圧駆動であるた
め歪みが問題となるのは入力信号によりゲート電圧がピ
ンチオフ電圧を越える場合である。
信号電圧がドレインＤ、ソースＳ間に印加され結果とし
てゲートＧの最大電圧振幅がＦＥＴのピンチオフ電圧ま
たはブレークダウン電圧を越えた場合、リーク電力が発
生して歪みが発生するという問題があつた。実際、移動
体通信の携帯端末に使用する場合は低電圧駆動であるた
め歪みが問題となるのは入力信号によりゲート電圧がピ
ンチオフ電圧を越える場合である。
【００１０】そこで従来例えば、文献１(P.Bemkopf,M.S
chindler,A.Bertrand,"A HIGH POWER K/Ka-BAND MONOLI
THIC T/ R SWITCH",IEEE Microwave and Millimeter-Wa
ve Monolithic Circuits Symposium Digest,1991,pp.15
-18)では信号経路に対してシヤントの部分にＦＥＴを２
段直列に接続することにより、スイツチの低歪化をはか
つている。しかしこのように、ＦＥＴを多段接続するこ
とにより、スイツチの低歪化を計つた場合、ＦＥＴの数
が増加することによるデバイスサイズの増加や、ＦＥＴ
部分の損失の増加による特性の悪化等の弊害が生じる。
またこの例では、制御電圧は０／−１０〔Ｖ〕であり、
移動体通信の携帯端末への使用を考えた場合、低電圧駆
動とは言い難い。
chindler,A.Bertrand,"A HIGH POWER K/Ka-BAND MONOLI
THIC T/ R SWITCH",IEEE Microwave and Millimeter-Wa
ve Monolithic Circuits Symposium Digest,1991,pp.15
-18)では信号経路に対してシヤントの部分にＦＥＴを２
段直列に接続することにより、スイツチの低歪化をはか
つている。しかしこのように、ＦＥＴを多段接続するこ
とにより、スイツチの低歪化を計つた場合、ＦＥＴの数
が増加することによるデバイスサイズの増加や、ＦＥＴ
部分の損失の増加による特性の悪化等の弊害が生じる。
またこの例では、制御電圧は０／−１０〔Ｖ〕であり、
移動体通信の携帯端末への使用を考えた場合、低電圧駆
動とは言い難い。
【００１１】また文献２(M.J.Schindler,T.E.Kazior,"A
High Power 2-18 GHz T/R Switch",1990 IEEE MTT-S D
igest,pp.453-456）では、ＦＥＴを多段接続する代わり
に、デユアルゲートＦＥＴを使用することにより、低歪
化を図つている。この場合、デバイスサイズ、ＦＥＴ部
分の損失の点で文献１の例より有利であるが、ＦＥＴを
２段並べた場合に比べ、線型性は劣り、シングルゲート
ＦＥＴに比べ挿入損失も増加する。さらにこの例でも制
御電圧が０／−１４、−１０、−７〔Ｖ〕であり、移動
体通信の携帯端末への使用を考えた場合、低電圧駆動と
は言い難い。
High Power 2-18 GHz T/R Switch",1990 IEEE MTT-S D
igest,pp.453-456）では、ＦＥＴを多段接続する代わり
に、デユアルゲートＦＥＴを使用することにより、低歪
化を図つている。この場合、デバイスサイズ、ＦＥＴ部
分の損失の点で文献１の例より有利であるが、ＦＥＴを
２段並べた場合に比べ、線型性は劣り、シングルゲート
ＦＥＴに比べ挿入損失も増加する。さらにこの例でも制
御電圧が０／−１４、−１０、−７〔Ｖ〕であり、移動
体通信の携帯端末への使用を考えた場合、低電圧駆動と
は言い難い。
【００１２】また文献３(McGrath,C.Varmazis,CKermrre
c,Rpratt,"Novel High PerformanceSPDT Power Switche
s",1991 IEEE MTT-S Digest,pp.839-842)では文献２の
例よりさらにゲート数を増したトリプルゲートＦＥＴを
使用して、低損失化（Ｌ帯で0.4 〔dB〕）と大電力入力
時の低歪化（制御電圧−５〔Ｖ〕でＰ１dB（１dB compr
ession point）が３〔Ｗ〕）を両立している。この場合
も制御電圧が−５〔Ｖ〕であり、最近の携帯端末用デバ
イスの制御電圧の低電圧化の傾向である例えば、３
〔Ｖ〕程度と比べた場合、低電圧駆動とは言い難い。
c,Rpratt,"Novel High PerformanceSPDT Power Switche
s",1991 IEEE MTT-S Digest,pp.839-842)では文献２の
例よりさらにゲート数を増したトリプルゲートＦＥＴを
使用して、低損失化（Ｌ帯で0.4 〔dB〕）と大電力入力
時の低歪化（制御電圧−５〔Ｖ〕でＰ１dB（１dB compr
ession point）が３〔Ｗ〕）を両立している。この場合
も制御電圧が−５〔Ｖ〕であり、最近の携帯端末用デバ
イスの制御電圧の低電圧化の傾向である例えば、３
〔Ｖ〕程度と比べた場合、低電圧駆動とは言い難い。
【００１３】文献４（宮辻和朗、他「ＧａＡｓ高出力Ｒ
ＦＳＰＤＴスイツチＩＣ」１９９４年電子情報通信学会
春期大会 ２−６２４）では強誘電体キヤパシタを用い
たフイードフオワードバイアス回路により、低挿入損失
化（１〔ＧＨｚ〕で0.8 〔dB〕）と低歪化（制御電圧４
〔Ｖ〕でＰ１〔dB〕が37〔dBｍ〕）、さらに小型化（基
板サイズが0.9 〔mm〕×1.05〔mm〕）を実現している。
しかし、制御電圧３〔Ｖ〕ではＰ１dBは30〔dBｍ〕ある
ので、一般的な携帯電話の取扱電力である１〔Ｗ〕程度
を扱うのは難しく、従つて低電圧駆動で低歪化という点
で未だ問題がある。またフイードフオワードバイアス回
路は、バイアス経路に対して分岐の位置のＦＥＴのみに
用いられており、直列接続の位置のＦＥＴでは用いられ
ていないため、実際の携帯端末内での使用に当たつては
歪み発生の問題がある。
ＦＳＰＤＴスイツチＩＣ」１９９４年電子情報通信学会
春期大会 ２−６２４）では強誘電体キヤパシタを用い
たフイードフオワードバイアス回路により、低挿入損失
化（１〔ＧＨｚ〕で0.8 〔dB〕）と低歪化（制御電圧４
〔Ｖ〕でＰ１〔dB〕が37〔dBｍ〕）、さらに小型化（基
板サイズが0.9 〔mm〕×1.05〔mm〕）を実現している。
しかし、制御電圧３〔Ｖ〕ではＰ１dBは30〔dBｍ〕ある
ので、一般的な携帯電話の取扱電力である１〔Ｗ〕程度
を扱うのは難しく、従つて低電圧駆動で低歪化という点
で未だ問題がある。またフイードフオワードバイアス回
路は、バイアス経路に対して分岐の位置のＦＥＴのみに
用いられており、直列接続の位置のＦＥＴでは用いられ
ていないため、実際の携帯端末内での使用に当たつては
歪み発生の問題がある。
【００１４】上述した文献１〜４に見られるように、低
電圧駆動化、小型化、低挿入損失化、低歪化の様々な工
夫がなされているが、低電圧駆動で低歪という点ではど
の例を見ても実現されていない。ここで問題となるの
は、ＦＥＴをオン、オフにスイツチング動作させる場
合、オン時にはＦＥＴのオン抵抗を十分に小さくするた
めにゲート電圧をＦＥＴのピンチオフ電圧に対してある
程度高く設定せねばならず、逆にオフ時にはＦＥＴを完
全にピンチオフ状態にするためにゲート電圧をＦＥＴの
ピンチオフ電圧に対して、入力電力に応じた電力分低く
設定せねばならないことである。すなわち、入力電力１
〔Ｗ〕程度で３〔Ｖ〕駆動という条件では、ＦＥＴ単体
として低歪化と低挿入損失すなわち、オフ状態のときに
完全にピンチオフ状態で、オン状態のときにオン抵抗が
小さいという２つの要求を同時に実現することが本質的
に困難であるためである。以上の様に、移動体通信携帯
端末に適した小型で低電力駆動、低挿入損失及び低歪を
全て満足したアンテナスイツチの実現は現在までのとこ
ろ実現されていない。
電圧駆動化、小型化、低挿入損失化、低歪化の様々な工
夫がなされているが、低電圧駆動で低歪という点ではど
の例を見ても実現されていない。ここで問題となるの
は、ＦＥＴをオン、オフにスイツチング動作させる場
合、オン時にはＦＥＴのオン抵抗を十分に小さくするた
めにゲート電圧をＦＥＴのピンチオフ電圧に対してある
程度高く設定せねばならず、逆にオフ時にはＦＥＴを完
全にピンチオフ状態にするためにゲート電圧をＦＥＴの
ピンチオフ電圧に対して、入力電力に応じた電力分低く
設定せねばならないことである。すなわち、入力電力１
〔Ｗ〕程度で３〔Ｖ〕駆動という条件では、ＦＥＴ単体
として低歪化と低挿入損失すなわち、オフ状態のときに
完全にピンチオフ状態で、オン状態のときにオン抵抗が
小さいという２つの要求を同時に実現することが本質的
に困難であるためである。以上の様に、移動体通信携帯
端末に適した小型で低電力駆動、低挿入損失及び低歪を
全て満足したアンテナスイツチの実現は現在までのとこ
ろ実現されていない。
【００１５】本発明は以上の点を考慮してなされたもの
で、低電圧駆動で低挿入損失及び大電力時の低歪化が実
現できる信号切換え装置及び複合信号切換え装置を実現
しようとするものである。
で、低電圧駆動で低挿入損失及び大電力時の低歪化が実
現できる信号切換え装置及び複合信号切換え装置を実現
しようとするものである。
【００１６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ソース（Ｓ）とドレイン（Ｄ）間
のチヤネル部を信号の経路とする電界効果型トランジス
タ（２）と、高インピーダンス素子（Ｒ４、Ｒ１０）を
間に介して電界効果型トランジスタ（２）のゲート
（Ｇ）端子に接続され、第１の制御電圧（Ｖ１）又は当
該第１の制御電圧（Ｖ１）に比して低く設定された第２
の制御電圧（Ｖ２）が交互に印加される第１の制御端子
（１１、３１）と、電界効果型トランジスタ（２）のソ
ース（Ｓ）及びドレイン（Ｄ）に、少なくとも何れか一
方に対しては高インピーダンス素子（Ｒ６、Ｒ７、Ｒ１
１、Ｒ１２）を間に介して接続され、第３の制御電圧
（Ｖ３）又は当該第３の制御電圧（Ｖ３）に比して高く
設定された第４の制御電圧（Ｖ４）が交互に印加される
第２の制御端子（１２、３２）とを備え、電界効果型ト
ランジスタ（２）をオン状態に設定するときは、第１の
制御端子（１１、３１）に対して第１の制御電圧（Ｖ
１）を印加すると共に第２の制御端子（１２、３２）に
対しては第３の制御電圧（Ｖ３）を印加し、オフ状態に
設定するときには第１の制御端子（１１、３１）に対し
て第２の制御電圧（Ｖ２）を印加すると共に第２の制御
端子（１２、３２）に対しては第４の制御電圧（Ｖ４）
を印加するようにした。
め本発明においては、ソース（Ｓ）とドレイン（Ｄ）間
のチヤネル部を信号の経路とする電界効果型トランジス
タ（２）と、高インピーダンス素子（Ｒ４、Ｒ１０）を
間に介して電界効果型トランジスタ（２）のゲート
（Ｇ）端子に接続され、第１の制御電圧（Ｖ１）又は当
該第１の制御電圧（Ｖ１）に比して低く設定された第２
の制御電圧（Ｖ２）が交互に印加される第１の制御端子
（１１、３１）と、電界効果型トランジスタ（２）のソ
ース（Ｓ）及びドレイン（Ｄ）に、少なくとも何れか一
方に対しては高インピーダンス素子（Ｒ６、Ｒ７、Ｒ１
１、Ｒ１２）を間に介して接続され、第３の制御電圧
（Ｖ３）又は当該第３の制御電圧（Ｖ３）に比して高く
設定された第４の制御電圧（Ｖ４）が交互に印加される
第２の制御端子（１２、３２）とを備え、電界効果型ト
ランジスタ（２）をオン状態に設定するときは、第１の
制御端子（１１、３１）に対して第１の制御電圧（Ｖ
１）を印加すると共に第２の制御端子（１２、３２）に
対しては第３の制御電圧（Ｖ３）を印加し、オフ状態に
設定するときには第１の制御端子（１１、３１）に対し
て第２の制御電圧（Ｖ２）を印加すると共に第２の制御
端子（１２、３２）に対しては第４の制御電圧（Ｖ４）
を印加するようにした。
【００１７】また本発明においては、入出力端子（４
１、４２、４３、５１、５２、５３、５４）間に設置さ
れた信号切換え手段（４４、４５、４６、４７、５５、
５６、５７、５８、５９、６０、６１、６２）を複数有
し、３つ以上の複数の入出力端子（４１、４２、４３、
５１、５２、５３、５４）間の接続を切り換える複合信
号切換え装置において、信号切換え手段（４４、４５、
４６、４７、５５、５６、５７、５８、５９、６０、６
１、６２）は、ソース（Ｓ）とドレイン（Ｄ）間のチヤ
ネル部を信号の経路とする電界効果型トランジスタ
（２）と、高インピーダンス素子（Ｒ４、Ｒ１０）を間
に介して電界効果型トランジスタ（２）のゲート（Ｇ）
端子に接続され、第１の制御電圧（Ｖ１）又は当該第１
の制御電圧（Ｖ１）に比して低く設定された第２の制御
電圧（Ｖ２）が交互に印加される第１の制御端子（１
１、３１）と、電界効果型トランジスタ（２）のソース
（Ｓ）及びドレイン（Ｄ）に、少なくとも何れか一方に
対しては高インピーダンス素子（Ｒ６、Ｒ７、Ｒ１１、
Ｒ１２）を間に介して接続され、第３の制御電圧（Ｖ
３）又は当該第３の制御電圧（Ｖ３）に比して高く設定
された第４の制御電圧（Ｖ４）が交互に印加される第２
の制御端子（１２、３２）とを備え、電界効果型トラン
ジスタ（２）をオン状態に設定するときは、第１の制御
端子（１１、３１）に対して第１の制御電圧（Ｖ１）を
印加すると共に第２の制御端子（１２、３２）に対して
は第３の制御電圧（Ｖ３）を印加し、オフ状態に設定す
るときには第１の制御端子（１１、３１）に対して第２
の制御電圧（Ｖ２）を印加すると共に第２の制御端子
（１２、３２）に対しては第４の制御電圧（Ｖ４）を印
加するようにした。
１、４２、４３、５１、５２、５３、５４）間に設置さ
れた信号切換え手段（４４、４５、４６、４７、５５、
５６、５７、５８、５９、６０、６１、６２）を複数有
し、３つ以上の複数の入出力端子（４１、４２、４３、
５１、５２、５３、５４）間の接続を切り換える複合信
号切換え装置において、信号切換え手段（４４、４５、
４６、４７、５５、５６、５７、５８、５９、６０、６
１、６２）は、ソース（Ｓ）とドレイン（Ｄ）間のチヤ
ネル部を信号の経路とする電界効果型トランジスタ
（２）と、高インピーダンス素子（Ｒ４、Ｒ１０）を間
に介して電界効果型トランジスタ（２）のゲート（Ｇ）
端子に接続され、第１の制御電圧（Ｖ１）又は当該第１
の制御電圧（Ｖ１）に比して低く設定された第２の制御
電圧（Ｖ２）が交互に印加される第１の制御端子（１
１、３１）と、電界効果型トランジスタ（２）のソース
（Ｓ）及びドレイン（Ｄ）に、少なくとも何れか一方に
対しては高インピーダンス素子（Ｒ６、Ｒ７、Ｒ１１、
Ｒ１２）を間に介して接続され、第３の制御電圧（Ｖ
３）又は当該第３の制御電圧（Ｖ３）に比して高く設定
された第４の制御電圧（Ｖ４）が交互に印加される第２
の制御端子（１２、３２）とを備え、電界効果型トラン
ジスタ（２）をオン状態に設定するときは、第１の制御
端子（１１、３１）に対して第１の制御電圧（Ｖ１）を
印加すると共に第２の制御端子（１２、３２）に対して
は第３の制御電圧（Ｖ３）を印加し、オフ状態に設定す
るときには第１の制御端子（１１、３１）に対して第２
の制御電圧（Ｖ２）を印加すると共に第２の制御端子
（１２、３２）に対しては第４の制御電圧（Ｖ４）を印
加するようにした。
【００１８】
【作用】電界効果型トランジスタ（２）をオン状態に設
定するときは、第１の制御端子（１１、３１）に対して
第１の制御電圧（Ｖ１）を印加すると共に第２の制御端
子（１２、３２）に対しては第３の制御電圧（Ｖ３）を
印加し、オフ状態に設定するときには第１の制御端子
（１１、３１）に対して第２の制御電圧（Ｖ２）を印加
すると共に第２の制御端子（１２、３２）に対しては第
４の制御電圧（Ｖ４）を印加することにより、オン状態
のときとオフ状態のときとの電界効果型トランジスタ
（２）の相対的なゲートバイアスを、オフ状態のときに
はピンチオフ電圧（Ｖｐ）に対して十分に低く設定し、
オン状態のときにはピンチオフ電圧（Ｖｐ）に対して十
分に高く設定して低電圧駆動で低歪及び低挿入損失な信
号切換え装置（１０、３０）を実現することができる。
定するときは、第１の制御端子（１１、３１）に対して
第１の制御電圧（Ｖ１）を印加すると共に第２の制御端
子（１２、３２）に対しては第３の制御電圧（Ｖ３）を
印加し、オフ状態に設定するときには第１の制御端子
（１１、３１）に対して第２の制御電圧（Ｖ２）を印加
すると共に第２の制御端子（１２、３２）に対しては第
４の制御電圧（Ｖ４）を印加することにより、オン状態
のときとオフ状態のときとの電界効果型トランジスタ
（２）の相対的なゲートバイアスを、オフ状態のときに
はピンチオフ電圧（Ｖｐ）に対して十分に低く設定し、
オン状態のときにはピンチオフ電圧（Ｖｐ）に対して十
分に高く設定して低電圧駆動で低歪及び低挿入損失な信
号切換え装置（１０、３０）を実現することができる。
【００１９】また本発明においては、入出力端子（４
１、４２、４３、５１、５２、５３、５４）間に設置さ
れた信号切換え手段（４４、４５、４６、５５、５６、
５７、５８、５９、６０、６１、６２）を切換え操作し
て入出力端子（４１、４２、４３、５１、５２、５３、
５４）間の接続を切り換えることにより、低電圧駆動で
低歪及び低挿入損失な複合信号切換え装置（４０、５
０）を実現することができる。
１、４２、４３、５１、５２、５３、５４）間に設置さ
れた信号切換え手段（４４、４５、４６、５５、５６、
５７、５８、５９、６０、６１、６２）を切換え操作し
て入出力端子（４１、４２、４３、５１、５２、５３、
５４）間の接続を切り換えることにより、低電圧駆動で
低歪及び低挿入損失な複合信号切換え装置（４０、５
０）を実現することができる。
【００２０】
【実施例】以下図面について、本発明の実施例を詳述す
る。
る。
【００２１】（１）第１の実施例
図６との対応部分に同符号を付した図１において、１０
は本発明によるＦＥＴスイツチ回路の全体構成を示し、
ＦＥＴ２のソースＳ、ドレインＤにはそれぞれＲＦ信号
の入出力端子３及び４が設置されている。ＦＥＴ２は制
御端子１１及び１２から与えられる制御電圧によりそれ
ぞれ、ゲート電圧及びソース、ドレイン間の電圧を制御
することによつて入出力端子３及び４間のＲＦ信号のオ
ンオフを切換える。
は本発明によるＦＥＴスイツチ回路の全体構成を示し、
ＦＥＴ２のソースＳ、ドレインＤにはそれぞれＲＦ信号
の入出力端子３及び４が設置されている。ＦＥＴ２は制
御端子１１及び１２から与えられる制御電圧によりそれ
ぞれ、ゲート電圧及びソース、ドレイン間の電圧を制御
することによつて入出力端子３及び４間のＲＦ信号のオ
ンオフを切換える。
【００２２】ＦＥＴ２のゲート電圧を制御する制御端子
１１は、ゲートＧとの間に高インピーダンスの抵抗Ｒ４
を介して接続されると共に、抵抗Ｒ４との接続点Ａで制
御端子１２の方向を順方向とするダイオード１３の一方
の端子と接続される。ダイオード１３は他端を接続点Ｂ
において、一端を制御端子１２に接続した抵抗Ｒ５の他
端に接続される。一方、ソースＳ、ドレインＤに対して
バイアス電圧を与える制御端子１２は、抵抗Ｒ５を介し
て接続点Ｂに接続し、接続点Ｂを共通接点として、ＦＥ
Ｔ２の入出力端子３及び入出力端子４にそれぞれ高イン
ピーダンスの抵抗Ｒ６及びＲ７を介して接続される。
１１は、ゲートＧとの間に高インピーダンスの抵抗Ｒ４
を介して接続されると共に、抵抗Ｒ４との接続点Ａで制
御端子１２の方向を順方向とするダイオード１３の一方
の端子と接続される。ダイオード１３は他端を接続点Ｂ
において、一端を制御端子１２に接続した抵抗Ｒ５の他
端に接続される。一方、ソースＳ、ドレインＤに対して
バイアス電圧を与える制御端子１２は、抵抗Ｒ５を介し
て接続点Ｂに接続し、接続点Ｂを共通接点として、ＦＥ
Ｔ２の入出力端子３及び入出力端子４にそれぞれ高イン
ピーダンスの抵抗Ｒ６及びＲ７を介して接続される。
【００２３】ダイオード１３は順方向バイアス時にはガ
リウム砒素のビルトイン電圧の約1.2 〔Ｖ〕の電圧降下
が発生し、抵抗Ｒ５の抵抗値に比べて十分に小さなイン
ピーダンスを示す。さらに逆方向バイアス時には抵抗Ｒ
５に比べて十分に大きなインピーダンスを示す。ここで
制御端子１２と入出力端子３及び４間に接続される抵抗
Ｒ６及びＲ７はＲＦ信号が透過できないように十分に高
インピーダンスのものを用いる。またダイオード１３は
ガリウム砒素のｐｎ接合を利用したものを用い、ＦＥＴ
２も同様にガリウム砒素半導体の接合型ＦＥＴを用い
る。
リウム砒素のビルトイン電圧の約1.2 〔Ｖ〕の電圧降下
が発生し、抵抗Ｒ５の抵抗値に比べて十分に小さなイン
ピーダンスを示す。さらに逆方向バイアス時には抵抗Ｒ
５に比べて十分に大きなインピーダンスを示す。ここで
制御端子１２と入出力端子３及び４間に接続される抵抗
Ｒ６及びＲ７はＲＦ信号が透過できないように十分に高
インピーダンスのものを用いる。またダイオード１３は
ガリウム砒素のｐｎ接合を利用したものを用い、ＦＥＴ
２も同様にガリウム砒素半導体の接合型ＦＥＴを用い
る。
【００２４】以上の構成において、ＦＥＴスイツチ回路
１０をオンバイアス制御する場合、制御端子１１及び１
２それぞれに３〔Ｖ〕及び０〔Ｖ〕の制御電圧を印加す
ると、抵抗Ｒ５とダイオード１３の接続点Ｂの電圧は電
圧制御の３〔Ｖ〕からダイオード１３の電圧降下分1.2
〔Ｖ〕を差し引いた1.8 〔Ｖ〕となる。またＦＥＴスイ
ツチ回路１０をオフバイアス制御する場合、制御端子１
１及び１２に対してそれぞれに０〔Ｖ〕及び３〔Ｖ〕の
制御電圧を印加すると、抵抗Ｒ５とダイオード１３の接
続点Ｂの電圧は３〔Ｖ〕となる。
１０をオンバイアス制御する場合、制御端子１１及び１
２それぞれに３〔Ｖ〕及び０〔Ｖ〕の制御電圧を印加す
ると、抵抗Ｒ５とダイオード１３の接続点Ｂの電圧は電
圧制御の３〔Ｖ〕からダイオード１３の電圧降下分1.2
〔Ｖ〕を差し引いた1.8 〔Ｖ〕となる。またＦＥＴスイ
ツチ回路１０をオフバイアス制御する場合、制御端子１
１及び１２に対してそれぞれに０〔Ｖ〕及び３〔Ｖ〕の
制御電圧を印加すると、抵抗Ｒ５とダイオード１３の接
続点Ｂの電圧は３〔Ｖ〕となる。
【００２５】すなわちゲートＧとチヤンネル間のインピ
ーダンスが非常に大きく、ＦＥＴ２のドレインＤ及びソ
ースＳ領域がＤＣ的に独立しているとすると、オンバイ
アス時にＦＥＴ２のゲートＧの電位は３〔Ｖ〕となり、
ドレインＤ及びソースＳの電位は、1.8 〔Ｖ〕となる。
またオフバイアス時にはゲートＧの電位は０〔Ｖ〕でド
レインＤ及びソースＳの電位は、３〔Ｖ〕となる。従つ
てゲートＧの相対電位はオンバイアス、オフバイアス時
にそれぞれ1.2 〔Ｖ〕(3〔Ｖ〕−1.8 〔Ｖ〕)及び−３
〔Ｖ〕(0〔Ｖ〕−3 〔Ｖ〕) となる。
ーダンスが非常に大きく、ＦＥＴ２のドレインＤ及びソ
ースＳ領域がＤＣ的に独立しているとすると、オンバイ
アス時にＦＥＴ２のゲートＧの電位は３〔Ｖ〕となり、
ドレインＤ及びソースＳの電位は、1.8 〔Ｖ〕となる。
またオフバイアス時にはゲートＧの電位は０〔Ｖ〕でド
レインＤ及びソースＳの電位は、３〔Ｖ〕となる。従つ
てゲートＧの相対電位はオンバイアス、オフバイアス時
にそれぞれ1.2 〔Ｖ〕(3〔Ｖ〕−1.8 〔Ｖ〕)及び−３
〔Ｖ〕(0〔Ｖ〕−3 〔Ｖ〕) となる。
【００２６】この結果、ゲートＧのオンバイアスとオフ
バイアスの差は4.2 〔Ｖ〕（1.2 〔Ｖ〕−( −3
〔Ｖ〕))となり、ＦＥＴ２を３／０〔Ｖ〕のゲート制御
電圧で制御する場合の通常の相対的ゲートバイアスの電
位差３〔Ｖ〕に比べてダイオード１３の電圧降下分1.2
〔Ｖ〕だけ大きくとれる。従つて図２に示すように、適
当なピンチオフ電圧Ｖｐを設定すれば、ＦＥＴ２オフ時
のゲート電圧Ｖoff をゲート電圧Ｖoff ´にシフトする
ことができる。これにより、ＦＥＴ２オフ時に大電力の
ＲＦ信号ａが入力した場合でもドレインＤ、ソースＳ間
でのリーク電流（図中斜線で示す）の発生がなくなり、
ＦＥＴ２がピンチオフ状態でなくなるのを未然に防止し
得、小さなオン抵抗とオフ時の大電力入力時の低歪化が
同時に実現できる。
バイアスの差は4.2 〔Ｖ〕（1.2 〔Ｖ〕−( −3
〔Ｖ〕))となり、ＦＥＴ２を３／０〔Ｖ〕のゲート制御
電圧で制御する場合の通常の相対的ゲートバイアスの電
位差３〔Ｖ〕に比べてダイオード１３の電圧降下分1.2
〔Ｖ〕だけ大きくとれる。従つて図２に示すように、適
当なピンチオフ電圧Ｖｐを設定すれば、ＦＥＴ２オフ時
のゲート電圧Ｖoff をゲート電圧Ｖoff ´にシフトする
ことができる。これにより、ＦＥＴ２オフ時に大電力の
ＲＦ信号ａが入力した場合でもドレインＤ、ソースＳ間
でのリーク電流（図中斜線で示す）の発生がなくなり、
ＦＥＴ２がピンチオフ状態でなくなるのを未然に防止し
得、小さなオン抵抗とオフ時の大電力入力時の低歪化が
同時に実現できる。
【００２７】本発明のスイツチＦＥＴスイツチ回路１０
と従来型のＦＥＴスイツチ回路１によるオフ時のハンド
リング電力を
と従来型のＦＥＴスイツチ回路１によるオフ時のハンド
リング電力を
【表１】
に示す（シングルゲートＦＥＴと共に、デユアルゲート
ＦＥＴ及びトリプルゲートＦＥＴの例も合わせて示
す）。これによるとＦＥＴのゲートＧのオンバイアスを
等しくした場合、ＦＥＴスイツチ回路１０によるオフ時
のハンドリング電力は従来型に比べて、約３倍優れてい
ることが分かる。
ＦＥＴ及びトリプルゲートＦＥＴの例も合わせて示
す）。これによるとＦＥＴのゲートＧのオンバイアスを
等しくした場合、ＦＥＴスイツチ回路１０によるオフ時
のハンドリング電力は従来型に比べて、約３倍優れてい
ることが分かる。
【００２８】これに対して、オフ時のハンドリング電力
を等しくした場合、例えばバイアス電圧を３〔Ｖ〕とし
て、ゲートＧのオフバイアス電圧を−３〔Ｖ〕とした場
合、本発明のスイツチＦＥＴ１０のゲートＧのオンバイ
アスは 1.2〔Ｖ〕、従来型の場合は０〔Ｖ〕であり、Ｆ
ＥＴのゲートＧのオンバイアスとピンチオフ電圧の差は
本発明のスイツチＦＥＴ１０の方が大きくなる。その結
果、シミユレーシヨンによれば、本発明のスイツチＦＥ
Ｔ１０の２〔ＧＨｚ〕における挿入損失は0.12〔dB〕と
なり従来型の0.34〔dB〕に比して優れている。ここでは
ＦＥＴのピンチオフ電圧を−0.8 〔Ｖ〕、ゲートＧ幅を
１〔mm〕としている。
を等しくした場合、例えばバイアス電圧を３〔Ｖ〕とし
て、ゲートＧのオフバイアス電圧を−３〔Ｖ〕とした場
合、本発明のスイツチＦＥＴ１０のゲートＧのオンバイ
アスは 1.2〔Ｖ〕、従来型の場合は０〔Ｖ〕であり、Ｆ
ＥＴのゲートＧのオンバイアスとピンチオフ電圧の差は
本発明のスイツチＦＥＴ１０の方が大きくなる。その結
果、シミユレーシヨンによれば、本発明のスイツチＦＥ
Ｔ１０の２〔ＧＨｚ〕における挿入損失は0.12〔dB〕と
なり従来型の0.34〔dB〕に比して優れている。ここでは
ＦＥＴのピンチオフ電圧を−0.8 〔Ｖ〕、ゲートＧ幅を
１〔mm〕としている。
【００２９】以上の構成によれば、３〔Ｖ〕の低電圧駆
動で制御するＦＥＴ２のゲートＧに対する相対電位が、
オンバイアス時1.2 〔Ｖ〕、オフバイアス時−3 〔Ｖ〕
となることから4.2 〔Ｖ〕となり、ダイオード１３の電
圧降下分の1.2 〔Ｖ〕だけ大きくとることができる。こ
れにより小さなオン抵抗であると同時にオフ時に完全に
ピンチオフとなるようにピンチオフ電圧を設定すること
ができるので、３〔Ｖ〕のような低電圧駆動で、小さな
オン抵抗による低挿入損失及び大電力入力時に低歪のＦ
ＥＴスイツチ回路が実現できる。
動で制御するＦＥＴ２のゲートＧに対する相対電位が、
オンバイアス時1.2 〔Ｖ〕、オフバイアス時−3 〔Ｖ〕
となることから4.2 〔Ｖ〕となり、ダイオード１３の電
圧降下分の1.2 〔Ｖ〕だけ大きくとることができる。こ
れにより小さなオン抵抗であると同時にオフ時に完全に
ピンチオフとなるようにピンチオフ電圧を設定すること
ができるので、３〔Ｖ〕のような低電圧駆動で、小さな
オン抵抗による低挿入損失及び大電力入力時に低歪のＦ
ＥＴスイツチ回路が実現できる。
【００３０】（２）第２の実施例
また上述の実施例においては、制御端子１１及び１２間
にダイオード１３を接続して、ＦＥＴ２に対するオンバ
イアスとオフバイアス時の相対電位差を大きくした場合
について述べたが、本発明はこれに限らず、図３に示す
ようなＦＥＴスイツチ回路３０を用いるようにしても良
い。すなわちＦＥＴスイツチ回路３０はゲート電圧を制
御する制御端子３１が抵抗Ｒ１０を介してゲートＧに接
続され、ソースＳ、ドレインＤ電圧を制御する制御端子
３２には抵抗Ｒ１１を介してドレインＤ側の入出力端子
３３が、抵抗Ｒ１２を介してソースＳ側の入出力端子３
４が並列に接続されている。抵抗Ｒ１０、Ｒ１１及びＲ
１２はいずれもＲＦ信号を透過させない高インピーダン
スの抵抗である。
にダイオード１３を接続して、ＦＥＴ２に対するオンバ
イアスとオフバイアス時の相対電位差を大きくした場合
について述べたが、本発明はこれに限らず、図３に示す
ようなＦＥＴスイツチ回路３０を用いるようにしても良
い。すなわちＦＥＴスイツチ回路３０はゲート電圧を制
御する制御端子３１が抵抗Ｒ１０を介してゲートＧに接
続され、ソースＳ、ドレインＤ電圧を制御する制御端子
３２には抵抗Ｒ１１を介してドレインＤ側の入出力端子
３３が、抵抗Ｒ１２を介してソースＳ側の入出力端子３
４が並列に接続されている。抵抗Ｒ１０、Ｒ１１及びＲ
１２はいずれもＲＦ信号を透過させない高インピーダン
スの抵抗である。
【００３１】このＦＥＴスイツチ回路３０では、ＦＥＴ
スイツチ回路をオン状態に設定する場合、制御端子３１
及び３２に対してそれぞれ、電圧Ｖ１及びＶ３が印加さ
れる。逆にＦＥＴスイツチ回路３０をオフ状態に設定す
る場合には、制御端子３１及び３２に対してそれぞれ電
圧Ｖ２及びＶ４が印加され、オン時とオフ時とで交互に
制御電圧が切り換えられる。
スイツチ回路をオン状態に設定する場合、制御端子３１
及び３２に対してそれぞれ、電圧Ｖ１及びＶ３が印加さ
れる。逆にＦＥＴスイツチ回路３０をオフ状態に設定す
る場合には、制御端子３１及び３２に対してそれぞれ電
圧Ｖ２及びＶ４が印加され、オン時とオフ時とで交互に
制御電圧が切り換えられる。
【００３２】ここで制御端子３１に印加される制御電圧
Ｖ１、Ｖ２には次式
Ｖ１、Ｖ２には次式
【数１】
の関係が成立する。また制御端子３２に印加される制御
電圧Ｖ３、Ｖ４には次式
電圧Ｖ３、Ｖ４には次式
【数２】
の関係が成立する。
【００３３】実際上、ゲート、チヤンネル間のインピー
ダンスが非常に大きく、またソースＳ、ドレインＤはＤ
Ｃ的に独立していると、ＦＥＴスイツチ回路３０がオン
状態に設定されるときにはＦＥＴ２のゲートには電圧Ｖ
１が印加され、ドレインＤ及びソースＳ領域には電圧Ｖ
３が印加されることになる。同様にＦＥＴ２がオフ状態
に設定されるときにはＦＥＴ２のゲートには電圧Ｖ２が
印加され、ドレインＤ及びソースＳ領域には電圧Ｖ４が
印加されることになる。
ダンスが非常に大きく、またソースＳ、ドレインＤはＤ
Ｃ的に独立していると、ＦＥＴスイツチ回路３０がオン
状態に設定されるときにはＦＥＴ２のゲートには電圧Ｖ
１が印加され、ドレインＤ及びソースＳ領域には電圧Ｖ
３が印加されることになる。同様にＦＥＴ２がオフ状態
に設定されるときにはＦＥＴ２のゲートには電圧Ｖ２が
印加され、ドレインＤ及びソースＳ領域には電圧Ｖ４が
印加されることになる。
【００３４】この結果、ＦＥＴスイツチ回路３０がオン
状態のときチヤンネルに対するゲートの相対的電圧ｄＶ
1 は次式
状態のときチヤンネルに対するゲートの相対的電圧ｄＶ
1 は次式
【数３】
によつて表される。さらにＦＥＴ２がオン状態のときゲ
ートの相対的電圧ｄＶ2は次式
ートの相対的電圧ｄＶ2は次式
【数４】
によつて表される。
【００３５】ＦＥＴ２のオン時とオフ時の相対的ゲート
バイアスの差ｄＶは数式３及び４より次式
バイアスの差ｄＶは数式３及び４より次式
【数５】
すなわち
【数６】
で表されるので、これらの数式１、２及び６によつて、
相対的ゲートバイアスの差ｄＶは次式
相対的ゲートバイアスの差ｄＶは次式
【数７】
の関係を有することが分かる。
【００３６】一般に駆動電圧は制御電圧の差、すなわち
本例におけるゲート制御電圧Ｖ１と電圧Ｖ２との差によ
つて表されるので、上述したようにバイアス制御するこ
とにより、オン時とオフ時の相対的ゲートバイアスの差
は駆動電圧以上となる。従つて、電圧Ｖ１、Ｖ２、Ｖ３
及びＶ４の制御電圧を用いれば、ゲートのオンバイアス
とピンチオフ電圧の差とオフ時のゲート電圧とピンチオ
フ電圧の差を通常のゲートバイアス法より大きくとるこ
とができ上述した第１の実施例と同様の効果が得られ
る。
本例におけるゲート制御電圧Ｖ１と電圧Ｖ２との差によ
つて表されるので、上述したようにバイアス制御するこ
とにより、オン時とオフ時の相対的ゲートバイアスの差
は駆動電圧以上となる。従つて、電圧Ｖ１、Ｖ２、Ｖ３
及びＶ４の制御電圧を用いれば、ゲートのオンバイアス
とピンチオフ電圧の差とオフ時のゲート電圧とピンチオ
フ電圧の差を通常のゲートバイアス法より大きくとるこ
とができ上述した第１の実施例と同様の効果が得られ
る。
【００３７】（３）第３の実施例
図４に示すＳＰＤＴ(single pole dual throw)スイツチ
４０は、アンテナ端子４１と送信側端子４２及び受信側
端子４３が設けられ、端子間に設けられたＦＥＴスイツ
チによつて構成されたスイツチユニツトにより、それぞ
れの端子間の接続が切り換えられる。アンテナ端子４１
に対して、送信側端子４２及び受信側端子４３がそれぞ
れスイツチユニツト４４及び４５を間に介して接続され
ている。また送信側端子４２及び受信側端子４３はそれ
ぞれ対接地間にスイツチユニツト４６及び４７を介して
接続されている。また送信側端子４２及び受信側端子４
３とスイツチユニツト４４、４５間と、スイツチユニツ
ト４６及び４７と対接地間にはＤＣ成分を除去するコン
デンサ（図示せず）が挿入されている。
４０は、アンテナ端子４１と送信側端子４２及び受信側
端子４３が設けられ、端子間に設けられたＦＥＴスイツ
チによつて構成されたスイツチユニツトにより、それぞ
れの端子間の接続が切り換えられる。アンテナ端子４１
に対して、送信側端子４２及び受信側端子４３がそれぞ
れスイツチユニツト４４及び４５を間に介して接続され
ている。また送信側端子４２及び受信側端子４３はそれ
ぞれ対接地間にスイツチユニツト４６及び４７を介して
接続されている。また送信側端子４２及び受信側端子４
３とスイツチユニツト４４、４５間と、スイツチユニツ
ト４６及び４７と対接地間にはＤＣ成分を除去するコン
デンサ（図示せず）が挿入されている。
【００３８】このスイツチユニツト４４、４５、４６及
び４７はそれぞれが第１の実施例による交流入出力切換
え装置により構成されているもので、スイツチユニツト
４４及び４５の入出力端子はＦＥＴのソースＳ、ドレイ
ンＤに対応し、この入出力端子間でＲＦ信号の入出力が
切換えられる。
び４７はそれぞれが第１の実施例による交流入出力切換
え装置により構成されているもので、スイツチユニツト
４４及び４５の入出力端子はＦＥＴのソースＳ、ドレイ
ンＤに対応し、この入出力端子間でＲＦ信号の入出力が
切換えられる。
【００３９】実際上、送信側端子４２から入力される交
流信号をアンテナ端子４１で取り出す場合、スイツチユ
ニツト４４がオン状態、スイツチユニツト４５及び４６
がオフ状態に設定される。これにより送信側端子４２か
ら入力された交流信号はアンテナ端子４１から取り出さ
れる。このときスイツチユニツト４７をオン状態にする
ことによつてスイツチユニツト４５から漏れてくる信号
の経路をグランドに接地する。
流信号をアンテナ端子４１で取り出す場合、スイツチユ
ニツト４４がオン状態、スイツチユニツト４５及び４６
がオフ状態に設定される。これにより送信側端子４２か
ら入力された交流信号はアンテナ端子４１から取り出さ
れる。このときスイツチユニツト４７をオン状態にする
ことによつてスイツチユニツト４５から漏れてくる信号
の経路をグランドに接地する。
【００４０】これに対して、アンテナ端子４１から入力
されるＲＦ信号を受信側端子４３で取り出す場合、スイ
ツチユニツト４５及び４６がオン状態、スイツチユニツ
ト４４及び４７がオフ状態に設定される。これにより受
信側端子４３から入力されたＲＦ信号はアンテナ端子４
１から取り出される。このときのスイツチユニツト４６
も上述したのと同様にスイツチユニツト４４からの漏れ
信号の経路をグランドに接地する。
されるＲＦ信号を受信側端子４３で取り出す場合、スイ
ツチユニツト４５及び４６がオン状態、スイツチユニツ
ト４４及び４７がオフ状態に設定される。これにより受
信側端子４３から入力されたＲＦ信号はアンテナ端子４
１から取り出される。このときのスイツチユニツト４６
も上述したのと同様にスイツチユニツト４４からの漏れ
信号の経路をグランドに接地する。
【００４１】以上の構成によれば、ＳＰＤＴスイツチ４
０のアンテナ端子４１と送信側端子４２又は受信側端子
４３間の接続をスイツチユニツト４４及び４５で切り換
えることによつて、ＲＦ信号の通る経路が送信側端子４
２又は受信側端子４３に切り換えられる。この際、各ス
イツチユニツトは上述したＦＥＴスイツチ回路で構成さ
れているので、ＳＰＤＴスイツチでは低挿入損失及び大
電力入力時に低歪な信号出力を実現することができる。
さらに上述の構成によれば、オフ状態に設定されたスイ
ツチユニツトからの漏れ信号の経路が入出力端子と接地
間に接続されたスイツチユニツトとコンデンサによつて
アースされるので、ＤＣ雑音及びリーク電流の発生を未
然に防止することができる。
０のアンテナ端子４１と送信側端子４２又は受信側端子
４３間の接続をスイツチユニツト４４及び４５で切り換
えることによつて、ＲＦ信号の通る経路が送信側端子４
２又は受信側端子４３に切り換えられる。この際、各ス
イツチユニツトは上述したＦＥＴスイツチ回路で構成さ
れているので、ＳＰＤＴスイツチでは低挿入損失及び大
電力入力時に低歪な信号出力を実現することができる。
さらに上述の構成によれば、オフ状態に設定されたスイ
ツチユニツトからの漏れ信号の経路が入出力端子と接地
間に接続されたスイツチユニツトとコンデンサによつて
アースされるので、ＤＣ雑音及びリーク電流の発生を未
然に防止することができる。
【００４２】（４）他の実施例
また上述の実施例においては、ＦＥＴスイツチ回路をＳ
ＰＤＴスイツチに適用した場合について述べたが、本発
明はこれに限らず、複数の端子間の接続を切り換えるダ
イバーシテイスイツチに適用しても良い。図５に示すダ
イバーシテイスイツチ５０は、アンテナ（図示せず）が
接続されるアンテナ端子５１及び５２と、送信側端子５
３と受信側端子５４との間の接続をスイツチユニツト５
５、５６、５７、５８、５９、６０、６１及び６２のス
イツチ操作によつて切り換え接続する。
ＰＤＴスイツチに適用した場合について述べたが、本発
明はこれに限らず、複数の端子間の接続を切り換えるダ
イバーシテイスイツチに適用しても良い。図５に示すダ
イバーシテイスイツチ５０は、アンテナ（図示せず）が
接続されるアンテナ端子５１及び５２と、送信側端子５
３と受信側端子５４との間の接続をスイツチユニツト５
５、５６、５７、５８、５９、６０、６１及び６２のス
イツチ操作によつて切り換え接続する。
【００４３】ダイバーシテイスイツチ５０においては、
アンテナ端子５１と送信側端子５３間にスイツチユニツ
ト５５が端子間の切換えスイツチとして設置され、アン
テナ端子５２と受信側端子５４間にはスイツチユニツト
５６が端子間の切換えスイツチとして設置される。さら
にアンテナ端子５１と受信側端子５４間にスイツチユニ
ツト５７が端子間の切換えスイツチとして設置され、ア
ンテナ端子５２と送信側端子５３間にはスイツチユニツ
ト５８が端子間の切換えスイツチとして設置される。
アンテナ端子５１と送信側端子５３間にスイツチユニツ
ト５５が端子間の切換えスイツチとして設置され、アン
テナ端子５２と受信側端子５４間にはスイツチユニツト
５６が端子間の切換えスイツチとして設置される。さら
にアンテナ端子５１と受信側端子５４間にスイツチユニ
ツト５７が端子間の切換えスイツチとして設置され、ア
ンテナ端子５２と送信側端子５３間にはスイツチユニツ
ト５８が端子間の切換えスイツチとして設置される。
【００４４】またアンテナ端子５１と送信側端子５３に
対しては対接地間にそれぞれスイツチユニツト５９及び
６０が接続され、対接地間の接続が切り換えられる。同
様にアンテナ端子５２と受信側端子５４と対接地間にそ
れぞれスイツチユニツト６１及び６２が接続され、対接
地間の接続を切り換える。
対しては対接地間にそれぞれスイツチユニツト５９及び
６０が接続され、対接地間の接続が切り換えられる。同
様にアンテナ端子５２と受信側端子５４と対接地間にそ
れぞれスイツチユニツト６１及び６２が接続され、対接
地間の接続を切り換える。
【００４５】ここでアンテナ端子５１及び５２、送信側
端子５３及び受信側端子５４と各スイツチユニツト間に
はＤＣ信号を遮断するコンデンサ（図示せず）がそれぞ
れ挿入されている。さらにスイツチユニツト５９、６
０、６１及び６２と対接地間にもＦＥＴのソースＳ電位
をＤＣ的にグランドから浮かせるコンデンサ（図示せ
ず）が挿入されている。これによりＦＥＴ２のソースＳ
に対して正のＤＣ電圧でバイアスすることができる。
端子５３及び受信側端子５４と各スイツチユニツト間に
はＤＣ信号を遮断するコンデンサ（図示せず）がそれぞ
れ挿入されている。さらにスイツチユニツト５９、６
０、６１及び６２と対接地間にもＦＥＴのソースＳ電位
をＤＣ的にグランドから浮かせるコンデンサ（図示せ
ず）が挿入されている。これによりＦＥＴ２のソースＳ
に対して正のＤＣ電圧でバイアスすることができる。
【００４６】以上の構成において、送信側端子５３から
の出力をアンテナ端子５１から送出する場合、スイツチ
ユニツト５５をオンしてアンテナ端子５１を送信側端子
５３と接続する。このときスイツチユニツト５９及び６
０はオフとしてグランドから切り離すと共に、スイツチ
ユニツト５７及び５８をオフすることによつてアンテナ
端子５２側と切り離す。さらにアンテナ端子５２側のス
イツチユニツト６１及び６２をオンとすることによつて
アンテナ端子５２側へ漏れた信号をアースする。これに
より送信側端子５３から出力される信号はアンテナ端子
５１より送出される。
の出力をアンテナ端子５１から送出する場合、スイツチ
ユニツト５５をオンしてアンテナ端子５１を送信側端子
５３と接続する。このときスイツチユニツト５９及び６
０はオフとしてグランドから切り離すと共に、スイツチ
ユニツト５７及び５８をオフすることによつてアンテナ
端子５２側と切り離す。さらにアンテナ端子５２側のス
イツチユニツト６１及び６２をオンとすることによつて
アンテナ端子５２側へ漏れた信号をアースする。これに
より送信側端子５３から出力される信号はアンテナ端子
５１より送出される。
【００４７】またアンテナ端子５２からの入力信号を受
信側端子５４に送出する場合、スイツチユニツト５６を
オンしてアンテナ端子５２を受信側端子５４と接続す
る。このときスイツチユニツト６１及び６２はオフとし
てグランドから切り離すと共に、スイツチユニツト５７
及び５８をオフすることによつてアンテナ端子５１側と
も切り離す。さらにアンテナ端子５１側のスイツチユニ
ツト５９及び６０をオンとすることによつてアンテナ端
子５１側へ漏れた信号をアースする。これによりアンテ
ナ端子５２から送出される信号は受信側端子５４に送出
される。
信側端子５４に送出する場合、スイツチユニツト５６を
オンしてアンテナ端子５２を受信側端子５４と接続す
る。このときスイツチユニツト６１及び６２はオフとし
てグランドから切り離すと共に、スイツチユニツト５７
及び５８をオフすることによつてアンテナ端子５１側と
も切り離す。さらにアンテナ端子５１側のスイツチユニ
ツト５９及び６０をオンとすることによつてアンテナ端
子５１側へ漏れた信号をアースする。これによりアンテ
ナ端子５２から送出される信号は受信側端子５４に送出
される。
【００４８】また上述の実施例によれば、アンテナ端子
５１と送信側端子５３又はアンテナ端子５２と受信側端
子５４とを接続した場合について述べたが、上述した組
合せ以外にアンテナ端子５１と受信側端子５４又はアン
テナ端子５２と送信側端子５３との接続を各スイツチユ
ニツトを切り換えることにより選択することができる。
５１と送信側端子５３又はアンテナ端子５２と受信側端
子５４とを接続した場合について述べたが、上述した組
合せ以外にアンテナ端子５１と受信側端子５４又はアン
テナ端子５２と送信側端子５３との接続を各スイツチユ
ニツトを切り換えることにより選択することができる。
【００４９】以上の構成によれば、２つのアンテナ端子
と２つの送受信端子間に接続された複数のスイツチユニ
ツトの接続を切り換えることによつて、上述した第１又
は第２の実施例のＦＥＴスイツチ回路でなるスイツチユ
ニツトの特性により低電圧駆動で低挿入損失及び大電力
入力時に低歪な信号を伝送できるダイバーシテイスイツ
チが得られる。
と２つの送受信端子間に接続された複数のスイツチユニ
ツトの接続を切り換えることによつて、上述した第１又
は第２の実施例のＦＥＴスイツチ回路でなるスイツチユ
ニツトの特性により低電圧駆動で低挿入損失及び大電力
入力時に低歪な信号を伝送できるダイバーシテイスイツ
チが得られる。
【００５０】なお上述の実施例においては、各入出力端
子を対接地間と接続又は切り離すためのスイツチユニツ
トに対して対接地間にコンデンサを設けてグランドから
ＤＣ的に浮かせた場合について述べたが、本発明はこれ
に限らず、スイツチユニツトと対接地間にコンデンサを
接続しない構成としても良い。さらに、上述の実施例に
おいては、ＦＥＴを接合型のものとした場合について述
べたが、本発明はこれに限らず、ガリウム砒素のＭＥＳ
(metal semiconductor）型のＦＥＴを用いても良い。
子を対接地間と接続又は切り離すためのスイツチユニツ
トに対して対接地間にコンデンサを設けてグランドから
ＤＣ的に浮かせた場合について述べたが、本発明はこれ
に限らず、スイツチユニツトと対接地間にコンデンサを
接続しない構成としても良い。さらに、上述の実施例に
おいては、ＦＥＴを接合型のものとした場合について述
べたが、本発明はこれに限らず、ガリウム砒素のＭＥＳ
(metal semiconductor）型のＦＥＴを用いても良い。
【００５１】さらに上述の実施例においては、シングル
ゲートのＦＥＴを用いた場合について述べたが、本発明
はこれに限らず、デユアルゲート等のマルチゲートＦＥ
Ｔを用いた構成としても良く、その場合、各ゲートを制
御する制御端子とゲート間にはそれぞれ高インピーダン
ス素子を接続すれば良い。さらに上述の実施例において
は、ＦＥＴをガリウム砒素化合物の半導体により形成し
た場合について述べたが、本発明はこれに限らず、シリ
コンの半導体等によつて形成しても良い。さらに上述の
実施例においては、ＳＰＤＴ、ダイバーシテイスイツチ
をアンテナスイツチとして用いた場合について述べた
が、本発明はこれに限らず、ＳＰＤＴ、ダイバーシテイ
スイツチを広く一般の交流信号の入出力端の接続の切り
換えに用いても良い。
ゲートのＦＥＴを用いた場合について述べたが、本発明
はこれに限らず、デユアルゲート等のマルチゲートＦＥ
Ｔを用いた構成としても良く、その場合、各ゲートを制
御する制御端子とゲート間にはそれぞれ高インピーダン
ス素子を接続すれば良い。さらに上述の実施例において
は、ＦＥＴをガリウム砒素化合物の半導体により形成し
た場合について述べたが、本発明はこれに限らず、シリ
コンの半導体等によつて形成しても良い。さらに上述の
実施例においては、ＳＰＤＴ、ダイバーシテイスイツチ
をアンテナスイツチとして用いた場合について述べた
が、本発明はこれに限らず、ＳＰＤＴ、ダイバーシテイ
スイツチを広く一般の交流信号の入出力端の接続の切り
換えに用いても良い。
【００５２】さらに上述の実施例においては、制御端子
１１と制御端子１２との間に接続されるダイオードをｐ
ｎ接合型のものとした場合について述べたが、本発明は
これに限らず、シヨツトキー接合型のダイオードを用い
ても良く、このときのダイオードのビルトイン電圧は約
0.8 〔Ｖ〕となる。さらに上述の実施例においては、Ｆ
ＥＴスイツチ回路の各制御端子とＦＥＴのゲート、ソー
ス、ドレインとの間に接続する高インピーダンス素子を
抵抗とした場合について述べたが、本発明はこれに限ら
ず、例えば高インピーダンス素子としてインダクタを用
いても良い。
１１と制御端子１２との間に接続されるダイオードをｐ
ｎ接合型のものとした場合について述べたが、本発明は
これに限らず、シヨツトキー接合型のダイオードを用い
ても良く、このときのダイオードのビルトイン電圧は約
0.8 〔Ｖ〕となる。さらに上述の実施例においては、Ｆ
ＥＴスイツチ回路の各制御端子とＦＥＴのゲート、ソー
ス、ドレインとの間に接続する高インピーダンス素子を
抵抗とした場合について述べたが、本発明はこれに限ら
ず、例えば高インピーダンス素子としてインダクタを用
いても良い。
【００５３】
【発明の効果】上述のように本発明によれば、電界効果
型トランジスタがオン状態のときには、第１の制御端子
に対して第１の制御電圧を印加すると共に第２の制御端
子に対しては第３の制御電圧を印加し、オフ状態に設定
するときには第１の制御端子に対して第２の制御電圧を
印加すると共に第２の制御端子に対しては第４の制御電
圧を印加することにより、オン状態のときとオフ状態の
ときとの電界効果型トランジスタの相対的なゲートバイ
アスを、オフ状態のときにはピンチオフ電圧に対して十
分に低く設定し、オン状態のときにはピンチオフ電圧に
対して十分に高く設定することができ、かくして低電圧
駆動で低歪及び低挿入損失を実現し得る信号切換え装置
及び複合信号切換え装置を実現することができる。
型トランジスタがオン状態のときには、第１の制御端子
に対して第１の制御電圧を印加すると共に第２の制御端
子に対しては第３の制御電圧を印加し、オフ状態に設定
するときには第１の制御端子に対して第２の制御電圧を
印加すると共に第２の制御端子に対しては第４の制御電
圧を印加することにより、オン状態のときとオフ状態の
ときとの電界効果型トランジスタの相対的なゲートバイ
アスを、オフ状態のときにはピンチオフ電圧に対して十
分に低く設定し、オン状態のときにはピンチオフ電圧に
対して十分に高く設定することができ、かくして低電圧
駆動で低歪及び低挿入損失を実現し得る信号切換え装置
及び複合信号切換え装置を実現することができる。
【図１】本発明の第１の実施例によるＦＥＴスイツチ回
路の全体構成を示す回路図である。
路の全体構成を示す回路図である。
【図２】ＦＥＴスイツチ回路をオフ状態としたときのリ
ーク電流の発生を示す図である。
ーク電流の発生を示す図である。
【図３】本発明の第２の実施例によるＦＥＴスイツチ回
路の全体構成を示す回路図である。
路の全体構成を示す回路図である。
【図４】本発明の第３の実施例によるＳＰＤＴスイツチ
の全体構成を示す回路図である。
の全体構成を示す回路図である。
【図５】本発明の他の実施例によるダイバーシテイスイ
ツチの全体構成を示す回路図である。
ツチの全体構成を示す回路図である。
【図６】従来のＦＥＴスイツチ回路の構成を示す回路図
である。
である。
１、１０、３０……ＦＥＴスイツチ回路、２……ＦＥ
Ｔ、３、４……入出力端子、５、６、１１、１２、３
１、３２……制御端子、１３……ダイオード、４１、５
１、５２……アンテナ端子、４２、５３……送信側端
子、４３、５４……受信側端子、４４、４５、４６、４
７、５５、５６、５７、５８、５９、６０、６１、６２
……スイツチユニツト。
Ｔ、３、４……入出力端子、５、６、１１、１２、３
１、３２……制御端子、１３……ダイオード、４１、５
１、５２……アンテナ端子、４２、５３……送信側端
子、４３、５４……受信側端子、４４、４５、４６、４
７、５５、５６、５７、５８、５９、６０、６１、６２
……スイツチユニツト。
Claims (10)
- 【請求項１】ソースとドレイン間のチヤネル部を信号の
経路とする電界効果型トランジスタと、 高インピーダンス素子を間に介して上記電界効果型トラ
ンジスタのゲート端子に接続され、第１の制御電圧又は
当該第１の制御電圧に比して低く設定された第２の制御
電圧が交互に印加される第１の制御端子と、 上記電界効果型トランジスタの上記ソース及び上記ドレ
インに、少なくとも何れか一方に対しては高インピーダ
ンス素子を間に介して接続され、第３の制御電圧又は当
該第３の制御電圧に比して高く設定された第４の制御電
圧が交互に印加される第２の制御端子と を具え、上記電界効果型トランジスタをオン状態に設定
するときは、上記第１の制御端子に対して上記第１の制
御電圧を印加すると共に上記第２の制御端子に対しては
上記第３の制御電圧を印加し、オフ状態に設定するとき
には上記第１の制御端子に対して上記第２の制御電圧を
印加すると共に上記第２の制御端子に対しては上記第４
の制御電圧を印加することを特徴とする信号切換え装
置。 - 【請求項２】上記第１の制御電圧と上記第４の制御電圧
とが同電圧に設定され、かつ上記第２の制御電圧と上記
第３の制御電圧とが同電圧に設定されていることを特徴
とする請求項１に記載の信号切換え装置。 - 【請求項３】上記第２の制御端子に対して、一方の端子
を接続する抵抗が、他端において上記第１の制御端子か
ら上記第２の制御端子への方向を順方向として接続する
ダイオードと接続し、当該接続点より上記ソース及び上
記ドレインの少なくとも何れか一方に対しては高インピ
ーダンス素子を間に介して接続されることを特徴とする
請求項１に記載の信号切換え装置。 - 【請求項４】上記電界効果型トランジスタは、接合型の
電界効果型トランジスタであることを特徴とする請求項
１に記載の信号切換え装置。 - 【請求項５】上記電界効果型トランジスタは、ＭＥＳ型
の電界効果型トランジスタであることを特徴とする請求
項１に記載の信号切換え装置。 - 【請求項６】上記電界効果型トランジスタは、ガリウム
砒素化合物の半導体装置でなることを特徴とする請求項
１に記載の信号切換え装置。 - 【請求項７】上記ダイオードは、上記電界効果型トラン
ジスタのゲートとチヤネル間の接合と同種の接合で形成
されることを特徴とする請求項１に記載の信号切換え装
置。 - 【請求項８】入出力端子間に設置された信号切換え手段
を複数有し、３つ以上の複数の入出力端子間の接続を切
り換える複合信号切換え装置において、 上記信号切換え手段は、ソースとドレイン間のチヤネル
部を信号の経路とする電界効果型トランジスタと、 高インピーダンス素子を間に介して上記電界効果型トラ
ンジスタのゲート端子に接続され、第１の制御電圧又は
当該第１の制御電圧に比して低く設定された第２の制御
電圧が交互に印加される第１の制御端子と、 上記電界効果型トランジスタの上記ソース及び上記ドレ
インに、少なくとも何れか一方に対しては高インピーダ
ンス素子を間に介して接続され、第３の制御電圧又は当
該第３の制御電圧に比して高く設定された第４の制御電
圧が交互に印加される第２の制御端子とを具え、上記電
界効果型トランジスタをオン状態に設定するときは、上
記第１の制御端子に対して上記第１の制御電圧を印加す
ると共に上記第２の制御端子に対しては上記第３の制御
電圧を印加し、オフ状態に設定するときには上記第１の
制御端子に対して上記第２の制御電圧を印加すると共に
上記第２の制御端子に対しては上記第４の制御電圧を印
加することを特徴とする複合信号切換え装置。 - 【請求項９】上記複数の入出力端子がアンテナ端子と、
送信側端子及び受信側端子で構成され、第１の信号切換
え手段が上記アンテナ端子と上記送信側端子との間に設
置され、第２の信号切換え手段が上記アンテナ端子と上
記受信側端子との間に設置され、第３の信号切換え手段
が上記送信側端子と対接地間に設置され、第４の信号切
換え手段が上記受信側端子と対接地間に設置されること
を特徴とする請求項８に記載の複合信号切換え装置。 - 【請求項１０】上記複数の入出力端子が第１及び第２の
アンテナ端子と、送信側端子及び受信側端子とで構成さ
れ、第１の信号切換え手段が上記第１のアンテナ端子と
上記送信側端子との間に設置され、第２の信号切換え手
段が上記第２のアンテナ端子と上記受信側端子との間に
設置され、第３の信号切換え手段が上記第１のアンテナ
端子と上記受信側端子との間に設置され、第４の信号切
換え手段が上記第２のアンテナ端子と上記送信側端子と
の間に設置され、第５の信号切換え手段が上記第１のア
ンテナ端子と対接地間に設置され、第６の信号切換え手
段が上記送信側端子と対接地間に設置され、第７の信号
切換え手段が上記第２のアンテナ端子と対接地間に設置
され、第８の信号切換え手段が上記受信側端子と対接地
間に設置されることを特徴とする請求項８に記載の複合
信号切換え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02134695A JP3473790B2 (ja) | 1995-01-13 | 1995-01-13 | 信号切換え装置及び複合信号切換え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02134695A JP3473790B2 (ja) | 1995-01-13 | 1995-01-13 | 信号切換え装置及び複合信号切換え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195667A JPH08195667A (ja) | 1996-07-30 |
| JP3473790B2 true JP3473790B2 (ja) | 2003-12-08 |
Family
ID=12052540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02134695A Expired - Lifetime JP3473790B2 (ja) | 1995-01-13 | 1995-01-13 | 信号切換え装置及び複合信号切換え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473790B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3831575B2 (ja) | 2000-05-15 | 2006-10-11 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
| US6580107B2 (en) | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| JP2002289790A (ja) | 2001-03-27 | 2002-10-04 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| TW530455B (en) | 2001-04-19 | 2003-05-01 | Sanyo Electric Co | Switch circuit device of compound semiconductor |
| JP2005006143A (ja) | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路および半導体装置 |
| JP4602741B2 (ja) * | 2004-11-05 | 2010-12-22 | 住友電工デバイス・イノベーション株式会社 | スイッチング回路、スイッチングモジュール及び半導体装置 |
| US7915946B2 (en) | 2006-05-23 | 2011-03-29 | Nec Corporation | Switch circuit for high frequency signals wherein distortion of the signals are suppressed |
| JP4928882B2 (ja) * | 2006-09-20 | 2012-05-09 | 新日本無線株式会社 | 半導体スイッチ回路 |
| WO2008114455A1 (ja) | 2007-03-21 | 2008-09-25 | Fujitsu Microelectronics Limited | スイッチング容量生成回路 |
| JP5772581B2 (ja) | 2011-12-28 | 2015-09-02 | 三菱電機株式会社 | スイッチ回路 |
-
1995
- 1995-01-13 JP JP02134695A patent/JP3473790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195667A (ja) | 1996-07-30 |
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Legal Events
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