JP2008010921A

JP2008010921A - 電源回路

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Publication number: JP2008010921A
Application number: JP2006176266A
Authority: JP
Inventors: Takana Kaho; 貴奈加保; Akira Yamaguchi; 陽山口; Kazuhiro Uehara; 一浩上原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2006-06-27
Filing date: 2006-06-27
Publication date: 2008-01-17
Anticipated expiration: 2026-06-27
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Abstract

【課題】１種類のデプレッション型ＦＥＴのみを提供するＭＭＩＣプロセスにおいて、１つの制御電圧で２つの出力電圧の出力制御が可能である電源回路を提供する。
【解決手段】トランジスタＴ０（デプレッションｎ型ＦＥＴ）のドレインが負の基準電位Ｖｒ１（第１の電圧源）に接続され、トランジスタＴ０のソースが抵抗Ｒ３（第１の抵抗）を介してアース電位（接地電位）に接続され、トランジスタＴ０のゲートが直列接続された抵抗Ｒ１（第２の抵抗）と抵抗Ｒ２（第３の抵抗）とを介して正の基準電位Ｖｒ２（第２の電圧源）と接続される。また、ゲートに負の制御端子（Ｖｃ）（入力端子）が接続され、ソースに出力端子２（Ｖ２）（第１の出力端子）が接続され、抵抗Ｒ１と抵抗Ｒ２との接続部位に出力端子１（Ｖ１）（第２の出力端子）が接続される。
【選択図】図１

Description

本発明は、無線通信や光通信等で用いる、スイッチ、減衰器または移相器等の回路をＯＮまたはＯＦＦとする制御または切換等の制御するための電源回路に関し、特に、１つの入力の直流電位を（高電位、低電位）に切り替えることで、２つの出力の内、一方の出力を（高電位、低電位）とし、他方の出力を（低電位、高電位）とする電源回路に関する。
なお、説明のための表記として、入力または出力が、高電位と低電位の２値をとる場合、「（高電位、低電位）」として表記する。以下表記は同様である。

無線通信や光通信で用いられている高周波スイッチ、減衰器または移相器等は、ＯＮまたはＯＦＦとする制御または状態切換等を行う際に、（高電位、低電位）および反転した（低電位、高電位）の２つの制御電圧が必要である。この２つの制御電圧を得る方法として、インバータ回路が用いられている（図９）。
従来のインバータ回路としては、例えば図１０に示すｎ型ＦＥＴとｐ型ＦＥＴとを用いて構成する方法（参照：特許文献１）や、例えば図１１に示すエンハンスメント型ＦＥＴと抵抗とを用いて構成する方法（参照：非特許文献１）等がある。
特許第３６８５１１８号公報田原和弘、沖田昌司、加藤武彦、佐藤一成、「シングルコントロールＳＰＤＴスイッチＩＣの開発」、ＮＥＣ技報Ｖｏｌ．５５Ｎｏ．４、ｐｐ６５−６７、２００２

しかしながら、特に、準ミリ波以上での高周波数帯域において機能回路を実現するための主流であるＧａＡｓ（ガリウム砒素）ＭＭＩＣプロセス（ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏｗａｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）（基板一体型集積回路）では、トランジスタの種類がデプレッションｎ型ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、電界効果トランジスタ）の１種類しかない場合、または、デプレッションｐ型ＦＥＴの１種類しかない場合がある。
このようにｎ型ＦＥＴとｐ型ＦＥＴのいずれか１種類のみしか無く、両方のトランジスタが提供されていない場合や、デプレッション型のみでエンハンスメント型ＦＥＴが提供されていない場合、図１０または図１１で示した従来のインバータ回路は実現する事ができないという問題がある。

従来、このようなＭＭＩＣプロセスでは、インバータ回路はＭＭＩＣ内部に含めず、外付けの部品で実現していた。
しかしながら、インバータを外付けにする場合は、ＭＭＩＣに供給する制御電圧は２つ必要となる。そのため、制御する回路の数をＮ個とすると、２ｘＮ個の制御電圧が必要となるという問題がある。また、ＭＭＩＣ内部のＰａｄ配列の増加、ＭＭＩＣパッケージの端子数の増大、実装基板面積の増大をもたらすという問題がある。

本発明は、このような事情に鑑みてなされたもので、その目的は、１つの制御電圧で２つの出力電圧の出力制御が可能である電源回路を提供することにある。

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、ドレインが第１の電圧源に接続され、ソースが第１の抵抗を介して接地部に接続され、ゲートが直列接続された第２の抵抗と第３の抵抗とを介して第２の電圧源に接続される電界効果トランジスタと、前記ゲートに接続される入力端子と、前記ソースに接続される第１の出力端子と、前記第２の抵抗と第３の抵抗との接続部位に接続される第２の出力端子と、を有することを特徴とする電源回路である。

請求項２に記載の発明は、ソースが第１の電圧源に接続され、ドレインが第１の抵抗を介して接地部に接続され、ゲートが直列接続された第２の抵抗と第３の抵抗とを介して第２の電圧源に接続される電界効果トランジスタと、前記ゲートに接続される入力端子と、前記ドレインに接続される第１の出力端子と、前記第２の抵抗と第３の抵抗との接続部位に接続される第２の出力端子と、を有することを特徴とする電源回路である。

請求項３に記載の発明は、前記電界効果トランジスタの閾値電圧をＶｐ、前記第１の電圧源の電位をＶｒ１、前記第２の電圧源の電位をＶｒ２、前記第２の抵抗の抵抗値をＲ１、前記第３の抵抗の抵抗値をＲ２とし、前記入力端子の電位が２値をとり、２値のうち高い電位をＶｃ^ｈｉｇｈとし、２値のうち低い電位をＶｃ^ｌｏｗとするとき、前記電界効果トランジスタがｎ型の場合には次の式（ａ）から（ｄ）の関係式を満たし、前記電界効果トランジスタがｐ型の場合には次の式（ｅ）から（ｈ）の関係式を満たすことを特徴とする請求項１または請求項２に記載の電源回路である。

請求項４に記載の発明は、前記第１の電圧源と前記電界効果トランジスタとの間に第４の抵抗が接続され、前記第４の抵抗の抵抗値が前記第１の抵抗の抵抗値より小さい、ことを特徴とする請求項１から請求項３に記載の電源回路である。

請求項５に記載の発明は、前記入力端子が第５の抵抗を介して前記ゲートに接続され、前記入力端子と前記第５の抵抗との接続部位が前記直列接続された第２の抵抗と第５の抵抗とを介して前記第２の電圧源に接続される、ことを特徴とする請求項１から請求項４の電源回路である。

請求項６に記載の発明は、前記電源回路を複数個有し、前記複数個の電源回路のそれぞれの第１の電圧源への端子を接続し１つの第１の電圧源への端子とし、前記複数個の電源回路のそれぞれの第２の電圧源への端子を接続し１つの第２の電圧源への端子とする、ことを特徴とする請求項１から請求項５の電源回路である。

この発明によれば、１つの制御電圧と１つの基準電位をもとにトランジスタのゲート電圧を制御する事で、アース電位と基準電位の間を遷移する制御電圧を生じさせ、かつ、制御電圧と基準電位をもとに、抵抗により電圧値の変換を行い、制御電圧を生じさせることにより、従来の２種類必要であった制御電圧と同等の機能を、１つの制御電圧で実現することが可能となる効果を奏する。

また、この本発明によれば、１種類のデプレッション型ＦＥＴのみを提供するＭＭＩＣプロセスにおいても、擬似インバータ機能を持つ電源回路を実現でき、制御電圧が１つで済むという効果を奏する。
また、この本発明によれば、特に回路を複数用いる場合において、ＭＭＩＣのＰａｄ数およびパッケージの端子数を低減でき、ＩＣの小型低コスト化に寄与する事ができるという効果を奏する。

以下、図面を参照して、本発明の実施形態について説明する。実施形態の説明においては、トランジスタとしてデプレッションｎ型のＭＯＳＦＥＴの例を用いて説明する。

図１は、この発明の一実施形態による第１の電源回路を示す回路図である。実施形態においては、基準電位がマイナスであり、基準電位が接地電位に対して低い場合について説明する。
図１に示すように、トランジスタＴ０（デプレッションｎ型ＦＥＴ）のドレインが負の基準電位Ｖｒ１（第１の電圧源）に接続され、トランジスタＴ０のソースが抵抗Ｒ３（第１の抵抗）を介してアース電位（接地電位）に接続され、トランジスタＴ０のゲートが直列接続された抵抗Ｒ１（第２の抵抗）と抵抗Ｒ２（第３の抵抗）とを介して正の基準電位Ｖｒ２（第２の電圧源）と接続される。
また、ゲートに負の制御端子（Ｖｃ）（入力端子）が接続され、ソースに出力端子２（Ｖ２）（第１の出力端子）が接続され、抵抗Ｒ１と抵抗Ｒ２との接続部位に出力端子１（Ｖ１）（第２の出力端子）が接続される。
なお、基準電位Ｖｒ１および基準電位Ｖｒ２は、それぞれの電圧源に接続され、電圧源から供給される電位である。

ここで、基準電位Ｖｒ１とＶｒ２とは、基準となる電位であり、変化させない一定の電位である。制御端子の電位（制御電圧Ｖｃ）を変える事により、トランジスタＴ０のドレイン−ソース間抵抗が制御される。
出力端子１および出力端子２からの出力は、制御電圧Ｖｃにより制御され、それぞれ、アース電位〜基準電位Ｖｒ１間で遷移し、かつ互いに反転した出力電圧Ｖ１、Ｖ２である（それぞれの抵抗値や電圧を調節した場合）。

制御電圧Ｖｃと基準電位Ｖｒ１との電位差（Ｖｃ−Ｖｒ１）が、トランジスタＴ０の閾値電圧Ｖｐより低い場合はドレイン−ソース間の抵抗値は高抵抗となり、ドレイン−ソース間に電流は流れない。よって電圧降下は生じないため、出力端子１の電位Ｖ１は０Ｖとなる。
一方、制御電圧Ｖｃと基準電位Ｖｒ１との電位差（Ｖｃ−Ｖｒ１）が、トランジスタＴ０の閾値電圧Ｖｐより高く、ドレイン−ソース間の抵抗値（トランジスタＴ０のＯＮ抵抗値）が数Ω程度と小さい抵抗値となった場合、Ｖｒ１と０Ｖの電圧差によりドレイン−ソース間に電流が流れる。そのため、この場合には、電位Ｖ１は、Ｖ１≒Ｖｒ１となる。
つまり、制御電圧Ｖｃが（低、高）の時、出力電圧Ｖ１は（０、Ｖｒ１）となる。
ここで基準電位Ｖｒ１をマイナス電位に設定した場合、制御電圧Ｖｃが（低、高）に対し、出力電圧Ｖ1は（０、マイナス電位）つまり（高、低）となり、逆向きの電圧遷移を行う事ができる。

なお、表記において、「制御電圧Ｖｃの電位が低い場合と高い場合と」を「制御電圧Ｖｃが（低、高）」と簡易に表記している。また、「制御電圧Ｖｃが（低、高）の時、出力電圧Ｖ１は（０、Ｖｒ１）となる」とは、「制御電圧Ｖｃの電位が低いとき出力電圧Ｖ１の電位が０Ｖとなり、制御電圧Ｖｃの電位が高いとき出力電圧Ｖ１の電位がＶｒ１となる」ということである。つまり、表記においては、（）の中の複数の電位の値が、それぞれ対応する。以下、同様の表記を用いる。
また、「高」「低」という表記は、それぞれ、電位が２値を取る場合に、２値の内電位が高い方を「高」とし、もう１つの電位を「低」とする、ということである。

なお、トランジスタＴ０が、デプレッションｐ型ＦＥＴ型の場合は、各電圧の極性が逆になる。

次に、上記に説明した第１の電源回路の動作を、数式を用いて説明する。ここで、制御電圧Ｖｃの低値と高値との２値を、（低値、高値）として、次に示す式１とする。

この場合、次の式２と式３の条件が必要となる。

一方、Ｖ２の電位（の低値と高値の２値）は、Ｖｃ（の低値と高値の２値）とＶｒ２と抵抗Ｒ１と抵抗Ｒ２との値で決まり、次の式４と式５に示す２値となる。なお、Ｖ２の低値がＶ２^ｌｏｗであり、高値がＶ２^ｈｉｇｈである。

ここで、次の式６と式７となる場合、Ｖ２の２値の（低、高）は、それぞれ（Ｖｐ以下、０）となる。

上記の動作を、図２の表にまとめて説明する。
図２に示すように、制御電圧（Ｖｃ）の値が、「低（マイナス電位）」の場合、出力端子１（Ｖ１）の電位は「高（０Ｖ）」となり、出力端子２（Ｖ２）の電位は「低（マイナス電位）」となる。
逆に、制御電圧（Ｖｃ）の値が、「高（マイナス電位）」の場合、出力端子１（Ｖ１）の電位は「低（マイナス電位）」となり、出力端子２（Ｖ２）の電位は「高（０Ｖ）」となる。

以上より、デプレッションｎ型ＦＥＴの場合の、満たすべき式は次の式ａからｄとなる。

式ａはトランジスタＴ０を高抵抗にし電流を流さず、電位Ｖ１が０Ｖにほぼ等しくなるための条件であり、式ｂはトランジスタＴ０を低抵抗にし電流を流し、電位Ｖ１がＶｒ１とほぼ等しくなるための条件であり、式ｃは電位Ｖ２がほぼ０Ｖとなるための条件であり、式ｄは電位Ｖ２がＶｐ以下となるための条件である。

なお、式ａからｄは、デプレッションｎ型ＦＥＴの場合であり、デプレッションｐ型ＦＥＴの場合は閾値電圧Ｖｐが正電位で、正負が逆転するため、次の式ｅ〜ｈとなる。

式ｅはトランジスタＴ０を高抵抗にし電流を流さず、電位Ｖ１が０Ｖにほぼ等しくなるための条件であり、式ｆはトランジスタＴ０を低抵抗にし電流を流し、電位Ｖ１がＶｒ１とほぼ等しくなるための条件であり、式ｇは電位Ｖ２がほぼ０Ｖとなるための条件であり、式ｈは電位Ｖ２がＶｐ以上となるための条件である。

以上のように、従来は制御電圧が２つ必要であったが、本発明の第１の実施形態による電源回路では、１つの制御電圧で切り替え動作が可能となる。
なお基準電位を２種類供給する必要があるが、これは一定の電位であるため、２種類の基準電位の制御は不要である。
例えば、制御される回路が４段の場合、従来の技術では２×４段＝８個の端子が必要であった。これに対して、本発明のインバータを用いると、１×４段＋２（基準電位用）＝６個の端子で済む。また、この２つの基準電位は他の回路と共用もできるため、実質は４個の端子で済む場合もある。

次に、第１の実施形態の電源回路の動作を、図３に示すデプレッションｎ型ＦＥＴのトランジスタモデルを用いたシミュレーションを用いて説明する。なお、同図において図１の各部に対応する部分には同一の符号を付け、その説明を省略する。

シミュレーションに用いたモデルの回路図を図３に示す。トランジスタの閾値電圧Ｖｐは約−０．６Ｖである。
また、図３に示すように、基準電位Ｖｒ１は−１．５Ｖであり、基準電位Ｖｒ２は３．０Ｖであり、制御端子の電圧Ｖｃは低値が−３．５Ｖであり、高値が−１．５Ｖである。また、Ｒ３は３ｋΩであり、Ｒ１は１ｋΩであり、Ｒ２は２ｋΩである。

次に、図３のデプレッションｎ型ＦＥＴのトランジスタモデルを用いたシミュレーションの結果を、図４の表を用いて説明する。
図４の表に示すように、制御端子の電位Ｖｃが−３．５Ｖのとき、出力端子１（Ｖ１）の電位は−０．００９４Ｖであり、出力端子２（Ｖ２）の電位は−１．３３３Ｖである。
また、制御端子の電位Ｖｃが−１．５Ｖのとき、出力端子１（Ｖ１）の電位は−１．４７８Ｖであり、出力端子２（Ｖ２）の電位は０Ｖである。

図４の表のシミュレーションの結果から、制御端子の電位（制御電圧Ｖｃ）（−３．５Ｖ、−１．５Ｖ）により、Ｖ１の値は（約０Ｖ、閾値電圧Ｖｐ以下）となり、Ｖ２の値は（閾値電圧Ｖｐ以下、０Ｖ）となり、Ｖ１とＶ２が制御端子の電位Ｖｃにより、互いに反転する出力の結果が得られた。

また、このシミュレーションにおける、基準電位のＶｒ１は−１．５Ｖであり、Ｖｒ２は３Ｖである。これらの基準電位の電圧は増幅器や逓倍器、ミキサ等で使用するゲート電圧、ドレイン電圧と共通化する事ができるため、ＭＭＩＣにおいて新たにＤＣ用のＰａｄを用意する必要が無い。

図５は、この発明の第２の実施形態による電源回路を示す回路図である。なお、同図において図１の各部に対応する部分には同一の符号を付け、その説明を省略する。
図５の第２の実施形態による電源回路においては、複数の電源回路を接続する場合に電源回路間のアイソレーションを確保するために、基準電位Ｖｒ１とトランジスタＴ０のドレインとの間に、抵抗Ｒ４（第４の抵抗）を接続する。
この抵抗Ｒ４の抵抗値が抵抗Ｒ３の抵抗値よりも十分小さければ（つまり、（抵抗Ｒ４の抵抗値）＜＜（抵抗Ｒ３の抵抗値））、トランジスタＴ０の低抵抗動作時に、Ｖ１がほぼＶｒ１に近い値を取る事ができる。

図５の第２の実施形態による電源回路の他の構成は、図１の第１の実施形態による電源回路と同様の構成である。そのため、図５に示す第２の実施形態による電源回路は、図１に示す第１の実施形態による電源回路と動作はほぼ同じである。

図６は、この発明の第３の実施形態による電源回路を示す回路図である。なお、同図において図１または図５の各部に対応する部分には同一の符号を付け、その説明を省略する。
第３の実施形態による電源回路は、出力端子１と出力端子２との間のアイソレーションを確保するために、図５の第２の実施形態による電源回路において、トランジスタＴ０のゲートと制御端子（Ｖｃ）（入力端子）との間に、抵抗ＲＴ０（第５の抵抗）を接続する。また、制御端子（Ｖｃ）（入力端子）と抵抗ＲＴ０（第５の抵抗）との接続部位が、直列接続された抵抗Ｒ１（第２の抵抗）と抵抗Ｒ２（第３の抵抗）とを介して正の基準電位Ｖｒ２（第２の電圧源）と接続される。

図６の第３の実施形態による電源回路の他の構成は、図５の第２の実施形態による電源回路と同様の構成である。そのため、図６に示す第３の実施形態による電源回路は、図５の第２の実施形態または図１に示す第１の実施形態による電源回路と動作はほぼ同じである。
なお、図６の第３の実施形態による電源回路において、抵抗Ｒ４は無くてもよい。抵抗Ｒ４が無い場合、図６の第３の実施形態による電源回路は、図１の第１の実施形態の電源回路において、トランジスタＴ０のゲートと制御端子（Ｖｃ）（入力端子）との間に、抵抗ＲＴ０（第５の抵抗）を接続する。また、制御端子（Ｖｃ）（入力端子）と抵抗ＲＴ０（第５の抵抗）との接続部位が、直列接続された抵抗Ｒ１（第２の抵抗）と抵抗Ｒ２（第３の抵抗）とを介して正の基準電位Ｖｒ２（第２の電圧源）と接続されるようにした電源回路と同様の構成である。

図７は、この発明の実施形態による第４の電源回路を示す回路図である。
図７に示すように、電源回路１と、電源回路２と、・・・・電源回路Ｎとの、Ｎ個の電源回路において、基準電位Ｖｒ１およびＶｒ２をそれぞれ共通にして接続し、接続した基準電位Ｖｒ１およびＶｒ２の端子をそれぞれ１つずつ用意する。
なお、図７に用いた電源回路１から電源回路Ｎは、それぞれ、発明の一実施形態による第１から第３のうち、いずれかの電源回路である。
また、それぞれの電源回路において、制御端子Ｖｃ１からＶｃＮ、および、出力端子１と２は、任意に接続することが可能である。
これにより、第４の電源回路においては、複数の電源回路がある場合、基準電位（Ｖｒ１およびＶｒ２）のための端子の数が２つでよく、電源回路が増大した場合においても、電源回路の基準電位用の端子数の増加を抑えることが可能となる。

なお、図７の電源回路１と、電源回路２と、・・・・電源回路Ｎのそれぞれの電源回路において、その内部の抵抗（抵抗Ｒ１や抵抗Ｒ２など）の抵抗値は、それぞれの電源回路において同一であってもよいし、異なっていてもよい。

次に、この発明の第５の実施形態による電源回路について説明する。
上記に説明した第１の実施形態から第４の実施形態の電源回路においては、トランジスタのドレイン端子とソース端子とを指定して説明した。
しかし、本発明はこれに限られるものではなく、トランジスタの、ドレイン端子とソース端子を入れ換えても、本発明の第１から第４の実の形態による電源回路を用いた減衰器、移相器、スイッチは、同様の動作および機能を得る事ができる。

つまり、例えば、図１の第１の実施形態の実施形態による電源回路において、図１に示すように、トランジスタＴ０（デプレッションｎ型ＦＥＴ）のソースが負の基準電位Ｖｒ１（第１の電圧源）に接続され、トランジスタＴ０のドレインが抵抗Ｒ３（第１の抵抗）を介してアース電位（接地電位）に接続され、トランジスタＴ０のゲートが直列接続された抵抗Ｒ１（第２の抵抗）と抵抗Ｒ２（第３の抵抗）とを介して正の基準電位Ｖｒ２（第２の電圧源）と接続される。
また、ゲートに負の制御端子（Ｖｃ）（入力端子）が接続され、ドレインに出力端子２（Ｖ２）（第１の出力端子）が接続され、抵抗Ｒ１と抵抗Ｒ２との接続部位に出力端子１（Ｖ１）（第２の出力端子）が接続される。

次に、本発明の実施形態による電源回路から得られるＶ１、Ｖ２を用いて、スイッチ、減衰器、移相器等の機能回路を制御する例を説明する。
一例として、第１の実施形態の電源回路を、減衰器へ適用した場合の例を、図８を用いて説明する。なお、同図において図１の各部に対応する部分には同一の符号を付け、その説明を省略する。

図８の減衰器においては、電源回路の出力端子１（Ｖ１）をトランジスタＴ１１とＴ１２のゲート端子に接続し、電源回路の出力端子２（Ｖ２）を抵抗Ｒ１０を介してトランジスタＴ１３のゲート端子に接続する。
また、ＲＦ信号入力端子にトランジスタＴ１３のドレインとトランジスタＴ１１のドレインとを接続し、ＲＦ信号出力端子にトランジスタＴ１３のソースとトランジスタＴ１２のソースとを接続し、トランジスタＴ１１のソースとトランジスタＴ１２のドレインとが接続し、トランジスタＴ１１のソースとトランジスタＴ１２のドレインとの接続部位が抵抗Ｒ１１を介して接地されている。
なお、トランジスタＴ０、Ｔ１１、Ｔ１２、Ｔ１３は、それぞれ、同じ種類（ｎ型またはｐ型）のＦＥＴである。
また、図８の減衰器において、他の構成と接続は、図１の第１の実施形態の電源回路と同様の構成である。

つまり、図８の減衰器においては、ＲＦ入力信号端子とＲＦ出力信号端子との間において、トランジスタＴ１３による回路と、トランジスタＴ１１とＴ１２とによる回路が、並列回路として電源回路を介して制御端子Ｖｃにより制御される。

以上に説明した図８の減衰器のように、本発明による第１の実施形態の電源回路を、スイッチ、減衰器、移相器等の機能回路へ適用することが可能である。また、本発明による第１の実施形態の電源回路により、２つの基準電位を用いて、１つの制御端子のみでスイッチ、減衰器、移相器等の機能回路を制御することが可能となる。

なお、図８においては、図１の第１の実施形態の電源回路を用いた場合について、説明しているが、これに限られるものではなく、第２から第３の実施形態の電源回路を用いることも可能である。

なお、本発明の電源回路として、ＧａＡｓＭＭＩＣプロセスにおける構成（実施形態）を通じて説明したがこれに限られるものではなく、本発明の電源回路は任意の設計プロセスにおいて構成可能である。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

本発明は、ＭＭＩＣプロセス技術に用いて好適である。

この発明の第１の実施形態による電源回路の回路図である。図１の第１の実施形態による電源回路の動作を示す表である。この発明の第１の実施形態による電源回路についてシミュレーションに用いた回路図である。図３のシミュレーションに用いた回路図のシミュレーション結果を示す表である。この発明の第２の実施形態による電源回路の回路図である。この発明の第３の実施形態による電源回路の回路図である。この発明の第４の実施形態による電源回路の回路図である。この発明の第１の実施形態による電源回路を減衰器に適応した減衰器の回路図である。インバータ回路を用いた電源回路の回路図である。ｎ型ＦＥＴとｐ型ＦＥＴとを用いて構成するインバータ回路の回路図である。エンハンスメント型ＦＥＴと抵抗とを用いて構成するインバータ回路の回路図である。

符号の説明

Ｔ０トランジスタ
Ｖ１出力端子１
Ｖ２出力端子２
Ｖｃ制御電圧
Ｖｒ１基準電位
Ｖｒ２基準電位
Ｒ１、Ｒ２、Ｒ３、Ｒ４，ＲＴ０抵抗
Ｔ１１，Ｔ１２，Ｔ１３トランジスタ
Ｒ１０，Ｒ１１抵抗

Claims

ドレインが第１の電圧源に接続され、ソースが第１の抵抗を介して接地部に接続され、ゲートが直列接続された第２の抵抗と第３の抵抗とを介して第２の電圧源に接続される電界効果トランジスタと、
前記ゲートに接続される入力端子と、
前記ソースに接続される第１の出力端子と、
前記第２の抵抗と第３の抵抗との接続部位に接続される第２の出力端子と、
を有することを特徴とする電源回路。
ソースが第１の電圧源に接続され、ドレインが第１の抵抗を介して接地部に接続され、ゲートが直列接続された第２の抵抗と第３の抵抗とを介して第２の電圧源に接続される電界効果トランジスタと、
前記ゲートに接続される入力端子と、
前記ドレインに接続される第１の出力端子と、
前記第２の抵抗と第３の抵抗との接続部位に接続される第２の出力端子と、
を有することを特徴とする電源回路。
前記電界効果トランジスタの閾値電圧をＶｐ、前記第１の電圧源の電位をＶｒ１、前記第２の電圧源の電位をＶｒ２、前記第２の抵抗の抵抗値をＲ１、前記第３の抵抗の抵抗値をＲ２とし、
前記入力端子の電位が２値をとり、２値のうち高い電位をＶｃ^ｈｉｇｈとし、２値のうち低い電位をＶｃ^ｌｏｗとするとき、前記電界効果トランジスタがｎ型の場合には次の式（ａ）から（ｄ）の関係式を満たし、前記電界効果トランジスタがｐ型の場合には次の式（ｅ）から（ｈ）の関係式を満たすことを特徴とする請求項１または請求項２に記載の電源回路。
前記第１の電圧源と前記電界効果トランジスタとの間に第４の抵抗が接続され、
前記第４の抵抗の抵抗値が前記第１の抵抗の抵抗値より小さい、
ことを特徴とする請求項１から請求項３に記載の電源回路。
前記入力端子が第５の抵抗を介して前記ゲートに接続され、
前記入力端子と前記第５の抵抗との接続部位が前記直列接続された第２の抵抗と第５の抵抗とを介して前記第２の電圧源に接続される、
ことを特徴とする請求項１から請求項４の電源回路。
前記電源回路を複数個有し、
前記複数個の電源回路のそれぞれの第１の電圧源への端子を接続し１つの第１の電圧源への端子とし、
前記複数個の電源回路のそれぞれの第２の電圧源への端子を接続し１つの第２の電圧源への端子とする、
ことを特徴とする請求項１から請求項５の電源回路。