JP2008010921A - 電源回路 - Google Patents
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Abstract
【解決手段】トランジスタT0(デプレッションn型FET)のドレインが負の基準電位Vr1(第1の電圧源)に接続され、トランジスタT0のソースが抵抗R3(第1の抵抗)を介してアース電位(接地電位)に接続され、トランジスタT0のゲートが直列接続された抵抗R1(第2の抵抗)と抵抗R2(第3の抵抗)とを介して正の基準電位Vr2(第2の電圧源)と接続される。また、ゲートに負の制御端子(Vc)(入力端子)が接続され、ソースに出力端子2(V2)(第1の出力端子)が接続され、抵抗R1と抵抗R2との接続部位に出力端子1(V1)(第2の出力端子)が接続される。
【選択図】図1
Description
なお、説明のための表記として、入力または出力が、高電位と低電位の2値をとる場合、「(高電位、低電位)」として表記する。以下表記は同様である。
従来のインバータ回路としては、例えば図10に示すn型FETとp型FETとを用いて構成する方法(参照:特許文献1)や、例えば図11に示すエンハンスメント型FETと抵抗とを用いて構成する方法(参照:非特許文献1)等がある。
このようにn型FETとp型FETのいずれか1種類のみしか無く、両方のトランジスタが提供されていない場合や、デプレッション型のみでエンハンスメント型FETが提供されていない場合、図10または図11で示した従来のインバータ回路は実現する事ができないという問題がある。
しかしながら、インバータを外付けにする場合は、MMICに供給する制御電圧は2つ必要となる。そのため、制御する回路の数をN個とすると、2xN個の制御電圧が必要となるという問題がある。また、MMIC内部のPad配列の増加、MMICパッケージの端子数の増大、実装基板面積の増大をもたらすという問題がある。
また、この本発明によれば、特に回路を複数用いる場合において、MMICのPad数およびパッケージの端子数を低減でき、ICの小型低コスト化に寄与する事ができるという効果を奏する。
図1に示すように、トランジスタT0(デプレッションn型FET)のドレインが負の基準電位Vr1(第1の電圧源)に接続され、トランジスタT0のソースが抵抗R3(第1の抵抗)を介してアース電位(接地電位)に接続され、トランジスタT0のゲートが直列接続された抵抗R1(第2の抵抗)と抵抗R2(第3の抵抗)とを介して正の基準電位Vr2(第2の電圧源)と接続される。
また、ゲートに負の制御端子(Vc)(入力端子)が接続され、ソースに出力端子2(V2)(第1の出力端子)が接続され、抵抗R1と抵抗R2との接続部位に出力端子1(V1)(第2の出力端子)が接続される。
なお、基準電位Vr1および基準電位Vr2は、それぞれの電圧源に接続され、電圧源から供給される電位である。
出力端子1および出力端子2からの出力は、制御電圧Vcにより制御され、それぞれ、アース電位〜基準電位Vr1間で遷移し、かつ互いに反転した出力電圧V1、V2である(それぞれの抵抗値や電圧を調節した場合)。
一方、制御電圧Vcと基準電位Vr1との電位差(Vc−Vr1)が、トランジスタT0の閾値電圧Vpより高く、ドレイン−ソース間の抵抗値(トランジスタT0のON抵抗値)が数Ω程度と小さい抵抗値となった場合、Vr1と0Vの電圧差によりドレイン−ソース間に電流が流れる。そのため、この場合には、電位V1は、V1≒Vr1となる。
つまり、制御電圧Vcが(低、高)の時、出力電圧V1は(0、Vr1)となる。
ここで基準電位Vr1をマイナス電位に設定した場合、制御電圧Vcが(低、高)に対し、出力電圧V1は(0、マイナス電位)つまり(高、低)となり、逆向きの電圧遷移を行う事ができる。
また、「高」「低」という表記は、それぞれ、電位が2値を取る場合に、2値の内電位が高い方を「高」とし、もう1つの電位を「低」とする、ということである。
図2に示すように、制御電圧(Vc)の値が、「低(マイナス電位)」の場合、出力端子1(V1)の電位は「高(0V)」となり、出力端子2(V2)の電位は「低(マイナス電位)」となる。
逆に、制御電圧(Vc)の値が、「高(マイナス電位)」の場合、出力端子1(V1)の電位は「低(マイナス電位)」となり、出力端子2(V2)の電位は「高(0V)」となる。
なお基準電位を2種類供給する必要があるが、これは一定の電位であるため、2種類の基準電位の制御は不要である。
例えば、制御される回路が4段の場合、従来の技術では2×4段=8個の端子が必要であった。これに対して、本発明のインバータを用いると、1×4段+2(基準電位用)=6個の端子で済む。また、この2つの基準電位は他の回路と共用もできるため、実質は4個の端子で済む場合もある。
また、図3に示すように、基準電位Vr1は−1.5Vであり、基準電位Vr2は3.0Vであり、制御端子の電圧Vcは低値が−3.5Vであり、高値が−1.5Vである。また、R3は3kΩであり、R1は1kΩであり、R2は2kΩである。
図4の表に示すように、制御端子の電位Vcが−3.5Vのとき、出力端子1(V1)の電位は−0.0094Vであり、出力端子2(V2)の電位は−1.333Vである。
また、制御端子の電位Vcが−1.5Vのとき、出力端子1(V1)の電位は−1.478Vであり、出力端子2(V2)の電位は0Vである。
図5の第2の実施形態による電源回路においては、複数の電源回路を接続する場合に電源回路間のアイソレーションを確保するために、基準電位Vr1とトランジスタT0のドレインとの間に、抵抗R4(第4の抵抗)を接続する。
この抵抗R4の抵抗値が抵抗R3の抵抗値よりも十分小さければ(つまり、(抵抗R4の抵抗値)<<(抵抗R3の抵抗値))、トランジスタT0の低抵抗動作時に、V1がほぼVr1に近い値を取る事ができる。
第3の実施形態による電源回路は、出力端子1と出力端子2との間のアイソレーションを確保するために、図5の第2の実施形態による電源回路において、トランジスタT0のゲートと制御端子(Vc)(入力端子)との間に、抵抗RT0(第5の抵抗)を接続する。また、制御端子(Vc)(入力端子)と抵抗RT0(第5の抵抗)との接続部位が、直列接続された抵抗R1(第2の抵抗)と抵抗R2(第3の抵抗)とを介して正の基準電位Vr2(第2の電圧源)と接続される。
なお、図6の第3の実施形態による電源回路において、抵抗R4は無くてもよい。抵抗R4が無い場合、図6の第3の実施形態による電源回路は、図1の第1の実施形態の電源回路において、トランジスタT0のゲートと制御端子(Vc)(入力端子)との間に、抵抗RT0(第5の抵抗)を接続する。また、制御端子(Vc)(入力端子)と抵抗RT0(第5の抵抗)との接続部位が、直列接続された抵抗R1(第2の抵抗)と抵抗R2(第3の抵抗)とを介して正の基準電位Vr2(第2の電圧源)と接続されるようにした電源回路と同様の構成である。
図7に示すように、電源回路1と、電源回路2と、・・・・電源回路Nとの、N個の電源回路において、基準電位Vr1およびVr2をそれぞれ共通にして接続し、接続した基準電位Vr1およびVr2の端子をそれぞれ1つずつ用意する。
なお、図7に用いた電源回路1から電源回路Nは、それぞれ、発明の一実施形態による第1から第3のうち、いずれかの電源回路である。
また、それぞれの電源回路において、制御端子Vc1からVcN、および、出力端子1と2は、任意に接続することが可能である。
これにより、第4の電源回路においては、複数の電源回路がある場合、基準電位(Vr1およびVr2)のための端子の数が2つでよく、電源回路が増大した場合においても、電源回路の基準電位用の端子数の増加を抑えることが可能となる。
上記に説明した第1の実施形態から第4の実施形態の電源回路においては、トランジスタのドレイン端子とソース端子とを指定して説明した。
しかし、本発明はこれに限られるものではなく、トランジスタの、ドレイン端子とソース端子を入れ換えても、本発明の第1から第4の実の形態による電源回路を用いた減衰器、移相器、スイッチは、同様の動作および機能を得る事ができる。
また、ゲートに負の制御端子(Vc)(入力端子)が接続され、ドレインに出力端子2(V2)(第1の出力端子)が接続され、抵抗R1と抵抗R2との接続部位に出力端子1(V1)(第2の出力端子)が接続される。
一例として、第1の実施形態の電源回路を、減衰器へ適用した場合の例を、図8を用いて説明する。なお、同図において図1の各部に対応する部分には同一の符号を付け、その説明を省略する。
また、RF信号入力端子にトランジスタT13のドレインとトランジスタT11のドレインとを接続し、RF信号出力端子にトランジスタT13のソースとトランジスタT12のソースとを接続し、トランジスタT11のソースとトランジスタT12のドレインとが接続し、トランジスタT11のソースとトランジスタT12のドレインとの接続部位が抵抗R11を介して接地されている。
なお、トランジスタT0、T11、T12、T13は、それぞれ、同じ種類(n型またはp型)のFETである。
また、図8の減衰器において、他の構成と接続は、図1の第1の実施形態の電源回路と同様の構成である。
V1 出力端子1
V2 出力端子2
Vc 制御電圧
Vr1 基準電位
Vr2 基準電位
R1、R2、R3、R4,RT0 抵抗
T11,T12,T13 トランジスタ
R10,R11 抵抗
Claims (6)
- ドレインが第1の電圧源に接続され、ソースが第1の抵抗を介して接地部に接続され、ゲートが直列接続された第2の抵抗と第3の抵抗とを介して第2の電圧源に接続される電界効果トランジスタと、
前記ゲートに接続される入力端子と、
前記ソースに接続される第1の出力端子と、
前記第2の抵抗と第3の抵抗との接続部位に接続される第2の出力端子と、
を有することを特徴とする電源回路。 - ソースが第1の電圧源に接続され、ドレインが第1の抵抗を介して接地部に接続され、ゲートが直列接続された第2の抵抗と第3の抵抗とを介して第2の電圧源に接続される電界効果トランジスタと、
前記ゲートに接続される入力端子と、
前記ドレインに接続される第1の出力端子と、
前記第2の抵抗と第3の抵抗との接続部位に接続される第2の出力端子と、
を有することを特徴とする電源回路。 - 前記第1の電圧源と前記電界効果トランジスタとの間に第4の抵抗が接続され、
前記第4の抵抗の抵抗値が前記第1の抵抗の抵抗値より小さい、
ことを特徴とする請求項1から請求項3に記載の電源回路。 - 前記入力端子が第5の抵抗を介して前記ゲートに接続され、
前記入力端子と前記第5の抵抗との接続部位が前記直列接続された第2の抵抗と第5の抵抗とを介して前記第2の電圧源に接続される、
ことを特徴とする請求項1から請求項4の電源回路。 - 前記電源回路を複数個有し、
前記複数個の電源回路のそれぞれの第1の電圧源への端子を接続し1つの第1の電圧源への端子とし、
前記複数個の電源回路のそれぞれの第2の電圧源への端子を接続し1つの第2の電圧源への端子とする、
ことを特徴とする請求項1から請求項5の電源回路。
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