JP4627923B2 - 発光素子アレイ、その発光素子アレイを用いた光プリンタヘッド及び光プリンタヘッドの駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、発光ダイオード等の複数の発光素子が列状に配設されて構成された発光素子アレイ、この発光素子アレイを用いた光プリンタヘッド及び光プリンタヘッドの駆動方法に関するものである。
【０００２】
【従来の技術】
図１７は、光プリンタヘッドを構成するための第１従来例の半導体発光装置である発光素子アレイを示す平面図である（特開昭６１−２０５１５３号公報参照）。同図において、１０１は半導体発光装置としての発光素子アレイ、１０３は発光ダイオード（ＬＥＤ）である発光素子、１１３は電極パッドであり、この発光素子アレイ１０１は１ｍｍあたり１０〜４８個程度の集積密度で発光素子１０３をアレイ状に集積している。これらの発光素子１０３に対して電極パッド１１３を１対１に対応させて設け、電極パッド１１３と外部回路とをボンディングワイヤで接続する。従って、電源電力は前述のボンディングワイヤを介して発光素子１０３に供給されることとなる。
【０００３】
そして、電極パッド１１３はワイヤボンディング接続を可能にするだけの十分なスペースを確保するために、基板１の両側に振り分けて設けられ、千鳥状に配列される。この発光素子１０３は、例えば１チップあたり６４〜２５６素子がモノリシックに形成され、１個の発光素子アレイ１０１を構成している。このような発光素子アレイ１０１を1個もしくは複数個、一枚の回路基板上に搭載することにより光プリントヘッドが構成されている。
【０００４】
図１８は、上述した第１従来例の発光素子アレイ１０１を用いて構成した従来第１の光プリンタヘッドの斜視図である。同図において、１０１は発光素子アレイ、１１０はこの発光素子アレイ１０１を搭載した回路基板、１１１は回路基板１１０に設けられた導電パターン、１１２は発光素子アレイ１０１の電極パッド１１３と回路基板１１０上の導電パターン１１１とを接続するボンディングワイヤ、１２０はＦＰＣ（フレキシブル印刷配線板）、１１９は発光素子アレイ１０１を駆動するドライバ、１２１はドライバ１１９のデータ入力端子からの配線であり、基板１１０上の導電パターン１１１は発光素子１０３のピッチとほぼ同ピッチに形成されている。
【０００５】
かかる光プリンタヘッドを組み立てる際は、まず回路基板１１０に発光素子アレイ１０１をダイボンディングによって搭載して接着し、次に接着した発光素子アレイ１０１の電極パッド１１３と回路基板１１０上の導電パターン１１１とをボンディングワイヤ１１２により接続する。一方、ＦＰＣ１２０上にインナリードボンディング等によって接続されたドライバ１１９の出力配線（発光素子アレイ１０１方向）は回路基板１１０上の導電パターン１１１にレーザーまたは熱圧着等によって接続される。これによって、発光素子１０３とドライバ１１９の出力配線は１対１に対応し、電流がボンディングワイヤ１１２を介して発光素子１０３に供給される。ドライバ１１９への入力信号および印加電圧はＦＰＣ１２０の配線１２１を介して発光素子１０３やドライバ１１９に供給される。
【０００６】
図１９は、従来第２の光プリンタヘッドの斜視図である。同図において、１０１は発光素子アレイ、１１２はボンディングワイヤ、１１９はドライバ、１２１はこのドライバ１１９への入力信号を供給すべく回路基板１１０上に設けられた入力配線（入力信号パターン）である。
【０００７】
この図１９に示す光プリンタヘッドは、まず回路基板１１０に発光素子アレイ１０１とドライバ１１９をダイボンディング等により搭載して接着する。次に、発光素子アレイ１０１の電極パッド１１３とドライバ１１９の出力電極とをボンディングワイヤ１１２によって１対１で直接接続する。
【０００８】
一方、ドライバ１１９の入力電極は基板１１０上の入力信号パターン１２１に前記出力電極と同様にボンディングワイヤ１１２を介して直接接続する。
【０００９】
上述した２つの従来例を比較すると、ドライバ１１９と発光素子アレイ１０１との接続方法が異なっている。すなわち、従来第１の光プリンタヘッドでは、図１８に示すようにドライバ１１９の出力配線を一旦、回路基板１１０上の導電パターン１１１にボンディングしてから発光素子アレイ１０１と接続するが、従来第２の光プリンタヘッドでは、図１９に示すようにドライバ１１９と発光素子アレイ１０１を直接ボンディングして接続する。
【００１０】
また、従来第１の光プリンタヘッドも従来第２の光プリンタヘッドも、１チップの発光素子アレイ１０１を発光・駆動させるのに２チップのドライバ１１９を使用する点は共通している。
【００１１】
なお、発光素子アレイ１０１の電極パッド１１３の配列は、図１７に示されているように、発光素子１０３の配列方向にわたって千鳥状となすのが一般的であるが、これを発光素子１０３に対してどちらか一方の側にのみ（片側取り出し方法）に形成することも可能であり、その場合、１チップの発光素子アレイ１０１を１チップのドライバ１１９で発光・駆動させることができる。
【００１２】
しかしながら、上述した従来第１、第２の光プリンタヘッドによれば、いずれの光プリンタヘッドも発光素子アレイ１０１と外部ドライバ１１９のボンディング数が極めて多いことから、高度のボンディングピッチ精度が要求されており、光プリンタヘッドの生産性を向上させることが困難であった。
【００１３】
また、上述した従来第１，第２の光プリンタヘッドにおいては、発光素子アレイの総数の半数乃至同数のドライバＩＣを備えていることから、このような多くのドライバＩＣを回路基板上に実装するための広いスペースや実装工程が必要であり、このことが光プリンタヘッドの製造コストの低減の阻害要因となっている。
【００１４】
更に、上述した従来第１、第２の光プリンタヘッドにおいては、発光素子アレイとドライバＩＣとが並設されているため、光プリンタヘッドの副走査方向の幅狭化が難しく、このことが光プリンタヘッドを小型化するにあたり大きな障害となっていた。
【００１５】
また更に従来第１、第２の光プリンタヘッドに使用される第１従来例の半導体発光装置においては、ワイヤボンディング工程の精度と電極パッドの狭ピッチ化の限界が、発光素子間の狭ピッチ化の大きな阻害要因となっており、例えば１２００ｄｐｉ（ドット／インチ）に要求される２２μｍ未満の発光素子間ピッチの実現を困難にしている。
【００１６】
このようなことから、発光素子１０３と電極パッド１１３だけしか形成されていなかった発光素子アレイ１０１に、更にドライバをモノリシックに形成することで、上記従来例で行われていたボンディング数を大幅に削減し、信頼性の向上、製造コストの低廉化および発光素子の狭ピッチ化による高品質印画を可能とする方法が提案されている。
【００１７】
図２０は、光プリンタヘッドを構成するための第２従来例にかかる半導体発光装置である発光素子アレイの平面図である（米国特許第4,587,717号明細書参照）。ここで、モノリシック回路の形成は、同一チップ内にＧａＰ発光ダイオードである発光素子１０３、その駆動回路１２２を構成する出力回路１２２ａおよび信号処理回路１２２ｂがシリコン基板２上にモノリシックに形成されており、発光素子１０３に出力回路１２２ａからの画像データがパラレル、シリアル、若しくはシリアル／パラレル混在で供給される。
【００１８】
図２１は、光プリンタヘッドを構成するための第３従来例にかかる半導体発光装置である発光素子アレイの断面図である（特公平６―９４２１６号公報参照）。同図において、１０２はシリコン基板であり、このシリコン基板１０２上に複数個の発光ダイオードである発光素子１０３と、これらの発光素子１０３を駆動する複数個のドライバ素子１０９を備え、各発光素子１０３と各ドライバ素子１０９が１対１に対応するようにモノリシックに集積化させる。これによって、６４〜２５６素子程度の発光素子１０３及びドライバ素子１０９を有する発光素子アレイ１０１が形成される。
【００１９】
図中の１２４は素子分離層であり、該素子分離層１２４は隣接する発光素子１０３間の光学的分離および発光素子１０３とドライバ素子１０９間の電気的分離を行う。この素子分離層１２４は発光素子１０３の周囲のシリコン基板１０２上に設けられている。また配線部１０６は、発光素子１０３と該発光素子１０３に対応するドライバ素子１０９とを電気的に接続する。電極パッド１１３はシリコン基板１０２上に形成され、ドライバ素子１０９を介して発光素子１０３を駆動するための信号供給に必要な数、例えば１チップの発光素子アレイ１０１に対して６〜７個程度設けられる。拡散抵抗１０８は、発光素子１０３とオーミックコンタクトを形成するとともに、シリコン基板１０２との絶縁分離を行い、発光素子１０３とドライバ素子１０９の間の電流を制限する。なお、絶縁層１０７はドライバ素子１０９上に設けられる。
【００２０】
図２２は図２１に示した発光素子アレイ１０１の等価回路図である。この等価回路図は、１つの発光素子１０３についてのものであるが、各発光素子１０３について電流制限用抵抗として機能する拡散抵抗１０８とドライバ素子１０９とが接続されている。すなわち、ドライバ素子１０９と図示しない論理回路（レジスタ）によって発光素子１０３を選択的に発光させるように構成されている。発光素子１０３を発光させるには、ドライバ素子１０９をオン状態として定電圧Ｖｄｄを印加する。この時、発光素子１０３に流れる電流は拡散抵抗８を介して供給される。
【００２１】
図２３は図２１の発光素子アレイ１０１を複数個用いて構成した従来第３の光プリンタヘッドの斜視図である。同図において、１１０は回路基板であり、この回路基板１１０上に全ての発光素子１０３の配列が直線状となるように複数個の発光素子アレイ１０１が配列・搭載されて接着剤により固定される。これら発光素子アレイ１０１の電極パッド部と回路基板１１０上に形成された回路パターン（導電パターン）１１１がボンディングワイヤ１１２により接続される。この回路パターン１１１と導通するように回路基板１１０上に設けたインターフェース用の入力コネクタ１２５を介して論理回路信号および電力が各発光素子アレイ１０１に供給される。
【００２２】
また、上述した第３従来例の発光素子アレイでは、定電圧Ｖｄｄが発光素子アレイの各発光素子１０３に共通に印加される。この場合、各発光素子１０３は、図示されていない論理回路（シフトレジスタ）によってドライバ素子のトランジスタを制御することによって駆動される。
【００２３】
この場合、ボンディングパッド数は論理回路信号および発光素子駆動用の定電圧を供給する６〜７本程度となるものの、定電圧駆動のため、発光素子アレイ１０１内および発光素子間の発光バラツキの補正が困難である。
【００２４】
また、従来の発光素子アレイにおいては、通常、発光素子１０３の発光強度が発光素子アレイ１０１内や発光素子アレイ１０１の製造ロット間でばらついている。このようなバラツキは、光プリンタヘッドを用いたプリンタの印画品質に直接影響を及ぼすため、一般的に発光強度のバラツキが発光素子アレイ内で±１０％未満に抑えられている一部の発光素子アレイのみが良品として取り扱われ、それ以外の多くの発光素子アレイは不良品と判定されて廃棄されるため、発光素子アレイの製造歩留りが悪いという問題がある。
【００２５】
そこで、従来の光プリンタヘッドでは、発光素子アレイを駆動するドライバに発光素子アレイ間の発光強度のバラツキを補正する機能を持たせることで、発光素子アレイの良品幅を広げ、歩留りを向上させる方法が取られている。
【００２６】
この補正は、光プリンタヘッドに配線実装された発光素子アレイを定電圧駆動させた時の発光強度のバラツキを初期値として測定後、発光素子アレイ内および発光素子アレイ間で発光強度が均一化されるように、各発光素子の駆動電圧（電流）を調整する方法があるが、この方法にも次の２通りがある。
【００２７】
第１の補正方法は、発光素子に直列に接続された抵抗成分を初期値に応じて調整（トリミング）することによって、定電圧が印加された時の発光素子に流れる電流値を調整する方法である。
【００２８】
第２の補正方法は、初期値に応じて画像データに重畳された補正データによって、ドライバ素子を構成するトランジスタの出力を調整する方法である。
【００２９】
図２４に第２の補正方法で１６段階の補正を行うドライバ回路のブロック図を示す。ここで、発光素子の１ドットあたり出力の異なるトランジスタが最低４つ必要になると共に、その各々のトランジスタに補正データを入力するために駆動する発光素子の数と同数のパラレル出力を持ったシフトレジスタおよびラッチにより形成される補正回路１２６が最低４段必要になる。
【００３０】
この第１の補正方法を第３従来例に適用した場合、図２２に示す拡散抵抗１０８の抵抗値を調整する必要がある。しかし、光プリンタヘッドに配線実装した後に、ドーパント拡散の濃度や深さおよびアニール処理等の調整により拡散抵抗値を調整することは困難である。拡散抵抗とは別に抵抗値のトリミングが可能な薄膜抵抗配線やその他トリミング回路をモノリシックに形成する必要がある。
【００３１】
また、第２の補正方法を第３従来例に適用した場合、各階調に対応した複数段のシフトレジスタとラッチを更にモノリシックに形成する必要がある。
【００３２】
これらのことから、第３従来例の発光素子アレイでは、モノリシックに形成するドライバ回路の規模がその機能に伴って大きくなり、チップサイズが大型化するため、ウエハ１枚あたりのチップ取れ数が低減することになる。
【００３３】
更に、モノリシックに形成するドライバ回路の規模に比例して、発光素子アレイの製造歩留りは低下する。このことは、第２従来例の発光素子アレイについても同様である。すなわち、上述のような第２、第３従来例の発光素子アレイの問題点から、接続端子数の大幅な低減による工程歩留りの向上とドライバチップ数の低減によるコスト削減の効果から得られる光プリンタヘッドの製造コスト低減および信頼性向上の効果を相殺する。よって、第２、第３従来例は製造コストの面から実現性が低い技術といえる。
【００３４】
本発明は、このような事情に鑑みてなされたもので、発光素子の発光強度のバラツキを容易に小さくすることができ、小型化及び低コスト化を図ることができる発光素子アレイ、その発光素子アレイを用いた光プリンタヘッド、及び、光プリンタヘッドの駆動方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明に係る発光素子アレイは、列状に配設され、複数の駆動グループに区分された複数の発光素子と、各駆動グループの各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段と、を半導体基板上に備え、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものである。
【００３６】
【課題を解決するための手段】
また、本発明に係る発光素子アレイは、列状に配設され、複数の駆動グループに区分された複数の発光素子、各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子、および各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段を含む発光素子アレイと、前記複数の駆動グループに区分された導通駆動手段に各駆動グループ毎に同じタイミングで駆動信号を供給して当該導通駆動手段を各駆動グループ毎に同じタイミングで駆動させると共に、前記複数の駆動グループに区分されたスイッチング素子が各駆動グループ毎に同じタイミングで個別的に導通されたときに当該スイッチング素子の接続されている各駆動グループの発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段と、を備え、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであり、前記発光制御手段は、各駆動グループのスイッチング素子が複数単位で導通されたときに当該スイッチング素子に接続されている各発光素子に発光信号を供給して当該発光素子を同時に駆動させるものであることを特徴とする。
【００３７】
また、前記発光制御手段は、前記各駆動グループの発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整してもよい。
【００３８】
また、前記発光信号の信号レベルは、発光素子に流れる電流値、発光素子への電流の通電時間、または発光素子に流れる電流量で表されるものであってもよい。
【００４７】
【発明の実施の形態】
以下、本発明の半導体発光装置である発光素子アレイと、この発光素子アレイを用いて構成した光プリンタヘッドを添付図面に基づいて詳細に説明する。なお、各図は、この発光素子アレイ及び光プリンタヘッドの作製工程中で得られた構造体を、この発明が理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示したものである。
【００４８】
図１は、本発明の第１の実施形態に係る発光素子アレイを用いて構成した光プリンタヘッドの要部断面図である。なお、本発明に係る光プリンタヘッドは、複数の発光素子アレイが回路基板上に実装されて構成される。同図において、半導体発光装置である発光素子アレイ１は、シリコン基板２上に、ライン状（列状）に配置された発光ダイオードからなる複数個の発光素子３、各発光素子３への通電を制御すべく発光素子３に１対１に対応して設けられた制御端子付きのスイッチング素子としての電界効果型トランジスタを含む複数個の出力トランジスタ回路４、各出力トランジスタ回路４のオン・オフを制御するシフトレジスタ回路５等が半導体製造技術を用いて形成されてなるものである。これら出力トランジスタ回路４およびシフトレジスタ回路５から発光ダイオードの駆動を制御するドライバ回路９が構成される。
【００４９】
なお、各発光素子３に対応して設けられたスイッチング素子としては、電界効果型トランジスタの他にバイポーラトランジスタなどを用いることもできる。また、シリコン基板２上に、出力トランジスタ回路４やシフトレジスタ回路５等に接続される電極パッド１４〜１８が印刷などの適宜の手段で形成されている。
【００５０】
このような構成の発光素子アレイ１では、まずシリコン基板２上に出力トランジスタ回路４およびシフトレジスタ回路５からなるドライバ回路９を形成した後、複数個の発光素子３が列状に形成され、最後に配線部６、絶縁層７、抵抗層８、電極パッド１４〜１８等が形成される。
【００５１】
すなわち、シリコン基板２上への発光素子３の形成は、ドライバ回路９を形成した後に形成される。金属薄膜からなる配線部６は、シリコン半導体からなるドライバ回路９および化合物半導体からなる発光素子３を形成した後に形成される。
【００５２】
シリコン半導体は、化合物半導体からなる発光素子よりも熱履歴に強いため、ドライバ回路９を発光素子３の形成よりも前に形成する。また、金属薄膜からなる配線部６は、４００℃以下の低温でも半導体と反応して回路を破壊するため、比較的高温において形成されるシリコン半導体および化合物半導体の形成後に形成する。
【００５３】
微細配線が必要な出力トランジスタ回路４およびシフトレジスタ回路５からなるドライバ回路９は、微細加工技術が確立しており、しかも製造コストが安価なシリコンＣＭＯＳ回路で構成することが適当である。また、発光素子３には、発光効率が高く、信頼性が高い化合物半導体を用いることが適当である。
【００５４】
なお、シリコン基板２は、従来周知の半導体製造技術によって形成する。一方、シリコン基板２上への化合物半導体の形成は、従来周知のＭＯＣＶＤ（有機金属化学蒸気蒸着）法による２段階成長法で行う。
【００５５】
また、ドライバ回路９は、単純な構造の出力トランジスタ回路４およびシフトレジスタ回路５からなるため、ドライバ回路９の配線部６は、ポリシリコンによる配線を除くと、すくなくとも１層の金属薄膜で形成することができ、製造コストの削減とともに信頼性の向上が図れる。
【００５６】
また、出力トランジスタ回路４を構成するスイッチング素子は、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳなどからなる電界効果型トランジスタにより形成され、シリコン基板２のドーピングタイプや発光素子３のダイオード特性、あるいは駆動電源の正負によって適宜の特性のものが選択される。勿論、上記したように電界効果型トランジスタに代えてバイポーラトランジスタなどの他のスイッチング素子を用いることもできる。
【００５７】
更に、発光ダイオードのようなダイオード特性をもつ発光素子３では、カソード電極あるいはアノード電極と出力トランジスタ回路４とは、配線レイアウトや出力トランジスタ回路４の構造等により接続関係が適宜決定される。すなわち、本実施形態においては、出力トランジスタ回路４のスイッチング素子としてＮチャネルの電界効果型トランジスタを形成しているので、例えば、電界効果型トランジスタのソースを発光素子３のアノードに、ドレインを発光素子３のアノードに駆動信号を供給する共通電源ラインに、ゲートをバッファを介してシフトレジスタ回路５に接続する。なお、発光素子３のカソード側は全てグランド（ＧＮＤ）に接続される共通ラインに接続される。
【００５８】
また、ドライバ回路９を構成する出力トランジスタ回路４は、移動度の高い化合物半導体を用いて形成しても良い。これにより、出力トランジスタ回路４の小型化ができる。また、発光素子３は、無機系や有機系のＥＬ材料を用いて形成しても良い。
【００５９】
なお、電流制限用として用いる抵抗層８は、外部ドライバ１９（図３）に電流制限機能を備えている場合、省略しても良い。また、多層配線構造となる各出力トランジスタ回路への電源ライン間は、酸化珪素（ＳｉＯ2）のような絶縁膜により絶縁されるが、酸化珪素に代えてエアーブリッジにより絶縁することもできる。
【００６０】
このように構成された発光素子アレイ１は、その複数個が回路基板１０に実装され、各電極パッド１４〜１８と、外部ドライバの搭載された回路基板１０上に印刷などの適宜の手段で形成されてなる回路パターン１１とがボンディングワイヤ１２により接続されることで光プリンタヘッドが構成される。
【００６１】
図２は、本発明に係る発光素子アレイ１の回路構成の一例を示す平面図である。すなわち、発光素子アレイ１は、発光素子３、出力トランジスタ回路４およびシフトレジスタ回路５の３種類の機能素子（回路）で構成される。
【００６２】
電極パッド１４〜１８の個数は、本実施形態のように５個にまで減らすことができる。この場合、電極パッド１４はグランド（ＧＮＤ）用、電極パッド１５はドライバ回路電源（ＶＤＤ）用、電極パッド１６はリセット信号（ＲＳＴ）用、電極パッド１７はブロック信号（ＢＬＫ）用、電極パッド１８は発光素子駆動信号（Ｉ）用とされる。すなわち、電極パッド１４〜１８は、外部ドライバから上記４種類の信号の供給を受けるための端子として機能する。このように、本実施形態では、電極パッドの数を５個にまで減らすことができることから、発光素子アレイ１の小型化とコストの削減ができるだけでなく、回路基板１０に対する実装コストを飛躍的に削減できる。
【００６３】
また、上述したシリコン基板２は矩形状をなしており、複数個の発光素子３はシリコン基板２の一方の長辺に沿って配列され、複数個の電極パッド１４〜１８は他方の長辺に沿って配列される。従って、図１に示すように、発光素子アレイ１と回路基板１０の回路パターン１１との接続方向は一方向となり、実装工程の簡略化が図れる。
【００６４】
更に、発光素子３と電極パッド１４〜１８間に、ドライバ回路９を配置するため、発光素子３と電極パッド１４〜１８との間の間隔は２００μｍ以上あける。これにより、電極パッド１４〜１８に接続したボンディングワイヤ１２による発光素子３の反射光を低減することができ、印画品質の向上が図れる。
【００６５】
ここで、発光素子３を列状に配置したシリコン基板２の長尺方向をチップ長さ、それと直行する方向をチップ幅とする。以上の構成による発光素子アレイ１０１のチップ長さは、印画解像度に対応した発光素子３の配列ピッチで決定される。すなわち、６００ｄｐｉではピッチ間隔が４２μｍ、１２００ｄｐｉでは２１μｍであるため、発光素子３が１２８個列状に配置された場合、６００ｄｐｉではチップ長さは５．４ｍｍとなり、１２００ｄｐｉでは２．７ｍｍとなる。
【００６６】
また、出力トランジスタ回路４およびシフトレジスト回路５の１出力あたりのピッチは、ほぼ発光素子３と同じピッチである。
【００６７】
図３は、図２に示す発光素子アレイ１の等価回路を示す図である。ここで、Ｌ１〜Ｌ１２８は、列状に配置された発光ダイオードからなる発光素子３を示し、ＴＲ１〜ＴＲ１２８は、各発光素子Ｌ１〜Ｌ１２８に接続された出力トランジスタ回路４を構成する電界効果型トランジスタを示している。また、ＢＦ１〜ＢＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に接続されたバッファを示し、ＦＦ１〜ＦＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に駆動信号を供給するシフトレジスタ回路５を構成するフリップ・フロップを示している。なお、電界効果型トランジスタＴＲ１〜ＴＲ１２８は、本実施形態ではＮチャネル型のものである。また、電界効果型トランジスタＴＲ１〜ＴＲ１２８は、バックゲート付きのものを用いることが動作安定性の点で好ましい。
【００６８】
ここで、発光素子Ｌ１〜Ｌ１２８の各カソードはグランド（ＧＮＤ）に接続される第１の共通ラインＣＭ１に接続され、各アノードは電界効果型トランジスタＴＲ１〜ＴＲ１２８のソースに接続されている。電界効果型トランジスタＴＲ１〜ＴＲ１２８の各ドレインは、発光素子駆動信号（Ｉ）用の電極パッド１８に接続された第２の共通ラインＣＭ２に接続され、電界効果型トランジスタＴＲ１〜ＴＲ１２８の各ゲートは、バッファＢＦ１〜ＢＦ１２８を介して対応するフリップ・フロップＦＦ１〜ＦＦ１２８のＱ−出力端子に接続されている。
【００６９】
フリップ・フロップＦＦ１〜ＦＦ１２８の各φ入力端子は、バッファを介してブロック信号（ＢＬＫ）用の電極パッド１７に接続された第３の共通ラインＣＭ３に接続されている。初段のフリップ・フロップＦＦ１のＳ−入力端子及び２段目以降のフリップ・フロップＦＦ２〜ＦＦ１２８の各Ｒ−入力端子は、アンプを介してリセット信号（ＲＳＴ）用の電極パッド１６に接続された第４の共通ラインＣＭ４に接続されている。
【００７０】
なお、初段のフリップ・フロップＦＦ１は、リセット信号（ＲＳＴ）によりセットされ、次のブロック信号（ＢＬＫ）の立ち下がりでリセットされるように、セット付きのＤ形フリップ・フロップとされている。２段目以降のフリップ・フロップＦＦ２〜ＦＦ１２８は、リセット付きのＤ形フリップ・フロップである。また、Ｄｏ１〜Ｄｏ１２８は、フリップ・フロップＦＦ１〜ＦＦ１２８のＱ−端子から出力される駆動信号を示す。
【００７１】
各フリップ・フロップＦＦ１〜ＦＦ１２８から出力される駆動信号Ｄｏ１〜Ｄｏ１２８は、大出力の電界効果型トランジスタＴＲ１〜ＴＲ１２８を駆動させるため、２段構成のバッファＢＦ１〜ＢＦ１２８を介して電界効果型トランジスタＴＲ１〜ＴＲ１２８のゲートに供給されるようになっているが、このバッファＢＦ１〜ＢＦ１２８はフリップ・フロップＦＦ１〜ＦＦ１２８のＱ−出力部にバッファ回路を内蔵させることによって省略することができ、これにより発光素子アレイ１を小型化することができる。また、電極パッド１６および電極パッド１７からは、外部ドライバ側から侵入するノイズによる過大電圧から保護する保護回路を介してフリップ・フロップＦＦ１〜ＦＦ１２８にリセット信号およびブロック信号が供給されるようにすることが好ましい。
【００７２】
なお、グランド（ＧＮＤ）用の電極パッド１４およびドライバ回路電源（ＶＤＤ）用の電極パッド１５は、図略の配線を介してドライバ回路９を構成するシフトレジスタ回路５などに接続されるようになっている。
【００７３】
図４は、図３に示すように回路構成された発光素子アレイ１の動作を説明するための信号シーケンスを示す図である。
【００７４】
シフトレジスタ回路５を構成するフリップ・フロップＦＦ１〜ＦＦ１２８に、リセット信号（ＲＳＴ）とブロック信号（ＢＬＫ）の２種類の信号が電極パッド１６と電極パッド１７からそれぞれ入力されるようになっている。最初に、初段のフリップ・フロップＦＦ１が電極パッド１６から入力されたリセット信号によりセットされ、電極パッド１７から入力されたブロック信号の立ち下がりでリセットされる。このリセットと同時に２段目のフリップ・フロップＦＦ２がセットされ、次のブロック信号の立ち下がりでリセットされる。
【００７５】
同様にして、３段目以降のフリップ・フロップＦＦ３〜ＦＦ１２８が前段のフリップ・フロップのリセットと同時にセットされ、順次入力されるブロック信号の立ち下がりでリセットされる。このように、フリップ・フロップＦＦ１〜ＦＦ１２８が順番にセットおよびリセットされることで各Ｑ−端子から駆動信号Ｄｏ１〜Ｄｏ１２８が順次出力される。すなわち、各フリップ・フロップＦＦ１〜ＦＦ１２８は、リセット信号によりセットされたときにＱ−端子から駆動信号が出力され、ブロック信号の立ち下がりでリセットされたときにその駆動信号の出力が停止される。
【００７６】
このように、フリップ・フロップＦＦ１〜ＦＦ１２８から駆動信号Ｄｏ１〜Ｄｏ１２８が順番に出力されて各電界効果型トランジスタＴＲ１〜ＴＲ１２８のゲートに順番に供給されることにより、各電界効果型トランジスタＴＲ１〜ＴＲ１２８はドレイン−ソース間がその駆動信号の供給期間だけ導通されてオン状態となる。すなわち、フリップ・フロップＦＦ１〜ＦＦ１２８から構成されたシフトレジスタ回路５は、各電界効果型トランジスタＴＲ１〜ＴＲ１２８の制御端子であるゲートに、各発光素子Ｌ１〜Ｌ１２８の配列の順序で駆動信号を順番に供給することにより各電界効果型トランジスタＴＲ１〜ＴＲ１２８のドレイン−ソース間を選択的（個別的）に導通させる駆動手段を構成する。
【００７７】
一方、各電界効果型トランジスタＴＲ１〜ＴＲ１２８のオン状態と同期して電極パッド１８から第２の共通ラインＣＭ２を介して発光信号である発光素子駆動信号（画像データ）が供給され、これにより対応する各発光素子Ｌ１〜Ｌ１２８が順次駆動される。すなわち、外部ドライバから電極パッド１８を介してシリアルに供給される画像データがパラレルの画像データに変換され、各発光素子Ｌ１〜Ｌ１２８に画像データが分配され、各発光素子Ｌ１〜Ｌ１２８の発光出力が制御されることになる。
【００７８】
なお、図４に示されているＣＬＫ信号は、外部回路で生成されるクロック信号であり、全体の動作の同期をとるためのものである。
【００７９】
このようにシフトレジスタ回路５からの駆動信号によって複数個の出力トランジスタ回路４のオン・オフを順次切り換えながら、電極パッド１８から入力されるシリアルデータに対応させてアノード側の第２の共通ラインＣＭ２に流れる電流値等を可変させることにより、複数個の発光素子３（Ｌ１〜Ｌ１２８）が１個ずつ選択的（個別的）に発光・駆動される。
【００８０】
すなわち、発光素子３の発光時、各発光素子３に流れる電流レベル（ハイレベル）を調整したり、各発光素子３に流れる一定値の電流による通電時間を調整したりすることにより、発光素子３の光量が個々に調整され、これにより発光素子３の発光バラツキの補正や印画の高品質化に必要な階調制御が行われる。この結果、各発光素子３からは、バラツキに応じて発光出力補正された発光出力や画像データに対応して階調制御された発光出力が得られる。
【００８１】
なお、本実施形態では、発光素子３に流れる電流値や通電時間を調整することで発光素子３の発光バラツキの補正や階調制御を行うようにしているが、発光素子３毎に電流量（電流値×時間）を調整したり、発光素子３に印加される電圧レベルや電圧の印加時間を調整するようにしても発光素子３の発光バラツキの補正や階調制御を行うことができる。
【００８２】
また、本実施形態では、出力トランジスタ回路４を構成する電界効果型トランジスタとしてＮチャネルのものを用いるようにしているが、Ｐチャネルのものを用いることも可能である。この場合、発光素子３のアノードを第１の共通ラインＣＭ１に接続し、カソードを電界効果型トランジスタを介して第２の共通ラインＣＭ２に接続するようにすればよい。さらに、この場合、第２の共通ラインＣＭ２の電流はローレベルに設定されることになる。また、本実施形態では、電界効果型トランジスタを発光素子３のアノードと第２の共通ラインＣＭ２との間に接続するようにしているが、発光素子３のカソードと第１の共通ラインＣＭ１との間に接続するようにしてもよい。この場合、グランドに接続される共通ラインを第２の共通ラインＣＭ２と呼び、電極パッド１８に接続される共通ラインを第１の共通ラインＣＭ１と呼ぶ。
【００８３】
図５は、本発明の第１の実施形態に係る発光素子アレイ１を外部ドライバ２５が搭載された回路基板１０上に複数個搭載して成る光プリンタヘッド２４の構成を示す平面図である。各発光素子アレイ１の各発光素子は、発光強度のバラツキを補正する機能および階調制御機能をもつ外部ドライバ２５から供給されるシリアルデータ（発光素子駆動信号）により発光出力が制御される。また、各発光素子をスイチングするドライバ回路９（図１）は、外部ドライバ２５からのリセット信号やブロック信号と同期して駆動される。
【００８４】
外部ドライバ２５は、例えば、各発光素子３に供給する発光素子駆動信号を生成するための定電流出力回路、発光素子３の発光強度のバラツキ補正や階調制御などを行うための電流補正用や時間補正用のシフトレジスタ、発光素子３に供給する発光素子駆動信号を対応する発光素子毎に順次切り換えるための動作切換え回路、クロック信号を出力するためのクロックカウンタなどの所定の回路が半導体基板上に集積化されて形成されている。
【００８５】
上記の定電流出力回路からは、光プリンタヘッドを構成する複数の発光素子アレイ１に供給するための発光素子駆動信号が同時に出力される。また、電極パッド１５に供給されるドライバ回路電源および電極パッド１６に供給されるリセット信号は、外部ドライバ２５の前段に設けられている制御回路から出力されたものが外部ドライバ２５を介して供給される。また、発光素子駆動信号として発光素子３に電圧が印加される場合には、定電流出力回路に代えて定電圧出力回路を用いることができる。
【００８６】
このように構成されている外部ドライバ２５は、各出力端子が図３に示す電極パッド１６〜１８に接続され、図４に示すタイミングでリセット信号、ブロック信号、発光素子駆動信号が出力され、対応する電極パッド１６〜１８に供給される。ここで、各発光素子３に供給される発光素子駆動信号は、前段に設けられている制御回路などのメモリに各発光素子３の発光強度のバラツキに対応させて補正値が記憶されており、この記憶されている補正値に基づいて各発光素子３に供給されるようになっている。
【００８７】
このように構成された光プリンタヘッド２４では、発光素子アレイ１の１個（１チップ）あたりのボンデングワイヤの数は５本であり、従来の１２８個の発光素子を有する発光素子アレイの場合に比べ、回路基板１０の回路パターン１１との接続に使用されるボンデングワイヤ１２の数は１３分の１乃至２６分の１まで削減することができる。これにより、実装コストの大幅な削減とともに、光プリンタヘッドの低コスト化および信頼性の向上を図ることができる。
【００８８】
また、回路パターン１１よりも大きな占有面積を必要とする電極パッドの数も上述と同様に１３分の１あるいは２６分の１まで削減することができる。これにより、回路基板１０の短尺方向の長さを大幅に短縮することができ、光プリンタヘッド２４のコストを低減するだけでなく、光プリンタヘッド２４の小型化を図ることができる。
【００８９】
以上説明したように、本発明の第１の実施形態に係る発光素子アレイ１、及び、発光素子アレイ１を用いて構成した光プリンタヘッド２４は、列状に配設された各発光素子３の一端を第１の共通ラインＣＭ１に接続すると共に、他端を第２の共通ラインＣＭ２にスイッチング素子を介して接続し、その発光素子３を選択的に駆動させるようにしているので、各発光素子３に流れる電流レベルや通電時間を個別に調整したり、各発光素子３に印加される電圧レベルや印加電圧の保持時間を個別に調整したりすることができ、これにより発光素子３の発光強度のバラツキの補正や階調制御を容易に行うことができる。
【００９０】
また、ドライバ回路および電極パッドの占有面積、ボンディング本数、外部ドライバの個数がそれぞれ低減され、光プリンタヘッドの製造コストの低減および小型化を図ることができるとともに、その実装時間が著しく短縮され、光プリンタヘッドの組立作業を簡略化することができる。また、発光素子アレイの電極パッド１４〜１８と発光素子３との間に２００μｍ以上の間隔を空けることにより、電極パッド１４〜１８付近のボンディングワイヤ１２等で発光素子からの光が反射するのを有効に防止することができ、光プリンタヘッドの信頼性を向上させることができる。
【００９１】
図６は、本発明の第２の実施形態に係る発光素子アレイを用いて構成した光プリンタヘッドの要部断面図であり、図７は、本発明に係る発光素子アレイの回路構成の一例を示す平面図である。これらの図において、図１および図２に示す第１の実施形態に係るものと同一の構成要素については、同一の符号を付すことにより詳細な説明を省略し、以下には相違点を中心に説明する。
【００９２】
すなわち、この第２の実施形態に係る発光素子アレイ１ａは、第１の実施形態に係る発光素子アレイ１とは、出力トランジスタ回路およびシフトレジスタ回路を含むドライバ回路が互いに並列的に動作するＮ個（Ｎは、２以上の自然数）のグループに区分されるとともに各グループ毎に共通の信号ラインに接続され、各グループのドライバ回路により駆動可能な状態とされる発光素子が、各グループのドライバ回路毎に異なる駆動信号ラインに接続されている点で相違している。
【００９３】
すなわち、この第２の実施形態に係る発光素子アレイ１ａは、シリコン基板２上に、ライン状（列状）に配置された発光ダイオードからなる複数個の発光素子３、各発光素子３への通電を制御すべく設けられた電界効果型トランジスタを含む複数個の出力トランジスタ回路４、各出力トランジスタ回路４のオン・オフを制御するシフトレジスタ回路５、電極パッド１４〜１９等が形成され、出力トランジスタ回路４およびシフトレジスタ回路５を含むドライバ回路９が、互いに並列的に動作するＮ個（Ｎは、２以上の自然数）のグループに区分されたものである。この結果、複数個の発光素子３も区分されたドライバ回路９に対応してＮ個のグループに区分されることになる。
【００９４】
具体的には、本実施形態では、ドライバ回路９を構成する出力トランジスタ回路４およびシフトレジスタ回路５が第１，第２の出力トランジスタ回路４ａ，４ｂおよび第１，第２のシフトレジスタ回路５ａ，５ｂの２つのグループにそれぞれ区分されるとともに（すなわち、Ｎ＝２に設定）、シフトレジスタ回路５は２つのグループとも共通の信号ラインに接続され、この区分されたドライバ回路９がグループ毎に互いに並列的に駆動（すなわち、グループ単位で同時に駆動）されるようになっている。このように、ドライバ回路９がグループ毎に並列的に駆動されることにより、区分されたドライバ回路９に対応して区分される発光素子３もグループ毎に並列的に駆動されることになる。
【００９５】
電極パッド１４〜１９の個数は、本実施形態のように６個にまで減らすことができる。この場合、電極パッド１４はグランド（ＧＮＤ）用、電極パッド１５はドライバ回路電源（ＶＤＤ１）用、電極パッド１６はリセット信号（ＲＳＴ）用、電極パッド１７はブロック信号（ＢＬＫ）用、電極パッド１８は第１の発光素子駆動信号（ＶＤＤ２）用、電極パッド１９は第２の発光素子駆動信号（ＶＤＤ３）用とされる。すなわち、電極パッド１４〜１９は、外部ドライバから上記５種類の信号の供給を受け入れるための端子として機能する。
【００９６】
また、シリコン基板２は第１の実施形態のものと同様に矩形状をなしており、複数個の発光素子３はシリコン基板２の一方の長辺に沿って配列され、複数個の電極パッド１４〜１９は他方の長辺に沿って配列される。従って、図６に示すように、発光素子アレイ１ａと回路基板１０の回路パターン１１との接続方向は一方向となり、実装工程の簡略化が図れる。
【００９７】
更に、発光素子３と電極パッド１４〜１９間に、ドライバ回路９を配置するため、発光素子３と電極パッド１４〜１９との間の間隔は第１の実施形態のものと同様に２００μｍ以上あける。これにより、電極パッド１４〜１９に接続したボンディングワイヤ１２による発光素子３の反射光を低減することができ、印画品質の向上が図れる。
【００９８】
このように構成された発光素子アレイ１ａは、その複数個が回路基板１０に実装され、各電極パッド１４〜１９と、外部ドライバが搭載された回路基板１０上の回路パターン１１とがボンディングワイヤ１２により接続されることで光プリンタヘッドが構成される。
【００９９】
図８は、図７に示す発光素子アレイ１ａの等価回路を示す図である。ここで、Ｌ１〜Ｌ１２８は、列状に配置された発光ダイオードからなる発光素子３を示している。これらの発光素子Ｌ１〜Ｌ１２８は、発光素子Ｌ１〜Ｌ６４までが第１のグループとされ、発光素子Ｌ６５〜Ｌ１２８までが第２のグループとされる。本実施形態では、第１のグループに属する発光素子Ｌ１〜Ｌ６４については、発光素子Ｌ１から発光素子Ｌ６４に向けて順番に駆動され、第２のグループに属する発光素子Ｌ６５〜Ｌ１２８については、第１のグループとは逆方向である発光素子Ｌ１２８から発光素子Ｌ６５に向けて順番に駆動されるようになっている。
【０１００】
ＴＲ１〜ＴＲ１２８は、各発光素子Ｌ１〜Ｌ１２８に接続された出力トランジスタ回路４を構成する電界効果型トランジスタを示している。これらの電界効果型トランジスタＴＲ１〜ＴＲ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ６４までが第１のグループとされ（この第１のグループにより第１の出力トランジスタ回路４ａが構成される。）、電界効果型トランジスタＴＲ６５〜ＴＲ１２８までが第２のグループとされる（この第２のグループにより第２の出力トランジスタ回路４ｂが構成される。）。なお、電界効果型トランジスタＴＲ１〜ＴＲ１２８は、本実施形態ではバックゲート付きのＮチャネル型のものである。
【０１０１】
また、ＢＦ１〜ＢＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に接続されたバッファを示している。これらのバッファＢＦ１〜ＢＦ１２８は、バッファＢＦ１〜ＢＦ６４までが第１のグループとされ、バッファＢＦ６５〜ＢＦ２８までが第２のグループとされる。
【０１０２】
ＦＦ１〜ＦＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に駆動信号を供給するシフトレジスタ回路５を構成するフリップ・フロップを示している。これらのフリップ・フロップＦＦ１〜ＦＦ１２８は、フリップ・フロップＦＦ１〜ＦＦ６４までが第１のグループとされ（この第１のグループにより第１のシフトレジスタ回路５ａが構成される。）、フリップ・フロップＦＦ６５〜ＦＦ１２８までが第２のグループとされている（この第２のグループにより第２のシフトレジスタ回路５ｂが構成される。）。
【０１０３】
第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４は、フリップ・フロップＦＦ１からフリップ・フロップＦＦ６４に向けて順番にセットされ、第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８は、第１のグループとは逆方向であるフリップ・フロップＦＦ１２８からフリップ・フロップＦＦ６５に向けて順番にセットされるように構成されている。
【０１０４】
すなわち、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４は、フリップ・フロップＦＦ１が初段となり、フリップ・フロップＦＦ６４が最終段となる。また、第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８は、フリップ・フロップＦＦ１２８が初段となり、フリップ・フロップＦＦ６５が最終段となる。
【０１０５】
ここで、第１のグループに属する発光素子Ｌ１〜Ｌ６４および第２のグループに属する発光素子Ｌ６５〜Ｌ１２８の各カソードはグランド（ＧＮＤ）に接続される第１の共通ラインＣＭ１に接続され、各アノードは第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４および第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ソースに接続されている。第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４の各ドレインは、第１の発光素子駆動信号用の電極パッド１８に接続された一方の第２の共通ラインＣＭ２に接続され、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ドレインは、第２の発光素子駆動信号用の電極パッド１９に接続された他方の第２の共通ラインＣＭ２´に接続されている。
【０１０６】
また、第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４の各ゲートは、第１のグループに属するバッファＢＦ１〜ＢＦ６４を介して対応する第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４のＱ−出力端子に接続され、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ゲートは、第２のグループに属するバッファＢＦ６５〜ＢＦ１２８を介して対応する第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８のＱ−出力端子に接続されている。
【０１０７】
第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８の各φ入力端子は、保護回路ＰＣ１およびバッファＢＦ１２９を介してブロック信号（ＢＬＫ）用の電極パッド１７に接続された共通信号ラインＣＭ３に接続されている。第１のグループに属する１段目のフリップ・フロップＦＦ１および第２のグループに属する１段目のフリップ・フロップＦＦ６５のＳ−入力端子、ならびに、第１のグループに属する２段目以降のフリップ・フロップＦＦ２〜ＦＦ６４および第２のグループに属する２段目以降のフリップ・フロップＦＦ６６〜ＦＦ１２８の各Ｒ−入力端子は、保護回路ＰＣ２およびシュミットトリガ回路ＳＴを介してリセット信号（ＲＳＴ）用の電極パッド１６に接続された共通信号ラインＣＭ４に接続されている。
【０１０８】
ここで、保護回路ＰＣ１，ＰＣ２は、外部ドライバ側からのノイズによる過大電圧が各フリップ・フロップＦＦ１〜ＦＦ１２８に印加されないようにするためのものである。但し、ノイズが重畳されないような環境下で用いられるような場合には、これらの保護回路ＰＣ１，ＰＣ２は必ずしも必要としない。
【０１０９】
なお、第１のグループに属する初段のフリップ・フロップＦＦ１および第２のグループに属する初段のフリップ・フロップＦＦ１２８は、リセット信号（ＲＳＴ）によりセットされ、次のブロック信号（ＢＬＫ）の立ち下がりでリセットされるように、セット付きのＤ形フリップ・フロップとされている。各グループの２段目以降のフリップ・フロップは、リセット付きのＤ形フリップ・フロップである。また、Ｄｏ１〜Ｄｏ１２８は、フリップ・フロップＦＦ１〜ＦＦ１２８のＱ−端子から出力される駆動信号を示す。各フリップ・フロップＦＦ２〜ＦＦ１２８から出力される駆動信号Ｄｏ１〜Ｄｏ１２８は、大出力の電界効果型トランジスタＴＲ１〜ＴＲ１２８を駆動させるため、２段構成のバッファＢＦ１〜ＢＦ１２８を介して電界効果型トランジスタＴＲ１〜ＴＲ１２８のゲートに供給されるようになっているが、このバッファＢＦ１〜ＢＦ１２８はフリップ・フロップＦＦ１〜ＦＦ１２８のＱ−出力部にバッファ回路を内蔵させることによって省略することができ、これにより発光素子アレイ１ａを小型化することができる。
【０１１０】
図９は、図８に示すように回路構成された発光素子アレイ１ａの動作を説明するための信号シーケンスを示す図である。
【０１１１】
シフトレジスタ回路５を構成する第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８に、リセット信号とブロック信号の２種類の信号が電極パッド１６と電極パッド１７からそれぞれ入力されるようになっている。最初に、第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ１２８が電極パッド１６から入力されたリセット信号により同時にセットされ、電極パッド１７から入力されたブロック信号の立ち下がりで同時にリセットされる。このリセットと同時に、第１のグループの２段目のフリップ・フロップＦＦ２および第２のグループの２段目のフリップ・フロップＦＦ１２７が同時にセットされ、次のブロック信号の立ち下がりで同時にリセットされる。
【０１１２】
同様にして、第１のグループの３段目以降のフリップ・フロップＦＦ３〜ＦＦ６４および第２のグループの３段目以降のフリップ・フロップＦＦ１２６〜ＦＦ６５のうちの各グループの対応する段のフリップ・フロップがそれぞれ前段のフリップ・フロップのリセットと同時にセットされ、順次入力されるブロック信号の立ち下がりで同時にリセットされる。このように、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ１２６〜ＦＦ６５が並列的に順番にセットおよびリセットされることで各Ｑ−端子から駆動信号Ｄｏ１〜Ｄｏ６４および駆動信号Ｄｏ１２８〜Ｄｏ６５が順次出力される。すなわち、各グループのフリップ・フロップＦＦ１〜ＦＦ１２８は、リセット信号によりセットされたときにＱ−端子から駆動信号Ｄｏ１〜Ｄｏ１２８が出力され、ブロック信号の立ち下がりでリセットされたときにその駆動信号Ｄｏ１〜Ｄｏ１２８の出力が停止される。
【０１１３】
このように、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ１２８〜ＦＦ６５から駆動信号Ｄｏ１〜Ｄｏ６４および駆動信号Ｄｏ１２８〜Ｄｏ６５が並列的に順番に出力されて第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４および第２のグループに属する電界効果型トランジスタＴＲ１２８〜ＴＲ６５のゲートに並列的に順番に供給されることにより、各グループの電界効果型トランジスタＴＲ１〜ＴＲ１２８はドレイン−ソース間がその駆動信号Ｄｏ１〜Ｄｏ１２８の供給期間だけ導通されてオン状態となる。
【０１１４】
すなわち、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４から構成される第１のシフトレジスタ回路５ａは、第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４の制御端子であるゲートに、各発光素子Ｌ１〜Ｌ６４の配列の順序で駆動信号を順番に供給することにより各電界効果型トランジスタＴＲ１〜ＴＲ６４のドレイン−ソース間を選択的（個別的）に導通させる第１の駆動手段を構成する。また、第２のグループに属するフリップ・フロップＦＦ１２８〜ＦＦ６５から構成される第２のシフトレジスタ回路５ｂは、第２のグループに属する電界効果型トランジスタＴＲ１２８〜ＴＲ６５の制御端子であるゲートに、各発光素子Ｌ１２８〜Ｌ６５の配列の順序で駆動信号を順番に供給することにより各電界効果型トランジスタＴＲ１２８〜ＴＲ６５のドレイン−ソース間を選択的（個別的）に導通させる第２の駆動手段を構成する
一方、第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４のオン状態と同期して電極パッド１８から一方の第２の共通ラインＣＭ２を介して第１の発光素子駆動信号（画像データ）が、オン状態となっている電界効果型トランジスタに接続されている発光素子Ｌ１〜Ｌ６４に供給されると共に、第２のグループに属する電界効果型トランジスタＴＲ１２８〜ＴＲ６５のオン状態と同期して電極パッド１９から他方の第２の共通ラインＣＭ２´を介して第２の発光素子駆動信号（画像データ）が、オン状態となっている電界効果型トランジスタに接続されている発光素子Ｌ１２８〜Ｌ６５に供給され、これにより第１のグループに属する発光素子Ｌ１〜Ｌ６４および第２のグループに属する発光素子Ｌ１２８〜Ｌ６５が並列的に駆動される。すなわち、外部ドライバから電極パッド１８および電極パッド１９を介してシリアルに供給される画像データがパラレルの画像データに変換され、各発光素子Ｌ１〜Ｌ１２８に画像データが分配され、各発光素子Ｌ１〜Ｌ１２８の発光出力が制御されることになる。
【０１１５】
なお、図９に示されているＣＬＫ信号は、外部ドライバ等の内部で生成されるクロック信号であり、全体の動作の同期をとるためのものである。
【０１１６】
このように第１，第２のシフトレジスタ回路５ａ，５ｂからの駆動信号によって第１，第２の出力トランジスタ回路４ａ，４ｂの各電界効果型トランジスタのオン・オフをグループ毎に並列的に順次切り換えながら、電極パッド１８，１９から入力されるシリアルデータに対応させてアノード側の２つの第２の共通ラインＣＭ２，ＣＭ２´に流れる電流値等を可変させることにより、複数個の発光素子３（Ｌ１〜Ｌ１２８）が各グループ毎に１個ずつ選択的（個別的）に発光・駆動される。
【０１１７】
すなわち、発光素子３の発光時、各発光素子３に流れる電流レベル（ハイレベル）を調整したり、各発光素子３に流れる一定値の電流による通電時間を調整したりすることにより、発光素子３の光量が個々に調整され、これにより発光素子３の発光バラツキの補正や印画の高品質化に必要な階調制御が行われる。この結果、各発光素子３からは、バラツキに応じて発光出力補正された発光出力や画像データに対応して階調制御された発光出力が得られる。
【０１１８】
なお、本実施形態では、発光素子３に流れる電流値や通電時間を調整することで発光素子３の発光バラツキの補正や階調制御を行うようにしているが、発光素子３毎に電流量（電流値×時間）を調整したり、発光素子３に印加される電圧レベルや電圧の印加時間を調整するようにしても発光素子３の発光バラツキの補正や階調制御を行うことができる。
【０１１９】
また、本実施形態では、出力トランジスタ回路４を構成する電界効果型トランジスタとしてＮチャネルのものを用いるようにしているが、Ｐチャネルのものを用いることも可能である。この場合、発光素子３のアノードを第１の共通ラインＣＭ１に接続し、カソードを電界効果型トランジスタを介して２つの第２の共通ラインＣＭ２，ＣＭ２´に接続するようにすればよい。さらに、この場合、２つの第２の共通ラインＣＭ２，ＣＭ２´の電圧はローレベルに設定されることになる。また、本実施形態では、電界効果型トランジスタを発光素子３のアノードと第２，第３の共通ラインＣＭ２，ＣＭ２´との間に接続するようにしているが、発光素子３のカソードと第１の共通ラインＣＭ１との間に接続するようにしてもよい。この場合、グランドに接続される共通ラインを第２の共通ラインＣＭ２と呼び、電極パッド１８，１９に接続される２つの共通ラインを第１の共通ラインＣＭ１，ＣＭ１´と呼ぶ。
【０１２０】
図１０は、本発明の第２の実施形態に係る発光素子アレイ１ａを外部ドライバ２７が搭載された回路基板１０上に複数個搭載して成る光プリンタヘッド２４ａの構成を示すブロック図である。各発光素子アレイ１ａの各発光素子は、上述したように、発光強度のバラツキを補正する機能および階調制御機能をもつ外部ドライバ２７から供給されるシリアルデータ（発光素子駆動信号）により発光出力が制御される。また、各発光素子をスイチングするドライバ回路９（図６）は、外部ドライバ２７からのリセット信号やブロック信号と同期して駆動される。
【０１２１】
なお、外部ドライバ２７は、第１の実施形態における外部ドライバ２５と同様に構成されたものであり、各出力端子が図８に示す電極パッド１４〜１９に接続され、図９に示すタイミングでドライバ回路電源、リセット信号、ブロック信号、発光素子駆動信号などが出力され、各電極パッド１４〜１９に供給される。ここで、各発光素子３に供給される発光素子駆動信号は、前段に設けられている制御回路などのメモリに各発光素子３の発光強度のバラツキに対応させて補正値が記憶されており、この記憶されている補正値に基づいて各発光素子３に供給されるようになっている。
【０１２２】
このように構成された光プリンタヘッド２４ａでは、発光素子アレイ１ａの１個（１チップ）あたりのボンデングワイヤ数は６本であり、従来の１２８個の発光素子を有する発光素子アレイの場合に比べ、回路基板の回路パターンとの接続に使用されるボンデングワイヤ数は２０分の１程度にまで削減することができる。これにより、実装コストの大幅な削減とともに、光プリンタヘッド２４ａの低コスト化および信頼性の向上を図ることができる。
【０１２３】
また、回路パターン１１よりも大きな占有面積を必要とする電極パッドの数も上述と同様に２０分の１程度にまで削減することができる。これにより、回路基板１０の短尺方向の長さを大幅に短縮することができ、光プリンタヘッド２４ａのコストを低減するだけでなく、光プリンタヘッド２４ａの小型化を図ることができる。
【０１２４】
図１１は、発光素子アレイ１ａ上に設けられている発光素子３の点灯方向と印画方向との関係を示す図である。図１１（ａ）に示す如く発光素子アレイ１ａ内に設けられている発光素子３の点灯方向が一方向の場合、高速で印画動作を行うと、区分されたグループ間の印画ズレが大きくなるため、低速の印画しかできないことになる。
【０１２５】
一方、図１１（ｂ）に示す如く例えば２つのグループの発光素子３の点灯方向を対向させた場合（すなわち、本実施形態のように、２つのグループの発光素子を互いに逆方向となるように駆動させた場合）、区分されたグループ間の印画ズレが生じないため、高速の印画が可能となる。
【０１２６】
更に、図１１（ｃ）に示す如く印画方向が水平になるように、図１１（ｂ）の場合と同様に例えば２つのグループの発光素子３の点灯方向を対向させ、かつ、その２つのグループの発光素子３を主走査方向に対して斜めに配置させるようにすれば、さらなる高速印画が実現できる。したがって、第２の実施形態の発光素子アレイ１ａにおいて、例えば２つのグループの発光素子３を主走査方向に対して斜めに配置させるようにすることができる。
【０１２７】
要するに、図１１（ｂ）もしくは（ｃ）に示す如く印画ズレを生じないようにするには、互いに隣接するグループ間の境界を中心とした左右両側に対称な位置に設けられている各グループの発光素子同士を同時に駆動させるようにすることが重要である。
【０１２８】
以上説明したように、本発明の第２の実施形態に係る発光素子アレイ１ａ、及び、発光素子アレイ１ａを用いて構成した光プリンタヘッド２４ａは、列状に配設された各発光素子３の一端を第１の共通ラインＣＭ１に接続すると共に、他端を第２の共通ラインＣＭ２，ＣＭ２´にスイッチング素子を介して接続し、その発光素子３を選択的に駆動させるようにしているので、各発光素子３に流れる電流レベルや通電時間を個別に調整したり、各発光素子３に印加される電圧レベルや印加電圧の保持時間を個別に調整したりすることができ、これにより発光素子３の発光強度のバラツキの補正や階調制御を容易に行うことができる。また、列状に配設された複数の発光素子３を２つのグループに区分し、各グループの発光素子３を並列的に駆動させるようにしているので、光プリンタヘッドの高速化を図ることができる。
【０１２９】
また、ドライバ回路および電極パッドの占有面積、ボンディング本数、外部ドライバの個数がそれぞれ低減され、光プリンタヘッドの製造コストの低減および小型化を図ることができるとともに、その実装時間が著しく短縮され、光プリンタヘッドの組立作業を簡略化することができる。また、発光素子アレイの電極パッド１４〜１９と発光素子３との間に２００μｍ以上の間隔を空けることにより、電極パッド１４〜１９付近のボンディングワイヤ１２等で発光素子からの光が反射するのを有効に防止することができ、光プリンタヘッドの信頼性を向上させることができる。
【０１３０】
図１２は、本発明の第３の実施形態に係る発光素子アレイを用いて構成した光プリンタヘッドの要部断面図であり、図１３は、発光素子アレイ１ｂの回路構成の一例を示す平面図である。これらの図において、図６および図７に示す第２の実施形態（または、図１および図２に示す第１の実施形態）に係るものと同一の構成要素については、同一の符号を付すことにより詳細な説明を省略し、以下には相違点を中心に説明する。
【０１３１】
すなわち、この第３の実施形態に係る発光素子アレイ１ｂは、第２の実施形態に係る発光素子アレイ１ａとは、各グループのシフトレジスタ回路５の駆動信号を各グループ内のＭ個（Ｍは２以上の自然数）の出力トランジスタ回路４に共通に供給すると共に、これらＭ個の出力トランジスタ回路４が互いに異なる駆動信号ラインに接続されている点で相違している。
【０１３２】
すなわち、この第３の実施形態に係る発光素子アレイ１ｂは、シリコン基板２上に、ライン状（列状）に配置された発光ダイオードからなる複数個の発光素子３、各発光素子３への通電を制御すべく設けられた電界効果型トランジスタを含む複数個の出力トランジスタ回路４、各出力トランジスタ回路４のオン・オフを制御するシフトレジスタ回路５、電極パッド１４〜２１等が形成され、出力トランジスタ回路４およびシフトレジスタ回路５を含むドライバ回路９が、互いに並列的に動作するＮ個（Ｎは、２以上の自然数）のグループに区分され、かつ、各グループのシフトレジスタ回路５の駆動信号を各グループ内のＭ個（Ｍは２以上の自然数）の出力トランジスタ回路４に共通に供給すると共に、これらＭ個の出力トランジスタ回路４が互いに異なる駆動信号ラインに接続されるようにしたものである。この結果、複数個の発光素子３も区分されたドライバ回路９に対応してＮ個のグループに区分され、各グループ内のＭ個の出力トランジスタ回路４に接続されている発光素子３が同時に駆動可能とされる。
【０１３３】
具体的には、本実施形態では、第２の実施形態と同様に、ドライバ回路９を構成する出力トランジスタ回路４およびシフトレジスタ回路５が第１，第２の出力トランジスタ回路４ａ，４ｂおよび第１，第２のシフトレジスタ回路５ａ，５ｂの２つのグループにそれぞれ区分されるとともに（すなわち、Ｎ＝２に設定）、シフトレジスタ回路５は２つのグループとも共通の信号ラインに接続され、この区分されたドライバ回路９がグループ毎に互いに並列的に駆動（すなわち、グループ単位で同時に駆動）されるようになっている。また、第１，第２の出力トランジスタ回路４ａ，４ｂは、各グループ内で２個ずつが同時に駆動されるようになっている（すなわち、Ｍ＝２に設定）。このように、ドライバ回路９がグループ毎に並列的に駆動されることにより、区分されたドライバ回路９に対応して区分される発光素子３もグループ毎に並列的に駆動され、かつ、２個ずつが同時に駆動されることになる。
【０１３４】
電極パッド１４〜２１の個数は、本実施形態のように８個にまで減らすことができる。この場合、電極パッド１４はグランド（ＧＮＤ）用、電極パッド１５はドライバ回路電源（ＶＤＤ）用、電極パッド１６はリセット信号（ＲＳＴ）用、電極パッド１７はブロック信号（ＢＬＫ）用、電極パッド１８は第１の発光素子駆動信号（ＶＤＤ１１）用、電極パッド１９は第２の発光素子駆動信号（ＶＤＤ１２）用、電極パッド２０は第３の発光素子駆動信号（ＶＤＤ２１）用、電極パッド２１は第４の発光素子駆動信号（ＶＤＤ２２）用とされる。すなわち、電極パッド１４〜２１は、外部ドライバから上記７種類の信号の供給を受け入れるための端子として機能する。
【０１３５】
なお、発光素子３と電極パッド１４〜２１との間隔を第１，第２の実施形態のものと同様に２００μｍ以上に設定すると、電極パッド１４〜２１に接続したボンディングワイヤ１２による発光素子３の反射光を低減することができ、印画品質の向上が図れる。
【０１３６】
このように構成された発光素子アレイ１ｂは、その複数個が回路基板１０に実装され、各電極パッド１４〜２１と、外部ドライバが搭載された回路基板１０上の回路パターン１１とがボンディングワイヤ１２により接続されることで光プリンタヘッドが構成される。
【０１３７】
図１４は、図１３に示す発光素子アレイ１ｂの等価回路を示す図である。ここで、発光素子Ｌ１〜Ｌ６４までが第１のグループ、発光素子Ｌ６５〜Ｌ１２８までが第２のグループとされ、各グループの発光素子Ｌ１〜Ｌ６４，Ｌ６５〜Ｌ１２８とも、互いに隣接する２個単位で順番に駆動されるようになっている。
【０１３８】
また、電界効果型トランジスタＴＲ１〜ＴＲ６４までが第１のグループ、電界効果型トランジスタＴＲ６５〜ＴＲ１２８までが第２のグループとされ、各グループの電界効果型トランジスタＴＲ１〜ＴＲ６４，ＴＲ６５〜ＴＲ１２８とも、互いに隣接する２個単位で順番に駆動されるようになっている。
【０１３９】
また、フリップ・フロップＦＦ１〜ＦＦ３３までが第１のグループとされ、フリップ・フロップＦＦ３４〜ＦＦ６６までが第２のグループとされる。第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３は、フリップ・フロップＦＦ１からフリップ・フロップＦＦ３３に向けて順番にセットされ、第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６も、フリップ・フロップＦＦ３４からフリップ・フロップＦＦ６６に向けて順番にセットされる。
【０１４０】
ここで、第１のグループの発光素子Ｌ１〜Ｌ６４および第２のグループの発光素子Ｌ６５〜Ｌ１２８の各カソードはグランド（ＧＮＤ）に接続される第１の共通ラインＣＭ１に接続され、各アノードは第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４および第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ソースに接続されている。
【０１４１】
第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４のうち、奇数番目にあたる電界効果型トランジスタの各ドレインは第１の発光素子駆動信号用の電極パッド１８に接続された第２の共通ラインＣＭ２に接続され、偶数番目にあたる電界効果型トランジスタの各ドレインは第３の発光素子駆動信号用の電極パッド１９に接続された第３の共通ラインＣＭ３に接続されている。
【０１４２】
また、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８のうち、奇数番目にあたる電界効果型トランジスタの各ドレインは第４の発光素子駆動信号用の電極パッド２０に接続された第４の共通ラインＣＭ４に接続され、偶数番目にあたる電界効果型トランジスタの各ドレインは第５の発光素子駆動信号用の電極パッド２１に接続された第５の共通ラインＣＭ５に接続されている。
【０１４３】
また、第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４の各ゲートは、互いに隣接する２個の電界効果型トランジスタ単位で第１のグループのバッファＢＦ１〜ＢＦ３２を介して対応する第１のグループのフリップ・フロップＦＦ２〜ＦＦ３３のＱ−出力端子に接続され、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ゲートは、互いに隣接する２個の電界効果型トランジスタ単位で第２のグループのバッファＢＦ３３〜ＢＦ６４を介して対応する第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６のＱ−出力端子に接続されている。
【０１４４】
第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３および第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６の各φ入力端子は、保護回路ＰＣ１およびバッファＢＦ６５を介してブロック信号（ＢＬＫ）用の電極パッド１７に接続された第６の共通ラインＣＭ６に接続されている。第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ３４のＳ−入力端子、ならびに、第１のグループの２段目以降のフリップ・フロップＦＦ２〜ＦＦ３３および第２のグループの２段目以降のフリップ・フロップＦＦ３５〜ＦＦ６６の各Ｒ−入力端子は、保護回路ＰＣ２およびシュミットトリガ回路ＳＴを介してリセット信号（ＲＳＴ）用の電極パッド１６に接続された第７の共通ラインＣＭ７に接続されている。
【０１４５】
なお、第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ３４は、リセット信号（ＲＳＴ）によりセットされ、次のブロック信号（ＢＬＫ）の立ち下がりでリセットされるように、セット付きのＤ形フリップ・フロップとされている。各グループの２段目以降のフリップ・フロップは、リセット付きのＤ形フリップ・フロップである。
【０１４６】
図１５は、図１４に示すように回路構成された発光素子アレイ１ｂの動作を説明するための信号シーケンスを示す図である。
【０１４７】
最初に、シフトレジスタ回路５を構成する第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ３４が電極パッド１６から入力されたリセット信号により同時にセットされ、電極パッド１７から入力されたブロック信号の立ち下がりで同時にリセットされる。このリセットと同時に、第１のグループの２段目のフリップ・フロップＦＦ２および第２のグループの２段目のフリップ・フロップＦＦ３５が同時にセットされ、次のブロック信号の立ち下がりで同時にリセットされる。
【０１４８】
同様にして、第１のグループの３段目以降のフリップ・フロップＦＦ３〜ＦＦ３３および第２のグループの３段目以降のフリップ・フロップＦＦ３６〜ＦＦ６６のうちの各グループの対応する段のフリップ・フロップがそれぞれ前段のフリップ・フロップのリセットと同時にセットされ、順次入力されるブロック信号の立ち下がりで同時にリセットされる。このように、第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３および第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６が並列的に順番にセットおよびリセットされることで２段目以降の各Ｑ−端子から駆動信号Ｄｏ１〜Ｄｏ３２および駆動信号Ｄｏ３３〜Ｄｏ６４が順次出力される。すなわち、各グループのフリップ・フロップＦＦ２〜ＦＦ３３，ＦＦ３５〜ＦＦ６６は、リセット信号によりセットされたときにＱ−端子から駆動信号Ｄｏ１〜Ｄｏ３２，Ｄｏ３３〜Ｄｏ６４が出力され、ブロック信号の立ち下がりでリセットされたときにその駆動信号Ｄｏ１〜Ｄｏ３２，Ｄｏ３３〜Ｄｏ６４の出力が停止される。
【０１４９】
このように、第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３および第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６から駆動信号Ｄｏ１〜Ｄｏ３２および駆動信号Ｄｏ３３〜Ｄｏ６４が並列的に順番に出力されて第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４の互いに隣接する２個の電界効果型トランジスタ、および、第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８の互いに隣接する２個の電界効果型トランジスタのゲートに並列的に順番に供給されることにより、各グループの電界効果型トランジスタＴＲ１〜ＴＲ１２８は各２個の電界効果型トランジスタのドレイン−ソース間がその駆動信号Ｄｏ１〜Ｄｏ３２，Ｄｏ３３〜Ｄｏ６４の供給期間だけ同時に導通されてオン状態となる。
【０１５０】
すなわち、第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３から構成される第１のシフトレジスタ回路５ａは、第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４のうちの各２個の電界効果型トランジスタのゲートに各発光素子Ｌ１〜Ｌ６４の配列の順序で駆動信号を順番に供給することにより、各２個の電界効果型トランジスタのドレイン−ソース間を選択的に導通させる第１の駆動手段を構成する。また、第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６から構成される第２のシフトレジスタ回路５ｂは、第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８のうちの各２個の電界効果型トランジスタのゲートに各発光素子Ｌ６５〜Ｌ１２８の配列の順序で駆動信号を順番に供給することにより、各２個の電界効果型トランジスタのドレイン−ソース間を選択的に導通させる第２の駆動手段を構成する
一方、第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４のうちの各２個の電界効果型トランジスタのオン状態と同期して電極パッド１８，１９から第１，第２の発光素子駆動信号（画像データ）が、第１のグループの発光素子Ｌ１〜Ｌ６５のうちの対応する２個の発光素子に供給されると共に、第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８のうちの各２個の電界効果型トランジスタのオン状態と同期して電極パッド２０，２１から第３，第４の発光素子駆動信号（画像データ）が、第２のグループの発光素子Ｌ６５〜Ｌ１２８のうちの対応する２個の発光素子に供給され、これにより第１のグループの発光素子Ｌ１〜Ｌ６４のうちの各２個の発光素子、および、第２のグループの発光素子Ｌ６５〜Ｌ１２８のうちの各２個の発光素子が並列的に駆動される。すなわち、外部ドライバから電極パッド１８，１９，２０，２１を介してシリアルに供給される画像データがパラレルの画像データに変換され、各発光素子Ｌ１〜Ｌ１２８に画像データが分配され、各発光素子Ｌ１〜Ｌ１２８の発光出力が制御されることになる。
【０１５１】
このように第１，第２のシフトレジスタ回路５ａ，５ｂからの駆動信号によって第１，第２の出力トランジスタ回路４ａ，４ｂの各２個ずつの電界効果型トランジスタのオン・オフをグループ毎に並列的に順次切り換えながら、電極パッド１８，１９，２０，２１から入力されるシリアルデータに対応させてアノード側の４つの共通ラインＣＭ２〜ＣＭ５に流れる電流値などを可変させることにより、複数個の発光素子３（Ｌ１〜Ｌ１２８）が各グループ毎に２個ずつ選択的（個別的）に発光・駆動される。
【０１５２】
すなわち、発光素子３の発光時、各発光素子３に流れる電流レベル（ハイレベル）を調整したり、各発光素子３に流れる一定値の電流による通電時間を調整したりすることにより、発光素子３の光量が個々に調整され、これにより発光素子３の発光バラツキの補正や印画の高品質化に必要な階調制御が行われる。この結果、各発光素子３からは、バラツキに応じて発光出力補正された発光出力や画像データに対応して階調制御された発光出力が得られる。このとき、各グループ内の発光素子３は２個ずつが並行して発光されるため、光プリンタヘッドの一層の高速化を図ることができる。
【０１５３】
また、シフトレジスタ回路５内の１つのフリップ・フロップによる駆動信号によって、複数個の出力トランジスタ回路のオン・オフ制御するため、発光素子３数に対して、シフトレジスタ回路５を削減できるので、駆動回路部を小型化でき、チップの小型化が図れ、さらにチップの低コスト化が図れる。
【０１５４】
なお、本実施形態では、発光素子３に流れる電流値や通電時間を調整することで発光素子３の発光バラツキの補正や階調制御を行うようにしているが、発光素子３毎に電流量（電流値×時間）を調整したり、発光素子３に印加される電圧レベルや電圧の印加時間を調整するようにしても発光素子３の発光バラツキの補正や階調制御を行うことができる。
【０１５５】
図１６は、本発明の第３の実施形態に係る発光素子アレイ１ｂを外部ドライバ２９が搭載された回路基板１０上に複数個搭載して成る光プリンタヘッド２４ｂの構成を示すブロック図である。各発光素子アレイ１ｂの各発光素子は、上述したように、発光強度のバラツキを補正する機能および階調制御機能をもつ外部ドライバ２９から供給されるシリアルデータ（発光素子駆動信号）により発光出力が制御される。また、各発光素子をスイッチングするドライバ回路９（図１２）は、外部ドライバ２９からのリセット信号やブロック信号と同期して駆動される。
【０１５６】
なお、外部ドライバ２９は、第１の実施形態における外部ドライバ２５と同様に構成されたものであり、各出力端子が図１４に示す電極パッド１４〜２１に接続され、図１０に示すタイミングでドライバ回路電源、リセット信号、ブロック信号、発光素子駆動信号などが出力され、各電極パッド１４〜２１に供給される。ここで、各発光素子３に供給される発光素子駆動信号は、前段に設けられている制御回路などのメモリに各発光素子３の発光強度のバラツキに対応させて補正値が記憶されており、この記憶されている補正値に基づいて各発光素子３に供給されるようになっている。
【０１５７】
このように構成された光プリンタヘッド２４ｂでは、発光素子アレイ１ｂの１個（１チップ）あたりのボンデングワイヤ数は８本であり、従来の１２８個の発光素子を有する発光素子アレイの場合に比べ、回路基板１０の回路パターン１１との接続に使用されるボンデングワイヤ１２の数は１５分の１程度にまで削減することができる。これにより、実装コストの大幅な削減とともに、光プリンタヘッド２４ｂの低コスト化および信頼性の向上を図ることができる。
【０１５８】
また、回路パターン１１よりも大きな占有面積を必要とする電極パッドの数も上述と同様に１５分の１程度にまで削減することができる。これにより、回路基板１０の短尺方向の長さを大幅に短縮することができ、光プリンタヘッド２４ｂのコストを低減するだけでなく、光プリンタヘッド２４ｂの小型化を図ることができる。
【０１５９】
なお、この光プリンタヘッド２４ｂにおいても、第２実施形態に係る光プリンタヘッド２４ａと同様に、図１１（ｂ）に示す如く発光素子３の点灯方向を対向させると、各グループ間の印画ズレが生じないため、高速の印画が可能となり、また図１１（ｃ）に示す如く印画方向が水平になるように発光素子３を主走査方向に対して斜めに配置させるようにすれば、さらなる高速印画が実現できる。
【０１６０】
このように、本発明の第３の実施形態に係る発光素子アレイ１ｂ、及び、発光素子アレイ１ｂを用いて構成した光プリンタヘッド２４ｂは、列状に配設された各発光素子３の一端をグランドに接続される共通ラインに接続すると共に、他端を発光素子駆動信号が供給される共通ラインにスイッチング素子を介して接続し、その発光素子３を選択的に駆動させるようにしているので、各発光素子３に流れる電流レベルや通電時間を個別に調整したり、各発光素子３に印加される電圧レベルや印加電圧の保持時間を個別に調整したりすることができ、これにより発光素子３の発光強度のバラツキの補正や階調制御を容易に行うことができる。また、列状に配設された複数の発光素子３を２つのグループに区分し、各グループの発光素子３を並列的に駆動させる一方、各グループ内の発光素子３を２個ずつ同時に駆動させるようにしているので、光プリンタヘッドの一層の高速化を図ることができる。
【０１６１】
また、ドライバ回路および電極パッドの占有面積、ボンディング本数、外部ドライバの個数がそれぞれ低減され、光プリンタヘッドの製造コストの低減および小型化を図ることができるとともに、その実装時間が著しく短縮され、光プリンタヘッドの組立作業を簡略化することができる。また、発光素子アレイの電極パッド１４〜２１と発光素子３との間に２００μｍ以上の間隔を空けることにより、電極パッド１４〜２１付近のボンディングワイヤ１２等で発光素子からの光が反射するのを有効に防止することができ、光プリンタヘッドの信頼性を向上させることができる。
【０１６２】
【発明の効果】
以上説明したように、本発明の発光素子アレイは、列状に配設された複数の発光素子と、各発光素子に直列接続され、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、各スイッチング素子の制御端子に個別的に導通駆動信号を供給することにより各スイッチング素子を個別的に導通させる導通駆動手段と、を半導体基板上に一体に備えたものである。
【０１６３】
これによれば、スイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた発光信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、従来のものに比べて全体の回路構成が簡素化されることから、発光素子アレイの小型化と製作コストの削減を図ることができる。なお、前記スイッチング素子がトランジスタからなるものであっても、前記導通駆動手段が複数のフリップ・フロップを有するシフトレジスタからなるものであってもよい。
【０１６４】
また、本発明の発光素子アレイでは、前記発光素子、前記スイッチング素子および前記導通駆動手段が、半導体基板上に一体に形成することにより、容易に小型化と量産化を図ることができる。
【０１６５】
また、本発明の発光素子アレイでは、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであってもよい。これによれば、各駆動グループの発光素子が複数単位で同時に駆動可能となることから、光プリンタヘッドの一層の高速化を図ることができる。
【０１６６】
また、本発明の発光素子アレイでは、前記半導体基板上に、前記発光素子の各一方極が共通して接続される電極パッド、前記発光素子の各他方極が共通して接続される電極パッド、前記フリップ・フロップの各第１の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各第２の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各駆動電源端子が共通して接続される電極パッドとが形成されていてもよい。
【０１６７】
これによれば、電極パッドの数を効果的に削減することができるため、発光素子アレイの小型化が促進される。また、電極パッドの数が削減されることから電極パッドに対するボンディングワイヤの数を削減することができる結果、実装コストを低減することができ、光プリンタヘッドの信頼性を高めることができる。
【０１６８】
また、本発明の発光素子アレイでは、前記半導体基板は矩形状を有し、一方の長辺側に沿って前記複数の発光素子が配設され、他方の長辺側に沿って前記複数の電極パッドが配設されていてもよい。これによれば、光プリンタヘッドを構成するための回路基板の短尺方向の長さを短縮することができ、光プリンタヘッドの小型化を図ることができる。
【０１６９】
また、本発明の発光素子アレイは、列状に配設され、複数の駆動グループに区分された複数の発光素子と、各駆動グループの各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に導通駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段と、を半導体基板上に備えたものである。
【０１７０】
これによれば、各駆動グループのスイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた駆動信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、従来のものに比べて全体の回路構成が簡素化されることから、発光素子アレイの小型化と製作コストの削減を図ることができる。さらに、各駆動グループの発光素子が各駆動グループ毎に同じタイミングで並列的に駆動されるようになっているので、発光素子の駆動の高速化が図れる結果、この発光素子アレイを用いた光プリンタヘッドのプリント動作の高速化を図ることができる。
【０１７１】
なお、前記スイッチング素子がトランジスタからなるものであっても、前記導通駆動手段が複数のフリップ・フロップを有するシフトレジスタからなるものであってもよい。また、前記発光素子、前記スイッチング素子および前記導通駆動手段が、半導体基板上に一体に形成されていてもよい。
【０１７２】
また、本発明の発光素子アレイでは、前記半導体基板上に、前記各駆動グループの発光素子の各一方極が共通して接続される電極パッド、前記各駆動グループの発光素子の各他方極が各駆動グループ毎に共通して接続される電極パッド、前記フリップ・フロップの各第１の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各第２の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各駆動電源端子が共通して接続される電極パッドとが形成されていてもよい。
【０１７３】
これによれば、電極パッドの数を効果的に削減することができるため、発光素子アレイの小型化が促進される。また、電極パッドの数が削減されることから電極パッドに対するボンディングワイヤの数を削減することができる結果、実装コストを低減することができ、光プリンタヘッドの信頼性を高めることができる。なお、前記半導体基板は矩形状を有し、一方の長辺側に沿って前記複数の発光素子が配設され、他方の長辺側に沿って前記複数の電極パッドが配設されていてもよい。
【０１７４】
また、本発明の光プリンタヘッドは、列状に配設された複数の発光素子、各発光素子に直列接続された制御端子付きのスイッチング素子、および各スイッチング素子の制御端子に個別的に導通駆動信号を供給することにより各スイッチング素子を個別的に導通させる導通駆動手段を含む発光素子アレイと、前記導通駆動手段に導通駆動信号を供給して当該導通駆動手段を駆動させると共に、前記スイッチング素子が個別的に導通されたときに当該スイッチング素子の接続されている発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段とを備えたものである。
【０１７５】
これによれば、スイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた発光信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、発光素子アレイの小型化と製作コストの削減を図ることができるため、光プリンタヘッドの小型化と低コスト化を図ることができる。
【０１７６】
また、本発明の光プリンタヘッドでは、前記発光制御手段は、前記発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整するようにするものであってもよい。
【０１７７】
これによれば、発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより、発光素子の発光強度のバラツキを容易に補正することができると共に、階調制御を容易に行うことができる。なお、前記発光信号の信号レベルは、発光素子に流れる電流レベル、発光素子への電流の通電時間、または発光素子に流れる電流量により表わされるものであってもよい。
【０１７８】
また、本発明の光プリンタヘッドでは、前記発光素子アレイは半導体基板を用いて構成されたものであり、当該複数の発光素子アレイと、前記発光制御手段とが回路基板上に搭載されていてもよい。これによれば、発光素子アレイが小型化できることから光プリンタヘッドの小型化を促進することができる。
【０１７９】
また、本発明の光プリンタヘッドは、列状に配設され、複数の駆動グループに区分された複数の発光素子、各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子、および各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段を含む発光素子アレイと、前記複数の駆動グループに区分された導通駆動手段に各駆動グループ毎に同じタイミングで導通駆動信号を供給して当該導通駆動手段を各駆動グループ毎に同じタイミングで駆動させると共に、前記複数の駆動グループに区分されたスイッチング素子が各駆動グループ毎に同じタイミングで個別的に導通されたときに当該スイッチング素子の接続されている各駆動グループの発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段とを備えたものである。
【０１８０】
これによれば、各駆動グループのスイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた発光信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、発光素子アレイの小型化と製作コストの削減を図ることができるため、光プリンタヘッドの小型化と低コスト化を図ることができる。さらに、各駆動グループの発光素子が各駆動グループ毎に同じタイミングで並列的に駆動されるようになっているので、光プリンタヘッドのプリント動作の高速化を図ることができる。
【０１８１】
また、本発明の光プリンタヘッドでは、前記発光制御手段は、前記各駆動グループの発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整するものであってもよい。
【０１８２】
これによれば、発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより、発光素子の発光強度のバラツキを容易に補正することができると共に、階調制御を容易に行うことができる。なお、前記発光信号の信号レベルは、発光素子に流れる電流値、発光素子への電流の通電時間、または発光素子に流れる電流量で表されるものであってもよい。
【０１８３】
また、本発明の光プリンタヘッドでは、前記発光制御手段は、前記各駆動グループの発光素子における互いに隣接する駆動グループ間の境界を中心とした対称な位置の発光素子どうしを同時に駆動するものであってもよい。これによれば、各駆動グループ間の印画ズレが生じないため、高速印画が実現できる。
【０１８４】
また、本発明の光プリンタヘッドでは、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであってもよく、前記発光制御手段は、各駆動グループのスイッチング素子が複数単位で導通されたときに当該スイッチング素子に接続されている各発光素子に発光信号を供給して当該発光素子を同時に駆動させるものであってもよい。これによれば、各駆動グループの発光素子が複数単位で同時に駆動されることから、光プリンタヘッドの一層の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る光プリンタヘッドの断面図である。
【図２】図１に示す光プリンタヘッドに用いられる発光素子アレイの平面図である。
【図３】図１に示す光プリンタヘッドの等価回路図である。
【図４】図１に示す光プリンタヘッドの動作を説明するための信号シーケンスを示す図である。
【図５】図１に示す光プリンタヘッドの回路構成を示す平面図である。
【図６】本発明の第２の実施形態に係る光プリンタヘッドの断面図である。
【図７】図６に示す光プリンタヘッドに用いられる発光素子アレイの平面図である。
【図８】図６に示す光プリンタヘッドの等価回路図である。
【図９】図６に示す光プリンタヘッドの動作を説明するための信号シーケンスを示す図である。
【図１０】図６に示す光プリンタヘッドの回路構成を示す平面図である。
【図１１】発光素子の点灯方向と印画方向との関係を説明するための模式図である。
【図１２】本発明の第３の実施形態に係る光プリンタヘッドの断面図である。
【図１３】図１２に示す光プリンタヘッドに用いられる発光素子アレイの平面図である。
【図１４】図１２に示す光プリンタヘッドの等価回路図である。
【図１５】図１２に示す光プリンタヘッドの動作を説明するための信号シーケンスを示す図である。
【図１６】図１２に示す光プリンタヘッドの回路構成を示す平面図である。
【図１７】第１従来例にかかる発光素子アレイの平面図である。
【図１８】図１７に示す発光素子アレイを用いて構成した従来第１の光プリンタヘッドを示す斜視図である。
【図１９】従来第２の光プリンタヘッドを示す斜視図である。
【図２０】第２従来例にかかる発光素子アレイの平面図である。
【図２１】第３従来例にかかる発光素子アレイの断面図である。
【図２２】図２１に示す発光素子アレイの等価回路図である。
【図２３】図２１に示す発光素子アレイを用いて構成した従来第３の光プリンタヘッドの斜視図である。
【図２４】４ｂｉｔ補正ドライバ回路のブロック図である。
【発明の属する技術分野】
本発明は、発光ダイオード等の複数の発光素子が列状に配設されて構成された発光素子アレイ、この発光素子アレイを用いた光プリンタヘッド及び光プリンタヘッドの駆動方法に関するものである。
【０００２】
【従来の技術】
図１７は、光プリンタヘッドを構成するための第１従来例の半導体発光装置である発光素子アレイを示す平面図である（特開昭６１−２０５１５３号公報参照）。同図において、１０１は半導体発光装置としての発光素子アレイ、１０３は発光ダイオード（ＬＥＤ）である発光素子、１１３は電極パッドであり、この発光素子アレイ１０１は１ｍｍあたり１０〜４８個程度の集積密度で発光素子１０３をアレイ状に集積している。これらの発光素子１０３に対して電極パッド１１３を１対１に対応させて設け、電極パッド１１３と外部回路とをボンディングワイヤで接続する。従って、電源電力は前述のボンディングワイヤを介して発光素子１０３に供給されることとなる。
【０００３】
そして、電極パッド１１３はワイヤボンディング接続を可能にするだけの十分なスペースを確保するために、基板１の両側に振り分けて設けられ、千鳥状に配列される。この発光素子１０３は、例えば１チップあたり６４〜２５６素子がモノリシックに形成され、１個の発光素子アレイ１０１を構成している。このような発光素子アレイ１０１を1個もしくは複数個、一枚の回路基板上に搭載することにより光プリントヘッドが構成されている。
【０００４】
図１８は、上述した第１従来例の発光素子アレイ１０１を用いて構成した従来第１の光プリンタヘッドの斜視図である。同図において、１０１は発光素子アレイ、１１０はこの発光素子アレイ１０１を搭載した回路基板、１１１は回路基板１１０に設けられた導電パターン、１１２は発光素子アレイ１０１の電極パッド１１３と回路基板１１０上の導電パターン１１１とを接続するボンディングワイヤ、１２０はＦＰＣ（フレキシブル印刷配線板）、１１９は発光素子アレイ１０１を駆動するドライバ、１２１はドライバ１１９のデータ入力端子からの配線であり、基板１１０上の導電パターン１１１は発光素子１０３のピッチとほぼ同ピッチに形成されている。
【０００５】
かかる光プリンタヘッドを組み立てる際は、まず回路基板１１０に発光素子アレイ１０１をダイボンディングによって搭載して接着し、次に接着した発光素子アレイ１０１の電極パッド１１３と回路基板１１０上の導電パターン１１１とをボンディングワイヤ１１２により接続する。一方、ＦＰＣ１２０上にインナリードボンディング等によって接続されたドライバ１１９の出力配線（発光素子アレイ１０１方向）は回路基板１１０上の導電パターン１１１にレーザーまたは熱圧着等によって接続される。これによって、発光素子１０３とドライバ１１９の出力配線は１対１に対応し、電流がボンディングワイヤ１１２を介して発光素子１０３に供給される。ドライバ１１９への入力信号および印加電圧はＦＰＣ１２０の配線１２１を介して発光素子１０３やドライバ１１９に供給される。
【０００６】
図１９は、従来第２の光プリンタヘッドの斜視図である。同図において、１０１は発光素子アレイ、１１２はボンディングワイヤ、１１９はドライバ、１２１はこのドライバ１１９への入力信号を供給すべく回路基板１１０上に設けられた入力配線（入力信号パターン）である。
【０００７】
この図１９に示す光プリンタヘッドは、まず回路基板１１０に発光素子アレイ１０１とドライバ１１９をダイボンディング等により搭載して接着する。次に、発光素子アレイ１０１の電極パッド１１３とドライバ１１９の出力電極とをボンディングワイヤ１１２によって１対１で直接接続する。
【０００８】
一方、ドライバ１１９の入力電極は基板１１０上の入力信号パターン１２１に前記出力電極と同様にボンディングワイヤ１１２を介して直接接続する。
【０００９】
上述した２つの従来例を比較すると、ドライバ１１９と発光素子アレイ１０１との接続方法が異なっている。すなわち、従来第１の光プリンタヘッドでは、図１８に示すようにドライバ１１９の出力配線を一旦、回路基板１１０上の導電パターン１１１にボンディングしてから発光素子アレイ１０１と接続するが、従来第２の光プリンタヘッドでは、図１９に示すようにドライバ１１９と発光素子アレイ１０１を直接ボンディングして接続する。
【００１０】
また、従来第１の光プリンタヘッドも従来第２の光プリンタヘッドも、１チップの発光素子アレイ１０１を発光・駆動させるのに２チップのドライバ１１９を使用する点は共通している。
【００１１】
なお、発光素子アレイ１０１の電極パッド１１３の配列は、図１７に示されているように、発光素子１０３の配列方向にわたって千鳥状となすのが一般的であるが、これを発光素子１０３に対してどちらか一方の側にのみ（片側取り出し方法）に形成することも可能であり、その場合、１チップの発光素子アレイ１０１を１チップのドライバ１１９で発光・駆動させることができる。
【００１２】
しかしながら、上述した従来第１、第２の光プリンタヘッドによれば、いずれの光プリンタヘッドも発光素子アレイ１０１と外部ドライバ１１９のボンディング数が極めて多いことから、高度のボンディングピッチ精度が要求されており、光プリンタヘッドの生産性を向上させることが困難であった。
【００１３】
また、上述した従来第１，第２の光プリンタヘッドにおいては、発光素子アレイの総数の半数乃至同数のドライバＩＣを備えていることから、このような多くのドライバＩＣを回路基板上に実装するための広いスペースや実装工程が必要であり、このことが光プリンタヘッドの製造コストの低減の阻害要因となっている。
【００１４】
更に、上述した従来第１、第２の光プリンタヘッドにおいては、発光素子アレイとドライバＩＣとが並設されているため、光プリンタヘッドの副走査方向の幅狭化が難しく、このことが光プリンタヘッドを小型化するにあたり大きな障害となっていた。
【００１５】
また更に従来第１、第２の光プリンタヘッドに使用される第１従来例の半導体発光装置においては、ワイヤボンディング工程の精度と電極パッドの狭ピッチ化の限界が、発光素子間の狭ピッチ化の大きな阻害要因となっており、例えば１２００ｄｐｉ（ドット／インチ）に要求される２２μｍ未満の発光素子間ピッチの実現を困難にしている。
【００１６】
このようなことから、発光素子１０３と電極パッド１１３だけしか形成されていなかった発光素子アレイ１０１に、更にドライバをモノリシックに形成することで、上記従来例で行われていたボンディング数を大幅に削減し、信頼性の向上、製造コストの低廉化および発光素子の狭ピッチ化による高品質印画を可能とする方法が提案されている。
【００１７】
図２０は、光プリンタヘッドを構成するための第２従来例にかかる半導体発光装置である発光素子アレイの平面図である（米国特許第4,587,717号明細書参照）。ここで、モノリシック回路の形成は、同一チップ内にＧａＰ発光ダイオードである発光素子１０３、その駆動回路１２２を構成する出力回路１２２ａおよび信号処理回路１２２ｂがシリコン基板２上にモノリシックに形成されており、発光素子１０３に出力回路１２２ａからの画像データがパラレル、シリアル、若しくはシリアル／パラレル混在で供給される。
【００１８】
図２１は、光プリンタヘッドを構成するための第３従来例にかかる半導体発光装置である発光素子アレイの断面図である（特公平６―９４２１６号公報参照）。同図において、１０２はシリコン基板であり、このシリコン基板１０２上に複数個の発光ダイオードである発光素子１０３と、これらの発光素子１０３を駆動する複数個のドライバ素子１０９を備え、各発光素子１０３と各ドライバ素子１０９が１対１に対応するようにモノリシックに集積化させる。これによって、６４〜２５６素子程度の発光素子１０３及びドライバ素子１０９を有する発光素子アレイ１０１が形成される。
【００１９】
図中の１２４は素子分離層であり、該素子分離層１２４は隣接する発光素子１０３間の光学的分離および発光素子１０３とドライバ素子１０９間の電気的分離を行う。この素子分離層１２４は発光素子１０３の周囲のシリコン基板１０２上に設けられている。また配線部１０６は、発光素子１０３と該発光素子１０３に対応するドライバ素子１０９とを電気的に接続する。電極パッド１１３はシリコン基板１０２上に形成され、ドライバ素子１０９を介して発光素子１０３を駆動するための信号供給に必要な数、例えば１チップの発光素子アレイ１０１に対して６〜７個程度設けられる。拡散抵抗１０８は、発光素子１０３とオーミックコンタクトを形成するとともに、シリコン基板１０２との絶縁分離を行い、発光素子１０３とドライバ素子１０９の間の電流を制限する。なお、絶縁層１０７はドライバ素子１０９上に設けられる。
【００２０】
図２２は図２１に示した発光素子アレイ１０１の等価回路図である。この等価回路図は、１つの発光素子１０３についてのものであるが、各発光素子１０３について電流制限用抵抗として機能する拡散抵抗１０８とドライバ素子１０９とが接続されている。すなわち、ドライバ素子１０９と図示しない論理回路（レジスタ）によって発光素子１０３を選択的に発光させるように構成されている。発光素子１０３を発光させるには、ドライバ素子１０９をオン状態として定電圧Ｖｄｄを印加する。この時、発光素子１０３に流れる電流は拡散抵抗８を介して供給される。
【００２１】
図２３は図２１の発光素子アレイ１０１を複数個用いて構成した従来第３の光プリンタヘッドの斜視図である。同図において、１１０は回路基板であり、この回路基板１１０上に全ての発光素子１０３の配列が直線状となるように複数個の発光素子アレイ１０１が配列・搭載されて接着剤により固定される。これら発光素子アレイ１０１の電極パッド部と回路基板１１０上に形成された回路パターン（導電パターン）１１１がボンディングワイヤ１１２により接続される。この回路パターン１１１と導通するように回路基板１１０上に設けたインターフェース用の入力コネクタ１２５を介して論理回路信号および電力が各発光素子アレイ１０１に供給される。
【００２２】
また、上述した第３従来例の発光素子アレイでは、定電圧Ｖｄｄが発光素子アレイの各発光素子１０３に共通に印加される。この場合、各発光素子１０３は、図示されていない論理回路（シフトレジスタ）によってドライバ素子のトランジスタを制御することによって駆動される。
【００２３】
この場合、ボンディングパッド数は論理回路信号および発光素子駆動用の定電圧を供給する６〜７本程度となるものの、定電圧駆動のため、発光素子アレイ１０１内および発光素子間の発光バラツキの補正が困難である。
【００２４】
また、従来の発光素子アレイにおいては、通常、発光素子１０３の発光強度が発光素子アレイ１０１内や発光素子アレイ１０１の製造ロット間でばらついている。このようなバラツキは、光プリンタヘッドを用いたプリンタの印画品質に直接影響を及ぼすため、一般的に発光強度のバラツキが発光素子アレイ内で±１０％未満に抑えられている一部の発光素子アレイのみが良品として取り扱われ、それ以外の多くの発光素子アレイは不良品と判定されて廃棄されるため、発光素子アレイの製造歩留りが悪いという問題がある。
【００２５】
そこで、従来の光プリンタヘッドでは、発光素子アレイを駆動するドライバに発光素子アレイ間の発光強度のバラツキを補正する機能を持たせることで、発光素子アレイの良品幅を広げ、歩留りを向上させる方法が取られている。
【００２６】
この補正は、光プリンタヘッドに配線実装された発光素子アレイを定電圧駆動させた時の発光強度のバラツキを初期値として測定後、発光素子アレイ内および発光素子アレイ間で発光強度が均一化されるように、各発光素子の駆動電圧（電流）を調整する方法があるが、この方法にも次の２通りがある。
【００２７】
第１の補正方法は、発光素子に直列に接続された抵抗成分を初期値に応じて調整（トリミング）することによって、定電圧が印加された時の発光素子に流れる電流値を調整する方法である。
【００２８】
第２の補正方法は、初期値に応じて画像データに重畳された補正データによって、ドライバ素子を構成するトランジスタの出力を調整する方法である。
【００２９】
図２４に第２の補正方法で１６段階の補正を行うドライバ回路のブロック図を示す。ここで、発光素子の１ドットあたり出力の異なるトランジスタが最低４つ必要になると共に、その各々のトランジスタに補正データを入力するために駆動する発光素子の数と同数のパラレル出力を持ったシフトレジスタおよびラッチにより形成される補正回路１２６が最低４段必要になる。
【００３０】
この第１の補正方法を第３従来例に適用した場合、図２２に示す拡散抵抗１０８の抵抗値を調整する必要がある。しかし、光プリンタヘッドに配線実装した後に、ドーパント拡散の濃度や深さおよびアニール処理等の調整により拡散抵抗値を調整することは困難である。拡散抵抗とは別に抵抗値のトリミングが可能な薄膜抵抗配線やその他トリミング回路をモノリシックに形成する必要がある。
【００３１】
また、第２の補正方法を第３従来例に適用した場合、各階調に対応した複数段のシフトレジスタとラッチを更にモノリシックに形成する必要がある。
【００３２】
これらのことから、第３従来例の発光素子アレイでは、モノリシックに形成するドライバ回路の規模がその機能に伴って大きくなり、チップサイズが大型化するため、ウエハ１枚あたりのチップ取れ数が低減することになる。
【００３３】
更に、モノリシックに形成するドライバ回路の規模に比例して、発光素子アレイの製造歩留りは低下する。このことは、第２従来例の発光素子アレイについても同様である。すなわち、上述のような第２、第３従来例の発光素子アレイの問題点から、接続端子数の大幅な低減による工程歩留りの向上とドライバチップ数の低減によるコスト削減の効果から得られる光プリンタヘッドの製造コスト低減および信頼性向上の効果を相殺する。よって、第２、第３従来例は製造コストの面から実現性が低い技術といえる。
【００３４】
本発明は、このような事情に鑑みてなされたもので、発光素子の発光強度のバラツキを容易に小さくすることができ、小型化及び低コスト化を図ることができる発光素子アレイ、その発光素子アレイを用いた光プリンタヘッド、及び、光プリンタヘッドの駆動方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明に係る発光素子アレイは、列状に配設され、複数の駆動グループに区分された複数の発光素子と、各駆動グループの各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段と、を半導体基板上に備え、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものである。
【００３６】
【課題を解決するための手段】
また、本発明に係る発光素子アレイは、列状に配設され、複数の駆動グループに区分された複数の発光素子、各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子、および各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段を含む発光素子アレイと、前記複数の駆動グループに区分された導通駆動手段に各駆動グループ毎に同じタイミングで駆動信号を供給して当該導通駆動手段を各駆動グループ毎に同じタイミングで駆動させると共に、前記複数の駆動グループに区分されたスイッチング素子が各駆動グループ毎に同じタイミングで個別的に導通されたときに当該スイッチング素子の接続されている各駆動グループの発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段と、を備え、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであり、前記発光制御手段は、各駆動グループのスイッチング素子が複数単位で導通されたときに当該スイッチング素子に接続されている各発光素子に発光信号を供給して当該発光素子を同時に駆動させるものであることを特徴とする。
【００３７】
また、前記発光制御手段は、前記各駆動グループの発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整してもよい。
【００３８】
また、前記発光信号の信号レベルは、発光素子に流れる電流値、発光素子への電流の通電時間、または発光素子に流れる電流量で表されるものであってもよい。
【００４７】
【発明の実施の形態】
以下、本発明の半導体発光装置である発光素子アレイと、この発光素子アレイを用いて構成した光プリンタヘッドを添付図面に基づいて詳細に説明する。なお、各図は、この発光素子アレイ及び光プリンタヘッドの作製工程中で得られた構造体を、この発明が理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示したものである。
【００４８】
図１は、本発明の第１の実施形態に係る発光素子アレイを用いて構成した光プリンタヘッドの要部断面図である。なお、本発明に係る光プリンタヘッドは、複数の発光素子アレイが回路基板上に実装されて構成される。同図において、半導体発光装置である発光素子アレイ１は、シリコン基板２上に、ライン状（列状）に配置された発光ダイオードからなる複数個の発光素子３、各発光素子３への通電を制御すべく発光素子３に１対１に対応して設けられた制御端子付きのスイッチング素子としての電界効果型トランジスタを含む複数個の出力トランジスタ回路４、各出力トランジスタ回路４のオン・オフを制御するシフトレジスタ回路５等が半導体製造技術を用いて形成されてなるものである。これら出力トランジスタ回路４およびシフトレジスタ回路５から発光ダイオードの駆動を制御するドライバ回路９が構成される。
【００４９】
なお、各発光素子３に対応して設けられたスイッチング素子としては、電界効果型トランジスタの他にバイポーラトランジスタなどを用いることもできる。また、シリコン基板２上に、出力トランジスタ回路４やシフトレジスタ回路５等に接続される電極パッド１４〜１８が印刷などの適宜の手段で形成されている。
【００５０】
このような構成の発光素子アレイ１では、まずシリコン基板２上に出力トランジスタ回路４およびシフトレジスタ回路５からなるドライバ回路９を形成した後、複数個の発光素子３が列状に形成され、最後に配線部６、絶縁層７、抵抗層８、電極パッド１４〜１８等が形成される。
【００５１】
すなわち、シリコン基板２上への発光素子３の形成は、ドライバ回路９を形成した後に形成される。金属薄膜からなる配線部６は、シリコン半導体からなるドライバ回路９および化合物半導体からなる発光素子３を形成した後に形成される。
【００５２】
シリコン半導体は、化合物半導体からなる発光素子よりも熱履歴に強いため、ドライバ回路９を発光素子３の形成よりも前に形成する。また、金属薄膜からなる配線部６は、４００℃以下の低温でも半導体と反応して回路を破壊するため、比較的高温において形成されるシリコン半導体および化合物半導体の形成後に形成する。
【００５３】
微細配線が必要な出力トランジスタ回路４およびシフトレジスタ回路５からなるドライバ回路９は、微細加工技術が確立しており、しかも製造コストが安価なシリコンＣＭＯＳ回路で構成することが適当である。また、発光素子３には、発光効率が高く、信頼性が高い化合物半導体を用いることが適当である。
【００５４】
なお、シリコン基板２は、従来周知の半導体製造技術によって形成する。一方、シリコン基板２上への化合物半導体の形成は、従来周知のＭＯＣＶＤ（有機金属化学蒸気蒸着）法による２段階成長法で行う。
【００５５】
また、ドライバ回路９は、単純な構造の出力トランジスタ回路４およびシフトレジスタ回路５からなるため、ドライバ回路９の配線部６は、ポリシリコンによる配線を除くと、すくなくとも１層の金属薄膜で形成することができ、製造コストの削減とともに信頼性の向上が図れる。
【００５６】
また、出力トランジスタ回路４を構成するスイッチング素子は、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳなどからなる電界効果型トランジスタにより形成され、シリコン基板２のドーピングタイプや発光素子３のダイオード特性、あるいは駆動電源の正負によって適宜の特性のものが選択される。勿論、上記したように電界効果型トランジスタに代えてバイポーラトランジスタなどの他のスイッチング素子を用いることもできる。
【００５７】
更に、発光ダイオードのようなダイオード特性をもつ発光素子３では、カソード電極あるいはアノード電極と出力トランジスタ回路４とは、配線レイアウトや出力トランジスタ回路４の構造等により接続関係が適宜決定される。すなわち、本実施形態においては、出力トランジスタ回路４のスイッチング素子としてＮチャネルの電界効果型トランジスタを形成しているので、例えば、電界効果型トランジスタのソースを発光素子３のアノードに、ドレインを発光素子３のアノードに駆動信号を供給する共通電源ラインに、ゲートをバッファを介してシフトレジスタ回路５に接続する。なお、発光素子３のカソード側は全てグランド（ＧＮＤ）に接続される共通ラインに接続される。
【００５８】
また、ドライバ回路９を構成する出力トランジスタ回路４は、移動度の高い化合物半導体を用いて形成しても良い。これにより、出力トランジスタ回路４の小型化ができる。また、発光素子３は、無機系や有機系のＥＬ材料を用いて形成しても良い。
【００５９】
なお、電流制限用として用いる抵抗層８は、外部ドライバ１９（図３）に電流制限機能を備えている場合、省略しても良い。また、多層配線構造となる各出力トランジスタ回路への電源ライン間は、酸化珪素（ＳｉＯ2）のような絶縁膜により絶縁されるが、酸化珪素に代えてエアーブリッジにより絶縁することもできる。
【００６０】
このように構成された発光素子アレイ１は、その複数個が回路基板１０に実装され、各電極パッド１４〜１８と、外部ドライバの搭載された回路基板１０上に印刷などの適宜の手段で形成されてなる回路パターン１１とがボンディングワイヤ１２により接続されることで光プリンタヘッドが構成される。
【００６１】
図２は、本発明に係る発光素子アレイ１の回路構成の一例を示す平面図である。すなわち、発光素子アレイ１は、発光素子３、出力トランジスタ回路４およびシフトレジスタ回路５の３種類の機能素子（回路）で構成される。
【００６２】
電極パッド１４〜１８の個数は、本実施形態のように５個にまで減らすことができる。この場合、電極パッド１４はグランド（ＧＮＤ）用、電極パッド１５はドライバ回路電源（ＶＤＤ）用、電極パッド１６はリセット信号（ＲＳＴ）用、電極パッド１７はブロック信号（ＢＬＫ）用、電極パッド１８は発光素子駆動信号（Ｉ）用とされる。すなわち、電極パッド１４〜１８は、外部ドライバから上記４種類の信号の供給を受けるための端子として機能する。このように、本実施形態では、電極パッドの数を５個にまで減らすことができることから、発光素子アレイ１の小型化とコストの削減ができるだけでなく、回路基板１０に対する実装コストを飛躍的に削減できる。
【００６３】
また、上述したシリコン基板２は矩形状をなしており、複数個の発光素子３はシリコン基板２の一方の長辺に沿って配列され、複数個の電極パッド１４〜１８は他方の長辺に沿って配列される。従って、図１に示すように、発光素子アレイ１と回路基板１０の回路パターン１１との接続方向は一方向となり、実装工程の簡略化が図れる。
【００６４】
更に、発光素子３と電極パッド１４〜１８間に、ドライバ回路９を配置するため、発光素子３と電極パッド１４〜１８との間の間隔は２００μｍ以上あける。これにより、電極パッド１４〜１８に接続したボンディングワイヤ１２による発光素子３の反射光を低減することができ、印画品質の向上が図れる。
【００６５】
ここで、発光素子３を列状に配置したシリコン基板２の長尺方向をチップ長さ、それと直行する方向をチップ幅とする。以上の構成による発光素子アレイ１０１のチップ長さは、印画解像度に対応した発光素子３の配列ピッチで決定される。すなわち、６００ｄｐｉではピッチ間隔が４２μｍ、１２００ｄｐｉでは２１μｍであるため、発光素子３が１２８個列状に配置された場合、６００ｄｐｉではチップ長さは５．４ｍｍとなり、１２００ｄｐｉでは２．７ｍｍとなる。
【００６６】
また、出力トランジスタ回路４およびシフトレジスト回路５の１出力あたりのピッチは、ほぼ発光素子３と同じピッチである。
【００６７】
図３は、図２に示す発光素子アレイ１の等価回路を示す図である。ここで、Ｌ１〜Ｌ１２８は、列状に配置された発光ダイオードからなる発光素子３を示し、ＴＲ１〜ＴＲ１２８は、各発光素子Ｌ１〜Ｌ１２８に接続された出力トランジスタ回路４を構成する電界効果型トランジスタを示している。また、ＢＦ１〜ＢＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に接続されたバッファを示し、ＦＦ１〜ＦＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に駆動信号を供給するシフトレジスタ回路５を構成するフリップ・フロップを示している。なお、電界効果型トランジスタＴＲ１〜ＴＲ１２８は、本実施形態ではＮチャネル型のものである。また、電界効果型トランジスタＴＲ１〜ＴＲ１２８は、バックゲート付きのものを用いることが動作安定性の点で好ましい。
【００６８】
ここで、発光素子Ｌ１〜Ｌ１２８の各カソードはグランド（ＧＮＤ）に接続される第１の共通ラインＣＭ１に接続され、各アノードは電界効果型トランジスタＴＲ１〜ＴＲ１２８のソースに接続されている。電界効果型トランジスタＴＲ１〜ＴＲ１２８の各ドレインは、発光素子駆動信号（Ｉ）用の電極パッド１８に接続された第２の共通ラインＣＭ２に接続され、電界効果型トランジスタＴＲ１〜ＴＲ１２８の各ゲートは、バッファＢＦ１〜ＢＦ１２８を介して対応するフリップ・フロップＦＦ１〜ＦＦ１２８のＱ−出力端子に接続されている。
【００６９】
フリップ・フロップＦＦ１〜ＦＦ１２８の各φ入力端子は、バッファを介してブロック信号（ＢＬＫ）用の電極パッド１７に接続された第３の共通ラインＣＭ３に接続されている。初段のフリップ・フロップＦＦ１のＳ−入力端子及び２段目以降のフリップ・フロップＦＦ２〜ＦＦ１２８の各Ｒ−入力端子は、アンプを介してリセット信号（ＲＳＴ）用の電極パッド１６に接続された第４の共通ラインＣＭ４に接続されている。
【００７０】
なお、初段のフリップ・フロップＦＦ１は、リセット信号（ＲＳＴ）によりセットされ、次のブロック信号（ＢＬＫ）の立ち下がりでリセットされるように、セット付きのＤ形フリップ・フロップとされている。２段目以降のフリップ・フロップＦＦ２〜ＦＦ１２８は、リセット付きのＤ形フリップ・フロップである。また、Ｄｏ１〜Ｄｏ１２８は、フリップ・フロップＦＦ１〜ＦＦ１２８のＱ−端子から出力される駆動信号を示す。
【００７１】
各フリップ・フロップＦＦ１〜ＦＦ１２８から出力される駆動信号Ｄｏ１〜Ｄｏ１２８は、大出力の電界効果型トランジスタＴＲ１〜ＴＲ１２８を駆動させるため、２段構成のバッファＢＦ１〜ＢＦ１２８を介して電界効果型トランジスタＴＲ１〜ＴＲ１２８のゲートに供給されるようになっているが、このバッファＢＦ１〜ＢＦ１２８はフリップ・フロップＦＦ１〜ＦＦ１２８のＱ−出力部にバッファ回路を内蔵させることによって省略することができ、これにより発光素子アレイ１を小型化することができる。また、電極パッド１６および電極パッド１７からは、外部ドライバ側から侵入するノイズによる過大電圧から保護する保護回路を介してフリップ・フロップＦＦ１〜ＦＦ１２８にリセット信号およびブロック信号が供給されるようにすることが好ましい。
【００７２】
なお、グランド（ＧＮＤ）用の電極パッド１４およびドライバ回路電源（ＶＤＤ）用の電極パッド１５は、図略の配線を介してドライバ回路９を構成するシフトレジスタ回路５などに接続されるようになっている。
【００７３】
図４は、図３に示すように回路構成された発光素子アレイ１の動作を説明するための信号シーケンスを示す図である。
【００７４】
シフトレジスタ回路５を構成するフリップ・フロップＦＦ１〜ＦＦ１２８に、リセット信号（ＲＳＴ）とブロック信号（ＢＬＫ）の２種類の信号が電極パッド１６と電極パッド１７からそれぞれ入力されるようになっている。最初に、初段のフリップ・フロップＦＦ１が電極パッド１６から入力されたリセット信号によりセットされ、電極パッド１７から入力されたブロック信号の立ち下がりでリセットされる。このリセットと同時に２段目のフリップ・フロップＦＦ２がセットされ、次のブロック信号の立ち下がりでリセットされる。
【００７５】
同様にして、３段目以降のフリップ・フロップＦＦ３〜ＦＦ１２８が前段のフリップ・フロップのリセットと同時にセットされ、順次入力されるブロック信号の立ち下がりでリセットされる。このように、フリップ・フロップＦＦ１〜ＦＦ１２８が順番にセットおよびリセットされることで各Ｑ−端子から駆動信号Ｄｏ１〜Ｄｏ１２８が順次出力される。すなわち、各フリップ・フロップＦＦ１〜ＦＦ１２８は、リセット信号によりセットされたときにＱ−端子から駆動信号が出力され、ブロック信号の立ち下がりでリセットされたときにその駆動信号の出力が停止される。
【００７６】
このように、フリップ・フロップＦＦ１〜ＦＦ１２８から駆動信号Ｄｏ１〜Ｄｏ１２８が順番に出力されて各電界効果型トランジスタＴＲ１〜ＴＲ１２８のゲートに順番に供給されることにより、各電界効果型トランジスタＴＲ１〜ＴＲ１２８はドレイン−ソース間がその駆動信号の供給期間だけ導通されてオン状態となる。すなわち、フリップ・フロップＦＦ１〜ＦＦ１２８から構成されたシフトレジスタ回路５は、各電界効果型トランジスタＴＲ１〜ＴＲ１２８の制御端子であるゲートに、各発光素子Ｌ１〜Ｌ１２８の配列の順序で駆動信号を順番に供給することにより各電界効果型トランジスタＴＲ１〜ＴＲ１２８のドレイン−ソース間を選択的（個別的）に導通させる駆動手段を構成する。
【００７７】
一方、各電界効果型トランジスタＴＲ１〜ＴＲ１２８のオン状態と同期して電極パッド１８から第２の共通ラインＣＭ２を介して発光信号である発光素子駆動信号（画像データ）が供給され、これにより対応する各発光素子Ｌ１〜Ｌ１２８が順次駆動される。すなわち、外部ドライバから電極パッド１８を介してシリアルに供給される画像データがパラレルの画像データに変換され、各発光素子Ｌ１〜Ｌ１２８に画像データが分配され、各発光素子Ｌ１〜Ｌ１２８の発光出力が制御されることになる。
【００７８】
なお、図４に示されているＣＬＫ信号は、外部回路で生成されるクロック信号であり、全体の動作の同期をとるためのものである。
【００７９】
このようにシフトレジスタ回路５からの駆動信号によって複数個の出力トランジスタ回路４のオン・オフを順次切り換えながら、電極パッド１８から入力されるシリアルデータに対応させてアノード側の第２の共通ラインＣＭ２に流れる電流値等を可変させることにより、複数個の発光素子３（Ｌ１〜Ｌ１２８）が１個ずつ選択的（個別的）に発光・駆動される。
【００８０】
すなわち、発光素子３の発光時、各発光素子３に流れる電流レベル（ハイレベル）を調整したり、各発光素子３に流れる一定値の電流による通電時間を調整したりすることにより、発光素子３の光量が個々に調整され、これにより発光素子３の発光バラツキの補正や印画の高品質化に必要な階調制御が行われる。この結果、各発光素子３からは、バラツキに応じて発光出力補正された発光出力や画像データに対応して階調制御された発光出力が得られる。
【００８１】
なお、本実施形態では、発光素子３に流れる電流値や通電時間を調整することで発光素子３の発光バラツキの補正や階調制御を行うようにしているが、発光素子３毎に電流量（電流値×時間）を調整したり、発光素子３に印加される電圧レベルや電圧の印加時間を調整するようにしても発光素子３の発光バラツキの補正や階調制御を行うことができる。
【００８２】
また、本実施形態では、出力トランジスタ回路４を構成する電界効果型トランジスタとしてＮチャネルのものを用いるようにしているが、Ｐチャネルのものを用いることも可能である。この場合、発光素子３のアノードを第１の共通ラインＣＭ１に接続し、カソードを電界効果型トランジスタを介して第２の共通ラインＣＭ２に接続するようにすればよい。さらに、この場合、第２の共通ラインＣＭ２の電流はローレベルに設定されることになる。また、本実施形態では、電界効果型トランジスタを発光素子３のアノードと第２の共通ラインＣＭ２との間に接続するようにしているが、発光素子３のカソードと第１の共通ラインＣＭ１との間に接続するようにしてもよい。この場合、グランドに接続される共通ラインを第２の共通ラインＣＭ２と呼び、電極パッド１８に接続される共通ラインを第１の共通ラインＣＭ１と呼ぶ。
【００８３】
図５は、本発明の第１の実施形態に係る発光素子アレイ１を外部ドライバ２５が搭載された回路基板１０上に複数個搭載して成る光プリンタヘッド２４の構成を示す平面図である。各発光素子アレイ１の各発光素子は、発光強度のバラツキを補正する機能および階調制御機能をもつ外部ドライバ２５から供給されるシリアルデータ（発光素子駆動信号）により発光出力が制御される。また、各発光素子をスイチングするドライバ回路９（図１）は、外部ドライバ２５からのリセット信号やブロック信号と同期して駆動される。
【００８４】
外部ドライバ２５は、例えば、各発光素子３に供給する発光素子駆動信号を生成するための定電流出力回路、発光素子３の発光強度のバラツキ補正や階調制御などを行うための電流補正用や時間補正用のシフトレジスタ、発光素子３に供給する発光素子駆動信号を対応する発光素子毎に順次切り換えるための動作切換え回路、クロック信号を出力するためのクロックカウンタなどの所定の回路が半導体基板上に集積化されて形成されている。
【００８５】
上記の定電流出力回路からは、光プリンタヘッドを構成する複数の発光素子アレイ１に供給するための発光素子駆動信号が同時に出力される。また、電極パッド１５に供給されるドライバ回路電源および電極パッド１６に供給されるリセット信号は、外部ドライバ２５の前段に設けられている制御回路から出力されたものが外部ドライバ２５を介して供給される。また、発光素子駆動信号として発光素子３に電圧が印加される場合には、定電流出力回路に代えて定電圧出力回路を用いることができる。
【００８６】
このように構成されている外部ドライバ２５は、各出力端子が図３に示す電極パッド１６〜１８に接続され、図４に示すタイミングでリセット信号、ブロック信号、発光素子駆動信号が出力され、対応する電極パッド１６〜１８に供給される。ここで、各発光素子３に供給される発光素子駆動信号は、前段に設けられている制御回路などのメモリに各発光素子３の発光強度のバラツキに対応させて補正値が記憶されており、この記憶されている補正値に基づいて各発光素子３に供給されるようになっている。
【００８７】
このように構成された光プリンタヘッド２４では、発光素子アレイ１の１個（１チップ）あたりのボンデングワイヤの数は５本であり、従来の１２８個の発光素子を有する発光素子アレイの場合に比べ、回路基板１０の回路パターン１１との接続に使用されるボンデングワイヤ１２の数は１３分の１乃至２６分の１まで削減することができる。これにより、実装コストの大幅な削減とともに、光プリンタヘッドの低コスト化および信頼性の向上を図ることができる。
【００８８】
また、回路パターン１１よりも大きな占有面積を必要とする電極パッドの数も上述と同様に１３分の１あるいは２６分の１まで削減することができる。これにより、回路基板１０の短尺方向の長さを大幅に短縮することができ、光プリンタヘッド２４のコストを低減するだけでなく、光プリンタヘッド２４の小型化を図ることができる。
【００８９】
以上説明したように、本発明の第１の実施形態に係る発光素子アレイ１、及び、発光素子アレイ１を用いて構成した光プリンタヘッド２４は、列状に配設された各発光素子３の一端を第１の共通ラインＣＭ１に接続すると共に、他端を第２の共通ラインＣＭ２にスイッチング素子を介して接続し、その発光素子３を選択的に駆動させるようにしているので、各発光素子３に流れる電流レベルや通電時間を個別に調整したり、各発光素子３に印加される電圧レベルや印加電圧の保持時間を個別に調整したりすることができ、これにより発光素子３の発光強度のバラツキの補正や階調制御を容易に行うことができる。
【００９０】
また、ドライバ回路および電極パッドの占有面積、ボンディング本数、外部ドライバの個数がそれぞれ低減され、光プリンタヘッドの製造コストの低減および小型化を図ることができるとともに、その実装時間が著しく短縮され、光プリンタヘッドの組立作業を簡略化することができる。また、発光素子アレイの電極パッド１４〜１８と発光素子３との間に２００μｍ以上の間隔を空けることにより、電極パッド１４〜１８付近のボンディングワイヤ１２等で発光素子からの光が反射するのを有効に防止することができ、光プリンタヘッドの信頼性を向上させることができる。
【００９１】
図６は、本発明の第２の実施形態に係る発光素子アレイを用いて構成した光プリンタヘッドの要部断面図であり、図７は、本発明に係る発光素子アレイの回路構成の一例を示す平面図である。これらの図において、図１および図２に示す第１の実施形態に係るものと同一の構成要素については、同一の符号を付すことにより詳細な説明を省略し、以下には相違点を中心に説明する。
【００９２】
すなわち、この第２の実施形態に係る発光素子アレイ１ａは、第１の実施形態に係る発光素子アレイ１とは、出力トランジスタ回路およびシフトレジスタ回路を含むドライバ回路が互いに並列的に動作するＮ個（Ｎは、２以上の自然数）のグループに区分されるとともに各グループ毎に共通の信号ラインに接続され、各グループのドライバ回路により駆動可能な状態とされる発光素子が、各グループのドライバ回路毎に異なる駆動信号ラインに接続されている点で相違している。
【００９３】
すなわち、この第２の実施形態に係る発光素子アレイ１ａは、シリコン基板２上に、ライン状（列状）に配置された発光ダイオードからなる複数個の発光素子３、各発光素子３への通電を制御すべく設けられた電界効果型トランジスタを含む複数個の出力トランジスタ回路４、各出力トランジスタ回路４のオン・オフを制御するシフトレジスタ回路５、電極パッド１４〜１９等が形成され、出力トランジスタ回路４およびシフトレジスタ回路５を含むドライバ回路９が、互いに並列的に動作するＮ個（Ｎは、２以上の自然数）のグループに区分されたものである。この結果、複数個の発光素子３も区分されたドライバ回路９に対応してＮ個のグループに区分されることになる。
【００９４】
具体的には、本実施形態では、ドライバ回路９を構成する出力トランジスタ回路４およびシフトレジスタ回路５が第１，第２の出力トランジスタ回路４ａ，４ｂおよび第１，第２のシフトレジスタ回路５ａ，５ｂの２つのグループにそれぞれ区分されるとともに（すなわち、Ｎ＝２に設定）、シフトレジスタ回路５は２つのグループとも共通の信号ラインに接続され、この区分されたドライバ回路９がグループ毎に互いに並列的に駆動（すなわち、グループ単位で同時に駆動）されるようになっている。このように、ドライバ回路９がグループ毎に並列的に駆動されることにより、区分されたドライバ回路９に対応して区分される発光素子３もグループ毎に並列的に駆動されることになる。
【００９５】
電極パッド１４〜１９の個数は、本実施形態のように６個にまで減らすことができる。この場合、電極パッド１４はグランド（ＧＮＤ）用、電極パッド１５はドライバ回路電源（ＶＤＤ１）用、電極パッド１６はリセット信号（ＲＳＴ）用、電極パッド１７はブロック信号（ＢＬＫ）用、電極パッド１８は第１の発光素子駆動信号（ＶＤＤ２）用、電極パッド１９は第２の発光素子駆動信号（ＶＤＤ３）用とされる。すなわち、電極パッド１４〜１９は、外部ドライバから上記５種類の信号の供給を受け入れるための端子として機能する。
【００９６】
また、シリコン基板２は第１の実施形態のものと同様に矩形状をなしており、複数個の発光素子３はシリコン基板２の一方の長辺に沿って配列され、複数個の電極パッド１４〜１９は他方の長辺に沿って配列される。従って、図６に示すように、発光素子アレイ１ａと回路基板１０の回路パターン１１との接続方向は一方向となり、実装工程の簡略化が図れる。
【００９７】
更に、発光素子３と電極パッド１４〜１９間に、ドライバ回路９を配置するため、発光素子３と電極パッド１４〜１９との間の間隔は第１の実施形態のものと同様に２００μｍ以上あける。これにより、電極パッド１４〜１９に接続したボンディングワイヤ１２による発光素子３の反射光を低減することができ、印画品質の向上が図れる。
【００９８】
このように構成された発光素子アレイ１ａは、その複数個が回路基板１０に実装され、各電極パッド１４〜１９と、外部ドライバが搭載された回路基板１０上の回路パターン１１とがボンディングワイヤ１２により接続されることで光プリンタヘッドが構成される。
【００９９】
図８は、図７に示す発光素子アレイ１ａの等価回路を示す図である。ここで、Ｌ１〜Ｌ１２８は、列状に配置された発光ダイオードからなる発光素子３を示している。これらの発光素子Ｌ１〜Ｌ１２８は、発光素子Ｌ１〜Ｌ６４までが第１のグループとされ、発光素子Ｌ６５〜Ｌ１２８までが第２のグループとされる。本実施形態では、第１のグループに属する発光素子Ｌ１〜Ｌ６４については、発光素子Ｌ１から発光素子Ｌ６４に向けて順番に駆動され、第２のグループに属する発光素子Ｌ６５〜Ｌ１２８については、第１のグループとは逆方向である発光素子Ｌ１２８から発光素子Ｌ６５に向けて順番に駆動されるようになっている。
【０１００】
ＴＲ１〜ＴＲ１２８は、各発光素子Ｌ１〜Ｌ１２８に接続された出力トランジスタ回路４を構成する電界効果型トランジスタを示している。これらの電界効果型トランジスタＴＲ１〜ＴＲ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ６４までが第１のグループとされ（この第１のグループにより第１の出力トランジスタ回路４ａが構成される。）、電界効果型トランジスタＴＲ６５〜ＴＲ１２８までが第２のグループとされる（この第２のグループにより第２の出力トランジスタ回路４ｂが構成される。）。なお、電界効果型トランジスタＴＲ１〜ＴＲ１２８は、本実施形態ではバックゲート付きのＮチャネル型のものである。
【０１０１】
また、ＢＦ１〜ＢＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に接続されたバッファを示している。これらのバッファＢＦ１〜ＢＦ１２８は、バッファＢＦ１〜ＢＦ６４までが第１のグループとされ、バッファＢＦ６５〜ＢＦ２８までが第２のグループとされる。
【０１０２】
ＦＦ１〜ＦＦ１２８は、電界効果型トランジスタＴＲ１〜ＴＲ１２８に駆動信号を供給するシフトレジスタ回路５を構成するフリップ・フロップを示している。これらのフリップ・フロップＦＦ１〜ＦＦ１２８は、フリップ・フロップＦＦ１〜ＦＦ６４までが第１のグループとされ（この第１のグループにより第１のシフトレジスタ回路５ａが構成される。）、フリップ・フロップＦＦ６５〜ＦＦ１２８までが第２のグループとされている（この第２のグループにより第２のシフトレジスタ回路５ｂが構成される。）。
【０１０３】
第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４は、フリップ・フロップＦＦ１からフリップ・フロップＦＦ６４に向けて順番にセットされ、第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８は、第１のグループとは逆方向であるフリップ・フロップＦＦ１２８からフリップ・フロップＦＦ６５に向けて順番にセットされるように構成されている。
【０１０４】
すなわち、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４は、フリップ・フロップＦＦ１が初段となり、フリップ・フロップＦＦ６４が最終段となる。また、第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８は、フリップ・フロップＦＦ１２８が初段となり、フリップ・フロップＦＦ６５が最終段となる。
【０１０５】
ここで、第１のグループに属する発光素子Ｌ１〜Ｌ６４および第２のグループに属する発光素子Ｌ６５〜Ｌ１２８の各カソードはグランド（ＧＮＤ）に接続される第１の共通ラインＣＭ１に接続され、各アノードは第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４および第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ソースに接続されている。第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４の各ドレインは、第１の発光素子駆動信号用の電極パッド１８に接続された一方の第２の共通ラインＣＭ２に接続され、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ドレインは、第２の発光素子駆動信号用の電極パッド１９に接続された他方の第２の共通ラインＣＭ２´に接続されている。
【０１０６】
また、第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４の各ゲートは、第１のグループに属するバッファＢＦ１〜ＢＦ６４を介して対応する第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４のＱ−出力端子に接続され、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ゲートは、第２のグループに属するバッファＢＦ６５〜ＢＦ１２８を介して対応する第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８のＱ−出力端子に接続されている。
【０１０７】
第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８の各φ入力端子は、保護回路ＰＣ１およびバッファＢＦ１２９を介してブロック信号（ＢＬＫ）用の電極パッド１７に接続された共通信号ラインＣＭ３に接続されている。第１のグループに属する１段目のフリップ・フロップＦＦ１および第２のグループに属する１段目のフリップ・フロップＦＦ６５のＳ−入力端子、ならびに、第１のグループに属する２段目以降のフリップ・フロップＦＦ２〜ＦＦ６４および第２のグループに属する２段目以降のフリップ・フロップＦＦ６６〜ＦＦ１２８の各Ｒ−入力端子は、保護回路ＰＣ２およびシュミットトリガ回路ＳＴを介してリセット信号（ＲＳＴ）用の電極パッド１６に接続された共通信号ラインＣＭ４に接続されている。
【０１０８】
ここで、保護回路ＰＣ１，ＰＣ２は、外部ドライバ側からのノイズによる過大電圧が各フリップ・フロップＦＦ１〜ＦＦ１２８に印加されないようにするためのものである。但し、ノイズが重畳されないような環境下で用いられるような場合には、これらの保護回路ＰＣ１，ＰＣ２は必ずしも必要としない。
【０１０９】
なお、第１のグループに属する初段のフリップ・フロップＦＦ１および第２のグループに属する初段のフリップ・フロップＦＦ１２８は、リセット信号（ＲＳＴ）によりセットされ、次のブロック信号（ＢＬＫ）の立ち下がりでリセットされるように、セット付きのＤ形フリップ・フロップとされている。各グループの２段目以降のフリップ・フロップは、リセット付きのＤ形フリップ・フロップである。また、Ｄｏ１〜Ｄｏ１２８は、フリップ・フロップＦＦ１〜ＦＦ１２８のＱ−端子から出力される駆動信号を示す。各フリップ・フロップＦＦ２〜ＦＦ１２８から出力される駆動信号Ｄｏ１〜Ｄｏ１２８は、大出力の電界効果型トランジスタＴＲ１〜ＴＲ１２８を駆動させるため、２段構成のバッファＢＦ１〜ＢＦ１２８を介して電界効果型トランジスタＴＲ１〜ＴＲ１２８のゲートに供給されるようになっているが、このバッファＢＦ１〜ＢＦ１２８はフリップ・フロップＦＦ１〜ＦＦ１２８のＱ−出力部にバッファ回路を内蔵させることによって省略することができ、これにより発光素子アレイ１ａを小型化することができる。
【０１１０】
図９は、図８に示すように回路構成された発光素子アレイ１ａの動作を説明するための信号シーケンスを示す図である。
【０１１１】
シフトレジスタ回路５を構成する第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ６５〜ＦＦ１２８に、リセット信号とブロック信号の２種類の信号が電極パッド１６と電極パッド１７からそれぞれ入力されるようになっている。最初に、第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ１２８が電極パッド１６から入力されたリセット信号により同時にセットされ、電極パッド１７から入力されたブロック信号の立ち下がりで同時にリセットされる。このリセットと同時に、第１のグループの２段目のフリップ・フロップＦＦ２および第２のグループの２段目のフリップ・フロップＦＦ１２７が同時にセットされ、次のブロック信号の立ち下がりで同時にリセットされる。
【０１１２】
同様にして、第１のグループの３段目以降のフリップ・フロップＦＦ３〜ＦＦ６４および第２のグループの３段目以降のフリップ・フロップＦＦ１２６〜ＦＦ６５のうちの各グループの対応する段のフリップ・フロップがそれぞれ前段のフリップ・フロップのリセットと同時にセットされ、順次入力されるブロック信号の立ち下がりで同時にリセットされる。このように、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ１２６〜ＦＦ６５が並列的に順番にセットおよびリセットされることで各Ｑ−端子から駆動信号Ｄｏ１〜Ｄｏ６４および駆動信号Ｄｏ１２８〜Ｄｏ６５が順次出力される。すなわち、各グループのフリップ・フロップＦＦ１〜ＦＦ１２８は、リセット信号によりセットされたときにＱ−端子から駆動信号Ｄｏ１〜Ｄｏ１２８が出力され、ブロック信号の立ち下がりでリセットされたときにその駆動信号Ｄｏ１〜Ｄｏ１２８の出力が停止される。
【０１１３】
このように、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４および第２のグループに属するフリップ・フロップＦＦ１２８〜ＦＦ６５から駆動信号Ｄｏ１〜Ｄｏ６４および駆動信号Ｄｏ１２８〜Ｄｏ６５が並列的に順番に出力されて第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４および第２のグループに属する電界効果型トランジスタＴＲ１２８〜ＴＲ６５のゲートに並列的に順番に供給されることにより、各グループの電界効果型トランジスタＴＲ１〜ＴＲ１２８はドレイン−ソース間がその駆動信号Ｄｏ１〜Ｄｏ１２８の供給期間だけ導通されてオン状態となる。
【０１１４】
すなわち、第１のグループに属するフリップ・フロップＦＦ１〜ＦＦ６４から構成される第１のシフトレジスタ回路５ａは、第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４の制御端子であるゲートに、各発光素子Ｌ１〜Ｌ６４の配列の順序で駆動信号を順番に供給することにより各電界効果型トランジスタＴＲ１〜ＴＲ６４のドレイン−ソース間を選択的（個別的）に導通させる第１の駆動手段を構成する。また、第２のグループに属するフリップ・フロップＦＦ１２８〜ＦＦ６５から構成される第２のシフトレジスタ回路５ｂは、第２のグループに属する電界効果型トランジスタＴＲ１２８〜ＴＲ６５の制御端子であるゲートに、各発光素子Ｌ１２８〜Ｌ６５の配列の順序で駆動信号を順番に供給することにより各電界効果型トランジスタＴＲ１２８〜ＴＲ６５のドレイン−ソース間を選択的（個別的）に導通させる第２の駆動手段を構成する
一方、第１のグループに属する電界効果型トランジスタＴＲ１〜ＴＲ６４のオン状態と同期して電極パッド１８から一方の第２の共通ラインＣＭ２を介して第１の発光素子駆動信号（画像データ）が、オン状態となっている電界効果型トランジスタに接続されている発光素子Ｌ１〜Ｌ６４に供給されると共に、第２のグループに属する電界効果型トランジスタＴＲ１２８〜ＴＲ６５のオン状態と同期して電極パッド１９から他方の第２の共通ラインＣＭ２´を介して第２の発光素子駆動信号（画像データ）が、オン状態となっている電界効果型トランジスタに接続されている発光素子Ｌ１２８〜Ｌ６５に供給され、これにより第１のグループに属する発光素子Ｌ１〜Ｌ６４および第２のグループに属する発光素子Ｌ１２８〜Ｌ６５が並列的に駆動される。すなわち、外部ドライバから電極パッド１８および電極パッド１９を介してシリアルに供給される画像データがパラレルの画像データに変換され、各発光素子Ｌ１〜Ｌ１２８に画像データが分配され、各発光素子Ｌ１〜Ｌ１２８の発光出力が制御されることになる。
【０１１５】
なお、図９に示されているＣＬＫ信号は、外部ドライバ等の内部で生成されるクロック信号であり、全体の動作の同期をとるためのものである。
【０１１６】
このように第１，第２のシフトレジスタ回路５ａ，５ｂからの駆動信号によって第１，第２の出力トランジスタ回路４ａ，４ｂの各電界効果型トランジスタのオン・オフをグループ毎に並列的に順次切り換えながら、電極パッド１８，１９から入力されるシリアルデータに対応させてアノード側の２つの第２の共通ラインＣＭ２，ＣＭ２´に流れる電流値等を可変させることにより、複数個の発光素子３（Ｌ１〜Ｌ１２８）が各グループ毎に１個ずつ選択的（個別的）に発光・駆動される。
【０１１７】
すなわち、発光素子３の発光時、各発光素子３に流れる電流レベル（ハイレベル）を調整したり、各発光素子３に流れる一定値の電流による通電時間を調整したりすることにより、発光素子３の光量が個々に調整され、これにより発光素子３の発光バラツキの補正や印画の高品質化に必要な階調制御が行われる。この結果、各発光素子３からは、バラツキに応じて発光出力補正された発光出力や画像データに対応して階調制御された発光出力が得られる。
【０１１８】
なお、本実施形態では、発光素子３に流れる電流値や通電時間を調整することで発光素子３の発光バラツキの補正や階調制御を行うようにしているが、発光素子３毎に電流量（電流値×時間）を調整したり、発光素子３に印加される電圧レベルや電圧の印加時間を調整するようにしても発光素子３の発光バラツキの補正や階調制御を行うことができる。
【０１１９】
また、本実施形態では、出力トランジスタ回路４を構成する電界効果型トランジスタとしてＮチャネルのものを用いるようにしているが、Ｐチャネルのものを用いることも可能である。この場合、発光素子３のアノードを第１の共通ラインＣＭ１に接続し、カソードを電界効果型トランジスタを介して２つの第２の共通ラインＣＭ２，ＣＭ２´に接続するようにすればよい。さらに、この場合、２つの第２の共通ラインＣＭ２，ＣＭ２´の電圧はローレベルに設定されることになる。また、本実施形態では、電界効果型トランジスタを発光素子３のアノードと第２，第３の共通ラインＣＭ２，ＣＭ２´との間に接続するようにしているが、発光素子３のカソードと第１の共通ラインＣＭ１との間に接続するようにしてもよい。この場合、グランドに接続される共通ラインを第２の共通ラインＣＭ２と呼び、電極パッド１８，１９に接続される２つの共通ラインを第１の共通ラインＣＭ１，ＣＭ１´と呼ぶ。
【０１２０】
図１０は、本発明の第２の実施形態に係る発光素子アレイ１ａを外部ドライバ２７が搭載された回路基板１０上に複数個搭載して成る光プリンタヘッド２４ａの構成を示すブロック図である。各発光素子アレイ１ａの各発光素子は、上述したように、発光強度のバラツキを補正する機能および階調制御機能をもつ外部ドライバ２７から供給されるシリアルデータ（発光素子駆動信号）により発光出力が制御される。また、各発光素子をスイチングするドライバ回路９（図６）は、外部ドライバ２７からのリセット信号やブロック信号と同期して駆動される。
【０１２１】
なお、外部ドライバ２７は、第１の実施形態における外部ドライバ２５と同様に構成されたものであり、各出力端子が図８に示す電極パッド１４〜１９に接続され、図９に示すタイミングでドライバ回路電源、リセット信号、ブロック信号、発光素子駆動信号などが出力され、各電極パッド１４〜１９に供給される。ここで、各発光素子３に供給される発光素子駆動信号は、前段に設けられている制御回路などのメモリに各発光素子３の発光強度のバラツキに対応させて補正値が記憶されており、この記憶されている補正値に基づいて各発光素子３に供給されるようになっている。
【０１２２】
このように構成された光プリンタヘッド２４ａでは、発光素子アレイ１ａの１個（１チップ）あたりのボンデングワイヤ数は６本であり、従来の１２８個の発光素子を有する発光素子アレイの場合に比べ、回路基板の回路パターンとの接続に使用されるボンデングワイヤ数は２０分の１程度にまで削減することができる。これにより、実装コストの大幅な削減とともに、光プリンタヘッド２４ａの低コスト化および信頼性の向上を図ることができる。
【０１２３】
また、回路パターン１１よりも大きな占有面積を必要とする電極パッドの数も上述と同様に２０分の１程度にまで削減することができる。これにより、回路基板１０の短尺方向の長さを大幅に短縮することができ、光プリンタヘッド２４ａのコストを低減するだけでなく、光プリンタヘッド２４ａの小型化を図ることができる。
【０１２４】
図１１は、発光素子アレイ１ａ上に設けられている発光素子３の点灯方向と印画方向との関係を示す図である。図１１（ａ）に示す如く発光素子アレイ１ａ内に設けられている発光素子３の点灯方向が一方向の場合、高速で印画動作を行うと、区分されたグループ間の印画ズレが大きくなるため、低速の印画しかできないことになる。
【０１２５】
一方、図１１（ｂ）に示す如く例えば２つのグループの発光素子３の点灯方向を対向させた場合（すなわち、本実施形態のように、２つのグループの発光素子を互いに逆方向となるように駆動させた場合）、区分されたグループ間の印画ズレが生じないため、高速の印画が可能となる。
【０１２６】
更に、図１１（ｃ）に示す如く印画方向が水平になるように、図１１（ｂ）の場合と同様に例えば２つのグループの発光素子３の点灯方向を対向させ、かつ、その２つのグループの発光素子３を主走査方向に対して斜めに配置させるようにすれば、さらなる高速印画が実現できる。したがって、第２の実施形態の発光素子アレイ１ａにおいて、例えば２つのグループの発光素子３を主走査方向に対して斜めに配置させるようにすることができる。
【０１２７】
要するに、図１１（ｂ）もしくは（ｃ）に示す如く印画ズレを生じないようにするには、互いに隣接するグループ間の境界を中心とした左右両側に対称な位置に設けられている各グループの発光素子同士を同時に駆動させるようにすることが重要である。
【０１２８】
以上説明したように、本発明の第２の実施形態に係る発光素子アレイ１ａ、及び、発光素子アレイ１ａを用いて構成した光プリンタヘッド２４ａは、列状に配設された各発光素子３の一端を第１の共通ラインＣＭ１に接続すると共に、他端を第２の共通ラインＣＭ２，ＣＭ２´にスイッチング素子を介して接続し、その発光素子３を選択的に駆動させるようにしているので、各発光素子３に流れる電流レベルや通電時間を個別に調整したり、各発光素子３に印加される電圧レベルや印加電圧の保持時間を個別に調整したりすることができ、これにより発光素子３の発光強度のバラツキの補正や階調制御を容易に行うことができる。また、列状に配設された複数の発光素子３を２つのグループに区分し、各グループの発光素子３を並列的に駆動させるようにしているので、光プリンタヘッドの高速化を図ることができる。
【０１２９】
また、ドライバ回路および電極パッドの占有面積、ボンディング本数、外部ドライバの個数がそれぞれ低減され、光プリンタヘッドの製造コストの低減および小型化を図ることができるとともに、その実装時間が著しく短縮され、光プリンタヘッドの組立作業を簡略化することができる。また、発光素子アレイの電極パッド１４〜１９と発光素子３との間に２００μｍ以上の間隔を空けることにより、電極パッド１４〜１９付近のボンディングワイヤ１２等で発光素子からの光が反射するのを有効に防止することができ、光プリンタヘッドの信頼性を向上させることができる。
【０１３０】
図１２は、本発明の第３の実施形態に係る発光素子アレイを用いて構成した光プリンタヘッドの要部断面図であり、図１３は、発光素子アレイ１ｂの回路構成の一例を示す平面図である。これらの図において、図６および図７に示す第２の実施形態（または、図１および図２に示す第１の実施形態）に係るものと同一の構成要素については、同一の符号を付すことにより詳細な説明を省略し、以下には相違点を中心に説明する。
【０１３１】
すなわち、この第３の実施形態に係る発光素子アレイ１ｂは、第２の実施形態に係る発光素子アレイ１ａとは、各グループのシフトレジスタ回路５の駆動信号を各グループ内のＭ個（Ｍは２以上の自然数）の出力トランジスタ回路４に共通に供給すると共に、これらＭ個の出力トランジスタ回路４が互いに異なる駆動信号ラインに接続されている点で相違している。
【０１３２】
すなわち、この第３の実施形態に係る発光素子アレイ１ｂは、シリコン基板２上に、ライン状（列状）に配置された発光ダイオードからなる複数個の発光素子３、各発光素子３への通電を制御すべく設けられた電界効果型トランジスタを含む複数個の出力トランジスタ回路４、各出力トランジスタ回路４のオン・オフを制御するシフトレジスタ回路５、電極パッド１４〜２１等が形成され、出力トランジスタ回路４およびシフトレジスタ回路５を含むドライバ回路９が、互いに並列的に動作するＮ個（Ｎは、２以上の自然数）のグループに区分され、かつ、各グループのシフトレジスタ回路５の駆動信号を各グループ内のＭ個（Ｍは２以上の自然数）の出力トランジスタ回路４に共通に供給すると共に、これらＭ個の出力トランジスタ回路４が互いに異なる駆動信号ラインに接続されるようにしたものである。この結果、複数個の発光素子３も区分されたドライバ回路９に対応してＮ個のグループに区分され、各グループ内のＭ個の出力トランジスタ回路４に接続されている発光素子３が同時に駆動可能とされる。
【０１３３】
具体的には、本実施形態では、第２の実施形態と同様に、ドライバ回路９を構成する出力トランジスタ回路４およびシフトレジスタ回路５が第１，第２の出力トランジスタ回路４ａ，４ｂおよび第１，第２のシフトレジスタ回路５ａ，５ｂの２つのグループにそれぞれ区分されるとともに（すなわち、Ｎ＝２に設定）、シフトレジスタ回路５は２つのグループとも共通の信号ラインに接続され、この区分されたドライバ回路９がグループ毎に互いに並列的に駆動（すなわち、グループ単位で同時に駆動）されるようになっている。また、第１，第２の出力トランジスタ回路４ａ，４ｂは、各グループ内で２個ずつが同時に駆動されるようになっている（すなわち、Ｍ＝２に設定）。このように、ドライバ回路９がグループ毎に並列的に駆動されることにより、区分されたドライバ回路９に対応して区分される発光素子３もグループ毎に並列的に駆動され、かつ、２個ずつが同時に駆動されることになる。
【０１３４】
電極パッド１４〜２１の個数は、本実施形態のように８個にまで減らすことができる。この場合、電極パッド１４はグランド（ＧＮＤ）用、電極パッド１５はドライバ回路電源（ＶＤＤ）用、電極パッド１６はリセット信号（ＲＳＴ）用、電極パッド１７はブロック信号（ＢＬＫ）用、電極パッド１８は第１の発光素子駆動信号（ＶＤＤ１１）用、電極パッド１９は第２の発光素子駆動信号（ＶＤＤ１２）用、電極パッド２０は第３の発光素子駆動信号（ＶＤＤ２１）用、電極パッド２１は第４の発光素子駆動信号（ＶＤＤ２２）用とされる。すなわち、電極パッド１４〜２１は、外部ドライバから上記７種類の信号の供給を受け入れるための端子として機能する。
【０１３５】
なお、発光素子３と電極パッド１４〜２１との間隔を第１，第２の実施形態のものと同様に２００μｍ以上に設定すると、電極パッド１４〜２１に接続したボンディングワイヤ１２による発光素子３の反射光を低減することができ、印画品質の向上が図れる。
【０１３６】
このように構成された発光素子アレイ１ｂは、その複数個が回路基板１０に実装され、各電極パッド１４〜２１と、外部ドライバが搭載された回路基板１０上の回路パターン１１とがボンディングワイヤ１２により接続されることで光プリンタヘッドが構成される。
【０１３７】
図１４は、図１３に示す発光素子アレイ１ｂの等価回路を示す図である。ここで、発光素子Ｌ１〜Ｌ６４までが第１のグループ、発光素子Ｌ６５〜Ｌ１２８までが第２のグループとされ、各グループの発光素子Ｌ１〜Ｌ６４，Ｌ６５〜Ｌ１２８とも、互いに隣接する２個単位で順番に駆動されるようになっている。
【０１３８】
また、電界効果型トランジスタＴＲ１〜ＴＲ６４までが第１のグループ、電界効果型トランジスタＴＲ６５〜ＴＲ１２８までが第２のグループとされ、各グループの電界効果型トランジスタＴＲ１〜ＴＲ６４，ＴＲ６５〜ＴＲ１２８とも、互いに隣接する２個単位で順番に駆動されるようになっている。
【０１３９】
また、フリップ・フロップＦＦ１〜ＦＦ３３までが第１のグループとされ、フリップ・フロップＦＦ３４〜ＦＦ６６までが第２のグループとされる。第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３は、フリップ・フロップＦＦ１からフリップ・フロップＦＦ３３に向けて順番にセットされ、第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６も、フリップ・フロップＦＦ３４からフリップ・フロップＦＦ６６に向けて順番にセットされる。
【０１４０】
ここで、第１のグループの発光素子Ｌ１〜Ｌ６４および第２のグループの発光素子Ｌ６５〜Ｌ１２８の各カソードはグランド（ＧＮＤ）に接続される第１の共通ラインＣＭ１に接続され、各アノードは第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４および第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ソースに接続されている。
【０１４１】
第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４のうち、奇数番目にあたる電界効果型トランジスタの各ドレインは第１の発光素子駆動信号用の電極パッド１８に接続された第２の共通ラインＣＭ２に接続され、偶数番目にあたる電界効果型トランジスタの各ドレインは第３の発光素子駆動信号用の電極パッド１９に接続された第３の共通ラインＣＭ３に接続されている。
【０１４２】
また、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８のうち、奇数番目にあたる電界効果型トランジスタの各ドレインは第４の発光素子駆動信号用の電極パッド２０に接続された第４の共通ラインＣＭ４に接続され、偶数番目にあたる電界効果型トランジスタの各ドレインは第５の発光素子駆動信号用の電極パッド２１に接続された第５の共通ラインＣＭ５に接続されている。
【０１４３】
また、第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４の各ゲートは、互いに隣接する２個の電界効果型トランジスタ単位で第１のグループのバッファＢＦ１〜ＢＦ３２を介して対応する第１のグループのフリップ・フロップＦＦ２〜ＦＦ３３のＱ−出力端子に接続され、第２のグループに属する電界効果型トランジスタＴＲ６５〜ＴＲ１２８の各ゲートは、互いに隣接する２個の電界効果型トランジスタ単位で第２のグループのバッファＢＦ３３〜ＢＦ６４を介して対応する第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６のＱ−出力端子に接続されている。
【０１４４】
第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３および第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６の各φ入力端子は、保護回路ＰＣ１およびバッファＢＦ６５を介してブロック信号（ＢＬＫ）用の電極パッド１７に接続された第６の共通ラインＣＭ６に接続されている。第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ３４のＳ−入力端子、ならびに、第１のグループの２段目以降のフリップ・フロップＦＦ２〜ＦＦ３３および第２のグループの２段目以降のフリップ・フロップＦＦ３５〜ＦＦ６６の各Ｒ−入力端子は、保護回路ＰＣ２およびシュミットトリガ回路ＳＴを介してリセット信号（ＲＳＴ）用の電極パッド１６に接続された第７の共通ラインＣＭ７に接続されている。
【０１４５】
なお、第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ３４は、リセット信号（ＲＳＴ）によりセットされ、次のブロック信号（ＢＬＫ）の立ち下がりでリセットされるように、セット付きのＤ形フリップ・フロップとされている。各グループの２段目以降のフリップ・フロップは、リセット付きのＤ形フリップ・フロップである。
【０１４６】
図１５は、図１４に示すように回路構成された発光素子アレイ１ｂの動作を説明するための信号シーケンスを示す図である。
【０１４７】
最初に、シフトレジスタ回路５を構成する第１のグループの初段のフリップ・フロップＦＦ１および第２のグループの初段のフリップ・フロップＦＦ３４が電極パッド１６から入力されたリセット信号により同時にセットされ、電極パッド１７から入力されたブロック信号の立ち下がりで同時にリセットされる。このリセットと同時に、第１のグループの２段目のフリップ・フロップＦＦ２および第２のグループの２段目のフリップ・フロップＦＦ３５が同時にセットされ、次のブロック信号の立ち下がりで同時にリセットされる。
【０１４８】
同様にして、第１のグループの３段目以降のフリップ・フロップＦＦ３〜ＦＦ３３および第２のグループの３段目以降のフリップ・フロップＦＦ３６〜ＦＦ６６のうちの各グループの対応する段のフリップ・フロップがそれぞれ前段のフリップ・フロップのリセットと同時にセットされ、順次入力されるブロック信号の立ち下がりで同時にリセットされる。このように、第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３および第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６が並列的に順番にセットおよびリセットされることで２段目以降の各Ｑ−端子から駆動信号Ｄｏ１〜Ｄｏ３２および駆動信号Ｄｏ３３〜Ｄｏ６４が順次出力される。すなわち、各グループのフリップ・フロップＦＦ２〜ＦＦ３３，ＦＦ３５〜ＦＦ６６は、リセット信号によりセットされたときにＱ−端子から駆動信号Ｄｏ１〜Ｄｏ３２，Ｄｏ３３〜Ｄｏ６４が出力され、ブロック信号の立ち下がりでリセットされたときにその駆動信号Ｄｏ１〜Ｄｏ３２，Ｄｏ３３〜Ｄｏ６４の出力が停止される。
【０１４９】
このように、第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３および第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６から駆動信号Ｄｏ１〜Ｄｏ３２および駆動信号Ｄｏ３３〜Ｄｏ６４が並列的に順番に出力されて第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４の互いに隣接する２個の電界効果型トランジスタ、および、第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８の互いに隣接する２個の電界効果型トランジスタのゲートに並列的に順番に供給されることにより、各グループの電界効果型トランジスタＴＲ１〜ＴＲ１２８は各２個の電界効果型トランジスタのドレイン−ソース間がその駆動信号Ｄｏ１〜Ｄｏ３２，Ｄｏ３３〜Ｄｏ６４の供給期間だけ同時に導通されてオン状態となる。
【０１５０】
すなわち、第１のグループのフリップ・フロップＦＦ１〜ＦＦ３３から構成される第１のシフトレジスタ回路５ａは、第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４のうちの各２個の電界効果型トランジスタのゲートに各発光素子Ｌ１〜Ｌ６４の配列の順序で駆動信号を順番に供給することにより、各２個の電界効果型トランジスタのドレイン−ソース間を選択的に導通させる第１の駆動手段を構成する。また、第２のグループのフリップ・フロップＦＦ３４〜ＦＦ６６から構成される第２のシフトレジスタ回路５ｂは、第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８のうちの各２個の電界効果型トランジスタのゲートに各発光素子Ｌ６５〜Ｌ１２８の配列の順序で駆動信号を順番に供給することにより、各２個の電界効果型トランジスタのドレイン−ソース間を選択的に導通させる第２の駆動手段を構成する
一方、第１のグループの電界効果型トランジスタＴＲ１〜ＴＲ６４のうちの各２個の電界効果型トランジスタのオン状態と同期して電極パッド１８，１９から第１，第２の発光素子駆動信号（画像データ）が、第１のグループの発光素子Ｌ１〜Ｌ６５のうちの対応する２個の発光素子に供給されると共に、第２のグループの電界効果型トランジスタＴＲ６５〜ＴＲ１２８のうちの各２個の電界効果型トランジスタのオン状態と同期して電極パッド２０，２１から第３，第４の発光素子駆動信号（画像データ）が、第２のグループの発光素子Ｌ６５〜Ｌ１２８のうちの対応する２個の発光素子に供給され、これにより第１のグループの発光素子Ｌ１〜Ｌ６４のうちの各２個の発光素子、および、第２のグループの発光素子Ｌ６５〜Ｌ１２８のうちの各２個の発光素子が並列的に駆動される。すなわち、外部ドライバから電極パッド１８，１９，２０，２１を介してシリアルに供給される画像データがパラレルの画像データに変換され、各発光素子Ｌ１〜Ｌ１２８に画像データが分配され、各発光素子Ｌ１〜Ｌ１２８の発光出力が制御されることになる。
【０１５１】
このように第１，第２のシフトレジスタ回路５ａ，５ｂからの駆動信号によって第１，第２の出力トランジスタ回路４ａ，４ｂの各２個ずつの電界効果型トランジスタのオン・オフをグループ毎に並列的に順次切り換えながら、電極パッド１８，１９，２０，２１から入力されるシリアルデータに対応させてアノード側の４つの共通ラインＣＭ２〜ＣＭ５に流れる電流値などを可変させることにより、複数個の発光素子３（Ｌ１〜Ｌ１２８）が各グループ毎に２個ずつ選択的（個別的）に発光・駆動される。
【０１５２】
すなわち、発光素子３の発光時、各発光素子３に流れる電流レベル（ハイレベル）を調整したり、各発光素子３に流れる一定値の電流による通電時間を調整したりすることにより、発光素子３の光量が個々に調整され、これにより発光素子３の発光バラツキの補正や印画の高品質化に必要な階調制御が行われる。この結果、各発光素子３からは、バラツキに応じて発光出力補正された発光出力や画像データに対応して階調制御された発光出力が得られる。このとき、各グループ内の発光素子３は２個ずつが並行して発光されるため、光プリンタヘッドの一層の高速化を図ることができる。
【０１５３】
また、シフトレジスタ回路５内の１つのフリップ・フロップによる駆動信号によって、複数個の出力トランジスタ回路のオン・オフ制御するため、発光素子３数に対して、シフトレジスタ回路５を削減できるので、駆動回路部を小型化でき、チップの小型化が図れ、さらにチップの低コスト化が図れる。
【０１５４】
なお、本実施形態では、発光素子３に流れる電流値や通電時間を調整することで発光素子３の発光バラツキの補正や階調制御を行うようにしているが、発光素子３毎に電流量（電流値×時間）を調整したり、発光素子３に印加される電圧レベルや電圧の印加時間を調整するようにしても発光素子３の発光バラツキの補正や階調制御を行うことができる。
【０１５５】
図１６は、本発明の第３の実施形態に係る発光素子アレイ１ｂを外部ドライバ２９が搭載された回路基板１０上に複数個搭載して成る光プリンタヘッド２４ｂの構成を示すブロック図である。各発光素子アレイ１ｂの各発光素子は、上述したように、発光強度のバラツキを補正する機能および階調制御機能をもつ外部ドライバ２９から供給されるシリアルデータ（発光素子駆動信号）により発光出力が制御される。また、各発光素子をスイッチングするドライバ回路９（図１２）は、外部ドライバ２９からのリセット信号やブロック信号と同期して駆動される。
【０１５６】
なお、外部ドライバ２９は、第１の実施形態における外部ドライバ２５と同様に構成されたものであり、各出力端子が図１４に示す電極パッド１４〜２１に接続され、図１０に示すタイミングでドライバ回路電源、リセット信号、ブロック信号、発光素子駆動信号などが出力され、各電極パッド１４〜２１に供給される。ここで、各発光素子３に供給される発光素子駆動信号は、前段に設けられている制御回路などのメモリに各発光素子３の発光強度のバラツキに対応させて補正値が記憶されており、この記憶されている補正値に基づいて各発光素子３に供給されるようになっている。
【０１５７】
このように構成された光プリンタヘッド２４ｂでは、発光素子アレイ１ｂの１個（１チップ）あたりのボンデングワイヤ数は８本であり、従来の１２８個の発光素子を有する発光素子アレイの場合に比べ、回路基板１０の回路パターン１１との接続に使用されるボンデングワイヤ１２の数は１５分の１程度にまで削減することができる。これにより、実装コストの大幅な削減とともに、光プリンタヘッド２４ｂの低コスト化および信頼性の向上を図ることができる。
【０１５８】
また、回路パターン１１よりも大きな占有面積を必要とする電極パッドの数も上述と同様に１５分の１程度にまで削減することができる。これにより、回路基板１０の短尺方向の長さを大幅に短縮することができ、光プリンタヘッド２４ｂのコストを低減するだけでなく、光プリンタヘッド２４ｂの小型化を図ることができる。
【０１５９】
なお、この光プリンタヘッド２４ｂにおいても、第２実施形態に係る光プリンタヘッド２４ａと同様に、図１１（ｂ）に示す如く発光素子３の点灯方向を対向させると、各グループ間の印画ズレが生じないため、高速の印画が可能となり、また図１１（ｃ）に示す如く印画方向が水平になるように発光素子３を主走査方向に対して斜めに配置させるようにすれば、さらなる高速印画が実現できる。
【０１６０】
このように、本発明の第３の実施形態に係る発光素子アレイ１ｂ、及び、発光素子アレイ１ｂを用いて構成した光プリンタヘッド２４ｂは、列状に配設された各発光素子３の一端をグランドに接続される共通ラインに接続すると共に、他端を発光素子駆動信号が供給される共通ラインにスイッチング素子を介して接続し、その発光素子３を選択的に駆動させるようにしているので、各発光素子３に流れる電流レベルや通電時間を個別に調整したり、各発光素子３に印加される電圧レベルや印加電圧の保持時間を個別に調整したりすることができ、これにより発光素子３の発光強度のバラツキの補正や階調制御を容易に行うことができる。また、列状に配設された複数の発光素子３を２つのグループに区分し、各グループの発光素子３を並列的に駆動させる一方、各グループ内の発光素子３を２個ずつ同時に駆動させるようにしているので、光プリンタヘッドの一層の高速化を図ることができる。
【０１６１】
また、ドライバ回路および電極パッドの占有面積、ボンディング本数、外部ドライバの個数がそれぞれ低減され、光プリンタヘッドの製造コストの低減および小型化を図ることができるとともに、その実装時間が著しく短縮され、光プリンタヘッドの組立作業を簡略化することができる。また、発光素子アレイの電極パッド１４〜２１と発光素子３との間に２００μｍ以上の間隔を空けることにより、電極パッド１４〜２１付近のボンディングワイヤ１２等で発光素子からの光が反射するのを有効に防止することができ、光プリンタヘッドの信頼性を向上させることができる。
【０１６２】
【発明の効果】
以上説明したように、本発明の発光素子アレイは、列状に配設された複数の発光素子と、各発光素子に直列接続され、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、各スイッチング素子の制御端子に個別的に導通駆動信号を供給することにより各スイッチング素子を個別的に導通させる導通駆動手段と、を半導体基板上に一体に備えたものである。
【０１６３】
これによれば、スイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた発光信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、従来のものに比べて全体の回路構成が簡素化されることから、発光素子アレイの小型化と製作コストの削減を図ることができる。なお、前記スイッチング素子がトランジスタからなるものであっても、前記導通駆動手段が複数のフリップ・フロップを有するシフトレジスタからなるものであってもよい。
【０１６４】
また、本発明の発光素子アレイでは、前記発光素子、前記スイッチング素子および前記導通駆動手段が、半導体基板上に一体に形成することにより、容易に小型化と量産化を図ることができる。
【０１６５】
また、本発明の発光素子アレイでは、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであってもよい。これによれば、各駆動グループの発光素子が複数単位で同時に駆動可能となることから、光プリンタヘッドの一層の高速化を図ることができる。
【０１６６】
また、本発明の発光素子アレイでは、前記半導体基板上に、前記発光素子の各一方極が共通して接続される電極パッド、前記発光素子の各他方極が共通して接続される電極パッド、前記フリップ・フロップの各第１の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各第２の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各駆動電源端子が共通して接続される電極パッドとが形成されていてもよい。
【０１６７】
これによれば、電極パッドの数を効果的に削減することができるため、発光素子アレイの小型化が促進される。また、電極パッドの数が削減されることから電極パッドに対するボンディングワイヤの数を削減することができる結果、実装コストを低減することができ、光プリンタヘッドの信頼性を高めることができる。
【０１６８】
また、本発明の発光素子アレイでは、前記半導体基板は矩形状を有し、一方の長辺側に沿って前記複数の発光素子が配設され、他方の長辺側に沿って前記複数の電極パッドが配設されていてもよい。これによれば、光プリンタヘッドを構成するための回路基板の短尺方向の長さを短縮することができ、光プリンタヘッドの小型化を図ることができる。
【０１６９】
また、本発明の発光素子アレイは、列状に配設され、複数の駆動グループに区分された複数の発光素子と、各駆動グループの各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に導通駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段と、を半導体基板上に備えたものである。
【０１７０】
これによれば、各駆動グループのスイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた駆動信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、従来のものに比べて全体の回路構成が簡素化されることから、発光素子アレイの小型化と製作コストの削減を図ることができる。さらに、各駆動グループの発光素子が各駆動グループ毎に同じタイミングで並列的に駆動されるようになっているので、発光素子の駆動の高速化が図れる結果、この発光素子アレイを用いた光プリンタヘッドのプリント動作の高速化を図ることができる。
【０１７１】
なお、前記スイッチング素子がトランジスタからなるものであっても、前記導通駆動手段が複数のフリップ・フロップを有するシフトレジスタからなるものであってもよい。また、前記発光素子、前記スイッチング素子および前記導通駆動手段が、半導体基板上に一体に形成されていてもよい。
【０１７２】
また、本発明の発光素子アレイでは、前記半導体基板上に、前記各駆動グループの発光素子の各一方極が共通して接続される電極パッド、前記各駆動グループの発光素子の各他方極が各駆動グループ毎に共通して接続される電極パッド、前記フリップ・フロップの各第１の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各第２の入力端子が共通して接続される電極パッドと、前記フリップ・フロップの各駆動電源端子が共通して接続される電極パッドとが形成されていてもよい。
【０１７３】
これによれば、電極パッドの数を効果的に削減することができるため、発光素子アレイの小型化が促進される。また、電極パッドの数が削減されることから電極パッドに対するボンディングワイヤの数を削減することができる結果、実装コストを低減することができ、光プリンタヘッドの信頼性を高めることができる。なお、前記半導体基板は矩形状を有し、一方の長辺側に沿って前記複数の発光素子が配設され、他方の長辺側に沿って前記複数の電極パッドが配設されていてもよい。
【０１７４】
また、本発明の光プリンタヘッドは、列状に配設された複数の発光素子、各発光素子に直列接続された制御端子付きのスイッチング素子、および各スイッチング素子の制御端子に個別的に導通駆動信号を供給することにより各スイッチング素子を個別的に導通させる導通駆動手段を含む発光素子アレイと、前記導通駆動手段に導通駆動信号を供給して当該導通駆動手段を駆動させると共に、前記スイッチング素子が個別的に導通されたときに当該スイッチング素子の接続されている発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段とを備えたものである。
【０１７５】
これによれば、スイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた発光信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、発光素子アレイの小型化と製作コストの削減を図ることができるため、光プリンタヘッドの小型化と低コスト化を図ることができる。
【０１７６】
また、本発明の光プリンタヘッドでは、前記発光制御手段は、前記発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整するようにするものであってもよい。
【０１７７】
これによれば、発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより、発光素子の発光強度のバラツキを容易に補正することができると共に、階調制御を容易に行うことができる。なお、前記発光信号の信号レベルは、発光素子に流れる電流レベル、発光素子への電流の通電時間、または発光素子に流れる電流量により表わされるものであってもよい。
【０１７８】
また、本発明の光プリンタヘッドでは、前記発光素子アレイは半導体基板を用いて構成されたものであり、当該複数の発光素子アレイと、前記発光制御手段とが回路基板上に搭載されていてもよい。これによれば、発光素子アレイが小型化できることから光プリンタヘッドの小型化を促進することができる。
【０１７９】
また、本発明の光プリンタヘッドは、列状に配設され、複数の駆動グループに区分された複数の発光素子、各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子、および各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段を含む発光素子アレイと、前記複数の駆動グループに区分された導通駆動手段に各駆動グループ毎に同じタイミングで導通駆動信号を供給して当該導通駆動手段を各駆動グループ毎に同じタイミングで駆動させると共に、前記複数の駆動グループに区分されたスイッチング素子が各駆動グループ毎に同じタイミングで個別的に導通されたときに当該スイッチング素子の接続されている各駆動グループの発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段とを備えたものである。
【０１８０】
これによれば、各駆動グループのスイッチング素子が導通されるとき、そのスイッチング素子に接続されている発光素子に各発光素子に対応させて信号レベルを変えた発光信号が供給されるようにすることで、各発光素子の発光強度のバラツキを容易に補正することができる一方、印画の高品質化に必要な階調制御を容易に行うことができる。また、発光素子アレイの小型化と製作コストの削減を図ることができるため、光プリンタヘッドの小型化と低コスト化を図ることができる。さらに、各駆動グループの発光素子が各駆動グループ毎に同じタイミングで並列的に駆動されるようになっているので、光プリンタヘッドのプリント動作の高速化を図ることができる。
【０１８１】
また、本発明の光プリンタヘッドでは、前記発光制御手段は、前記各駆動グループの発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整するものであってもよい。
【０１８２】
これによれば、発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより、発光素子の発光強度のバラツキを容易に補正することができると共に、階調制御を容易に行うことができる。なお、前記発光信号の信号レベルは、発光素子に流れる電流値、発光素子への電流の通電時間、または発光素子に流れる電流量で表されるものであってもよい。
【０１８３】
また、本発明の光プリンタヘッドでは、前記発光制御手段は、前記各駆動グループの発光素子における互いに隣接する駆動グループ間の境界を中心とした対称な位置の発光素子どうしを同時に駆動するものであってもよい。これによれば、各駆動グループ間の印画ズレが生じないため、高速印画が実現できる。
【０１８４】
また、本発明の光プリンタヘッドでは、前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであってもよく、前記発光制御手段は、各駆動グループのスイッチング素子が複数単位で導通されたときに当該スイッチング素子に接続されている各発光素子に発光信号を供給して当該発光素子を同時に駆動させるものであってもよい。これによれば、各駆動グループの発光素子が複数単位で同時に駆動されることから、光プリンタヘッドの一層の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る光プリンタヘッドの断面図である。
【図２】図１に示す光プリンタヘッドに用いられる発光素子アレイの平面図である。
【図３】図１に示す光プリンタヘッドの等価回路図である。
【図４】図１に示す光プリンタヘッドの動作を説明するための信号シーケンスを示す図である。
【図５】図１に示す光プリンタヘッドの回路構成を示す平面図である。
【図６】本発明の第２の実施形態に係る光プリンタヘッドの断面図である。
【図７】図６に示す光プリンタヘッドに用いられる発光素子アレイの平面図である。
【図８】図６に示す光プリンタヘッドの等価回路図である。
【図９】図６に示す光プリンタヘッドの動作を説明するための信号シーケンスを示す図である。
【図１０】図６に示す光プリンタヘッドの回路構成を示す平面図である。
【図１１】発光素子の点灯方向と印画方向との関係を説明するための模式図である。
【図１２】本発明の第３の実施形態に係る光プリンタヘッドの断面図である。
【図１３】図１２に示す光プリンタヘッドに用いられる発光素子アレイの平面図である。
【図１４】図１２に示す光プリンタヘッドの等価回路図である。
【図１５】図１２に示す光プリンタヘッドの動作を説明するための信号シーケンスを示す図である。
【図１６】図１２に示す光プリンタヘッドの回路構成を示す平面図である。
【図１７】第１従来例にかかる発光素子アレイの平面図である。
【図１８】図１７に示す発光素子アレイを用いて構成した従来第１の光プリンタヘッドを示す斜視図である。
【図１９】従来第２の光プリンタヘッドを示す斜視図である。
【図２０】第２従来例にかかる発光素子アレイの平面図である。
【図２１】第３従来例にかかる発光素子アレイの断面図である。
【図２２】図２１に示す発光素子アレイの等価回路図である。
【図２３】図２１に示す発光素子アレイを用いて構成した従来第３の光プリンタヘッドの斜視図である。
【図２４】４ｂｉｔ補正ドライバ回路のブロック図である。
Claims (4)
- 列状に配設され、複数の駆動グループに区分された複数の発光素子と、
各駆動グループの各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子と、
各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段と、を半導体基板上に備え、
前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであることを特徴とする発光素子アレイ。 - 列状に配設され、複数の駆動グループに区分された複数の発光素子、各発光素子に直列接続され、前記発光素子の駆動グループに対応する複数の駆動グループに区分された、各発光素子に発光信号を供給するための制御端子付きのスイッチング素子、および各駆動グループのスイッチング素子の制御端子に各駆動グループ毎に同じタイミングで個別的に駆動信号を供給することにより各駆動グループのスイッチング素子を各駆動グループ毎に同じタイミングで個別的に導通させる、前記発光素子の駆動グループに対応する複数の駆動グループに区分された導通駆動手段を含む発光素子アレイと、
前記複数の駆動グループに区分された導通駆動手段に各駆動グループ毎に同じタイミングで駆動信号を供給して当該導通駆動手段を各駆動グループ毎に同じタイミングで駆動させると共に、前記複数の駆動グループに区分されたスイッチング素子が各駆動グループ毎に同じタイミングで個別的に導通されたときに当該スイッチング素子の接続されている各駆動グループの発光素子に発光信号を供給して当該発光素子を個別的に駆動させる発光制御手段と、を備え、
前記各駆動グループの導通駆動手段は、対応する各駆動グループのスイッチング素子を複数単位で同時に導通させるようにしたものであり、前記発光制御手段は、各駆動グループのスイッチング素子が複数単位で導通されたときに当該スイッチング素子に接続されている各発光素子に発光信号を供給して当該発光素子を同時に駆動させるものであることを特徴とする光プリンタヘッド。 - 前記発光制御手段は、前記各駆動グループの発光素子に供給される発光信号の信号レベルを各発光素子に対応させて変えることにより当該発光素子の光量を個別に調整することを特徴とする請求項２記載の光プリンタヘッド。
- 前記発光信号の信号レベルは、発光素子に流れる電流値、発光素子への電流の通電時間、または発光素子に流れる電流量で表されるものであることを特徴とする請求項３記載の光プリンタヘッド。
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