KR100702352B1 - 자기 주사형 발광 장치 - Google Patents

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Abstract

발광 소자의 광량 보정을 행하여, 발광 칩 내 및 칩 사이의 광량 분포를 균일하게 할 수 있는 자기 주사형 발광 장치를 제공한다. 발광 소자의 광량 보정은 발광 소자의 점등 시간을 조정하는 혹은 발광 소자로 공급되는 기록 신호의 전압을 조정함으로써 행해진다. 본 발명에 의하면, 광량 분포를 균일하게 할 수 있기 때문에, 이러한 자기 주사형 발광 장치를 사용한 광 프린터 헤드에 있어서 인자(印字) 품질을 향상시킬 수 있다.
자기 주사형 발광 장치, 자기 주사형 전송 소자 어레이, 발광 소자, 발광 칩

Description

자기 주사형 발광 장치{Self-scanning light-emitting device}
본 발명은 자기 주사형 발광 장치, 특히 광량 보정이 가능한 자기 주사형 발광 장치에 관한 것이다.
다수 개의 발광 소자를 동일 기판 상에 집적한 발광 소자 어레이는 그 구동용 회로와 조합시켜 광 프린터 등의 기록용 광원으로서 이용되고 있다. 본 발명자들은 발광 소자 어레이의 구성 요소로서 pnpn 구조를 갖는 발광 사이리스터에 주목하여, 발광 소자의 자기 주사를 실현할 수 있는 것을 이미 특허 출원(일본 특허 공개 공보 평 1-238962호, 일본 특허 공개 공보 평 2-14584호, 일본 특허 공개 공보 평 2-92650호, 일본 특허 공개 공보 평 2-92651호)하여, 광 프린터용 광원으로서 실장 상 간편해지는 것, 발광 소자 피치를 상세하게 할 수 있는 것, 컴팩트한 자기 주사형 발광 장치를 제작할 수 있는 것 등을 나타냈다.
더욱이 본 발명자들은 전송용 발광 사이리스터·어레이를 기록용 발광 사이리스터·어레이와 분리한 구조의 자기 주사형 발광 장치를 제안하고 있다(일본 특허 공개 공보 평 2-263668호).
도 1에 이 자기 주사형 발광 장치의 등가 회로도를 도시한다. 이 발광 장치는 전송 소자(T1, T2, T3 …), 기록용 발광 소자(L1, L2, L3 …)로 이루어진다. 전송 소자 부분의 구성은 전송 소자의 게이트를 서로 전기적으로 접속하는데 다이오드(D1, D2, D3 …)를 사용하고 있다. VGK는 전원(통상 5V)이며, 부하 저항(RL)을 거쳐 각 전송 소자의 게이트 전극(G1, G2, G3 …)에 접속되어 있다. 또, 전송 소자의 게이트 전극(G1, G2, G3 …)은 기록용 발광 소자(L1, L2, L3 …)의 게이트 전극에도 접속된다. 전송 소자(T1)의 게이트 전극에는 스타트 펄스(φS)가 더해지며, 전송 소자의 애노드 전극에는 교대로 전송용 클록 펄스(φ1, φ2)가 더해지며, 기록용 발광 소자의 애노드 전극에는 기록 신호(φI)가 더해져 있다. 도 1의 등가 회로에서는 전송 소자 및 발광 소자의 캐소드가 공통으로 접지되어 있기 때문에, 캐소드 커먼의 자기 주사형 발광 장치이다.
도 2는 이들 스타트 펄스(φS), 전송용 클록 펄스(φ1, φ2), 기록 신호(φI)의 펄스 파형을 도시하고 있다. φ1, φ2는 모두 H 레벨 시간과 L 레벨 시간과의 비(듀티비)가 거의 1:1이다.
동작을 간단하게 설명한다. 우선 전송용 클록 펄스(φ1) 전압이 1-1 레벨로, 전송 소자(T2)가 온 상태라 하자. 이 때, 게이트 전극(G2)의 전위는 VGK의 5V로부터 거의 영V로까지 저하한다. 이 전위 강하의 영향은 다이오드(D2)에 의해 게이트 전극(G3)으로 전해지며, 그 전위를 약 1V로(다이오드(D2)의 순방향 상승 전압(확산 전위와 같다)) 설정한다. 그러나, 다이오드(D1)는 역바이어스 상태이기 때문에 게이트 전극(G1)으로의 전위 접속은 행해지지 않으며, 게이트 전극(G1)의 전위는 5V인채로가 된다. 발광 사이리스터의 온 전위는 게이트 전극 전위 +pn 접합의 확산 전위(약 1V)에서 근사되기 때문에, 다음 전송용 클록 펄스(φ2)의 H레벨 전압은 약 2V(전송 소자(T3)를 온시키기 위해 필요한 전압) 이상이며 또한 약 4V(전송 소자(T5)를 온시키기 위해 필요한 전압) 이하에 설정해 두면, 전송 소자(T3)만이 온하며, 이 이외의 전송 소자는 오프인채로 할 수 있다. 따라서, 온 상태가 T2에서 T3으로 전송된다. 이렇게 하여, 2상의 전송용 클록 펄스에 의해 전송 소자의 온 상태가 순차 전송되게 된다.
스타트 펄스(φS)는 이러한 전송 동작을 개시시키기 위한 펄스이며, 스타트 펄스(φS)를 L레벨(약 0V)로 함과 함께 전송용 클록 펄스(φ2)를 H레벨(약 2 내지 약 4V)로 하여, 전송 소자(T1)을 온시킨다. 그 후 바로 스타트 펄스(φS)는 H레벨로 돌아간다.
지금, 전송 소자(T2)가 온 상태에 있다고 하면, 게이트 전극(G2)의 전압은 거의 0V가 된다. 따라서, 기록 신호(φI)의 전압이 pn 접합의 확산 전위(약 1V) 이상이면, 발광 소자(L2)를 발광 상태로 할 수 있다.
이에 대해, 게이트 전극(G1)은 약 5V이며, 게이트 전극(G3)은 약 1V가 된다. 따라서, 발광 소자(L1)의 기록 전압은 약 6V, 발광 소자(L3)의 기록 전압은 약 2V가 된다. 이제부터, 발광 소자(L2)에만 기록하는 기록 신호(φI)의 전압은 1 내지 2V의 범위가 된다. 발광 소자(L2)가 온, 즉 발광 상태에 들어가면, 광량은 기록 신호(φI)에 의해 정해지며, 임의의 광량으로 발광이 가능해진다. 또, 발광 상태를 다음 발광 소자에 전송하기 위해서는 기록 신호(φI)의 전압을 한번 0V까지 떨어뜨려, 발광하고 있는 발광 소자를 일단 오프로 해 둘 필요가 있다.
이러한 자기 주사형 발광 장치는 예를 들면 600dpi/128 발광 소자의 칩(길이 약 5.4mm)을 복수 개 나열함으로써 제작된다. 이러한 발광 칩은 웨이퍼 상에 제작되어, 다이싱함으로써 얻어진다. 얻어진 칩 내의 발광 소자의 광량 분포는 작지만, 칩 사이의 광량 분포는 크다.
도 3a, 도 3b에 웨이퍼 내 광량 분포의 일례를 도시한다. 도 3a는 3인치 웨이퍼(10)의 평면도를 도시하며, 도면 중, x-y좌표계를 도시하고 있다. x좌표 방향으로 발광 소자가 나열되어 있으며, 1칩의 길이를 약 5.4mm라 하자. 도 3b는 도 3a의 x-y좌표계에서의 위치에서의 광량 분포를 도시한다. 단, 이 광량은 웨이퍼 내 평균치로 규격화한 것이다. 도 3b에서는 y좌표를 바꾼(즉, y=0, 0.5, 1.0, 1.35인치) 4개의 x좌표 방향에서의 광량 분포를 도시한다.
도 3b으로부터 웨이퍼의 극 둘레 가장자리부 칩을 제외하면 칩 내의 광량 분포는 기껏해야 ±0.5% 정도의 편차에 들어가 있지만, 웨이퍼 내의 동심원적인 절구 형상의 광량 분포에 의해, 웨이퍼 내의 칩의 광량 평균치는 6% 정도의 편차를 갖고 있는 것을 알 수 있다. 또, 다른 웨이퍼에서도, 거의 동일한 광량 분포 형상이 되 는 것을 알 수 있지만, 광량 평균치는 웨이퍼마다 흩어져 있다. 이렇게, 칩 내에서는 광량치가 잘 갖추어져 있지만, 웨이퍼 내, 더욱이, 웨이퍼 사이의 격차를 생각하면, 칩의 광량 평균치는 넓은 분포를 나타내게 된다.
따라서, 광량의 평균치가 갖추어진 발광 칩을 나열함으로써, 광량 분포의 균일한 자기 주사형 발광 장치가 제작되고 있다. 예를 들면, 자기 주사형 발광 장치를 구성하는 복수 칩의 광량 평균치의 편차를 ±1%로 억제하고 싶을 때는 발광 칩을 ±1%의 편차를 갖는 복수의 광량 평균치 랭크로 나누어, 동일 랭크의 칩을 나열할 필요가 있다(일본 특허 공개 공보 평 9-319178호 참조).
그러나 실제로는 자기 주사형 발광 장치 내의 저항기 값 및 자기 주사형 발광 장치를 위한 드라이버 회로의 출력 임피던스의 오차가 있기 때문에, 광량 순위의 편차를 더욱 좁게 할 필요가 있다. 드라이버 회로의 출력 임피던스의 격차를 작게 하려면 결국 출력 임피던스 자체를 작게 하게 되어, 칩 면적이 증가하여 코스트 업을 초래한다. 또, 자기 주사형 발광 장치를 광 프린터 등의 광학 장치에 사용할 경우, 렌즈계의 정밀도 요구도 높아진다.
더욱이, 발광 칩의 광량 평균 랭크 수가 많아지면, 구분 작업이 번잡해질 뿐만 아니라, 조립 시에 다종류의 재고를 가져야만 하여, 효율이 나쁘다는 문제가 있다.
본 발명의 다른 목적은 발광 소자의 광량 보정을 행하여, 발광 칩 내 또는 칩 사이의 광량 분포를 보정할 수 있는 자기 주사형 발광 장치를 제공함에 있다.
본 발명의 제 1 양태는 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 전송 소자 다수 개를 배열한 3단자 전송 소자 어레이의 인접하는 전송 소자의 제어 전극을 서로 제 1 전기적 수단을 개재시켜 접속함과 함께, 각 전송 소자의 제어 전극에 전원 라인을 제 2 전기적 수단을 개재시켜 접속하며, 또한 각 전송 소자의 나머지 2단자 중 한쪽에 클록 라인을 접속하여 형성한 자기 주사형 전송 소자 어레이와, 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 발광 소자 다수 개를 배열한 발광 소자 어레이를 구비하고, 상기 발광 소자 어레이의 제어 전극과 상기 전송 소자 어레이의 제어 전극을 접속하며, 각 발광 소자의 나머지 2단자 중 한쪽에 접속되는 기록 신호를 위한 라인을 설치한 자기 주사형 발광 장치로서, 상기 발광 소자의 점등 시간을 조정하여, 광량 분포를 보정하여 균일해지도록 하는 드라이버 회로를 더 구비하는 것을 특징으로 한다.
본 발명의 제 2 양태는 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 전송 소자 다수 개를 배열한 3단자 전송 소자 어레이의 인접하는 전송 소자의 제어 전극을 서로 제 1 전기적 수단을 개재시켜 접속함과 함께, 각 전송 소자의 제어 전극에 전원 라인을 제 2 전기적 수단을 개재시켜 접속하며, 또한 각 전송 소자의 나머지 2단자 중 한쪽에 클록 라인을 접속하여 형성한 자기 주사형 전송 소자 어레이와, 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 발광 소자 다수 개를 배열한 발광 소자 어레이를 구비하고, 상기 발광 소자 어레이의 제어 전극과 상기 전송 소자 어레이의 제어 전극을 접속하며, 각 발광 소자의 나머지 2단자 중 한쪽에 접속되는 기록 신호를 위한 라인을 설치한 자기 주사형 발광 장치로서, 발광 소자로 공급되는 상기 기록 신호의 전압을 변조함으로써, 각 발광 소자의 발광 광량을 보정하여, 광량 분포가 균일해지도록 하는 드라이버 회로를 구비하는 것을 특징으로 한다.
도 1은 자기 주사형 발광 장치의 등가 회로도를 도시하는 도면.
도 2는 도 1의 회로의 신호 파형도.
도 3a, 도 3b는 웨이퍼 내 광량 분포의 일례를 도시하는 도면.
도 4는 「애노드 커먼 2상 구동 자기 주사형 발광 장치」 칩을 구동하는 드라이버 회로를 도시하는 도면.
도 5는 1개의 발광 칩 및 등가 회로를 도시하는 도면.
도 6은 드라이버 회로 구성을 도시하는 도면.
도 7은 드라이버 회로에서의 각 신호의 타이밍도.
도 8은 보정 전 및 보정 후의 측정치를 도시하는 도면.
도 9는 「애노드 커먼 2상 구동 자기 주사형 발광 소자 어레이」 칩을 구동하는 드라이버 회로를 도시하는 도면.
도 10은 도 9의 드라이버 회로를 구동하는 입력 신호의 타이밍을 도시하는 도면.
도 11은 드라이버 회로의 다른 예를 도시하는 도면.
도 12는 도 11의 드라이버 회로를 구동하는 입력 신호의 타이밍을 도시하는 도면.
도 13은 도 12의 입력 신호에서의 각 발광 소자의 광 출력 상태를 도시하는 도면.
도 14는 드라이버 회로의 다른 예를 도시하는 도면.
도 15a, 도 15b는 전압 v(80)와 출력 v(71)와의 대응을 도시하는 도면.
이하, 본 발명의 실시예를 도면에 근거하여 상세하게 설명한다.
제 1 실시예
본 실시예는 발광 소자의 점등 시간을 조정하여, 광량 분포를 보정하여 균일해지도록 하는 자기 주사형 발광 장치이다.
도 4는 「애노드 커먼 2상 구동 자기 주사형 발광 장치」 칩을 구동하는 드라이버 회로를 도시한다. 5개의 발광 칩(12-1, 12-2, …, 12-5)을 구동하는 드라이버 회로(14)는 각 칩에 대해, 스타트 펄스(φS), 2상 클록 펄스(φ1, φ2)를 공급한다. 또, 각 발광 칩(12-1, 12-2, …, 12-5)에는 각각 기록 신호(φI1, φI2, φI3, φI4, φI5)를 공급한다.
도 5는 1개의 발광 칩의 등가 회로를 도시한다. 이 회로는 도 1의 회로와는 달리, 전송 소자 및 발광 소자의 애노드가 공통 접지된 애노드 커먼 회로이다. 따라서, 스타트 펄스(φS), 2상 클록 펄스(φ1, φ2), 기록 신호(φI)의 극성은 도 2에 도시한 파형과는 역극성이 되는 것에 유의해야 한다. 또한, 도 5에서, VGA는 전원 전압을 도시하고 있으며, 도 1의 VGK와는 역극성이다.
도 6은 드라이버 회로(14)의 구성을 도시한다. 카운터(18) 및 시프트 레지스터(20)를 구비하며, 더욱이 각 기록 신호(φI1 내지 φI5)를 발생하는 회로를 구비하고 있다. 기록 신호를 발생하는 각 회로는 동일 구조이기 때문에, φI1을 발생하는 회로를 대표적으로 설명한다.
회로는 보정 데이터를 격납하는 독해 전용 메모리(ROM)(22)와, 2단의 D형 플립 플롭(D-FF)(24, 26)과, 비교기(28)와, OR 게이트(30)와, 버퍼(32)로 구성되어 있다. ROM(22)에 격납되는 보정 데이터의 작성에 대해서는 후술한다.
도 7은 드라이버 회로(14)에서의 각 입력 신호의 타이밍도이다. 이 타이밍도를 참조하면서, 드라이버 회로의 동작을 설명한다. 드라이버 회로(14)에서, 펄스(φ1, φ2, φS)는 입력 신호(V1, V2, VS)를 그대로 출력한다. 데이터 신호 "Data"는 입력 신호(VI)의 1주기분에 5개의 데이터를 싣고 있다. 이것은 5개의 발광 칩에 대해서, 그 타이밍으로 발광하는지/발광하지 않는지를 지정한다. 데이터 신호의 레벨은 시프트 레지스터(20)의 출력 신호(Q1)의 상승으로 1단째의 D-FF(24)에 유지된다. 유지된 데이터(R1)는 입력 신호(D1tc)의 상승으로 2단째의 D-FF(26)에 유지된다.
카운터(18)는 리셋 펄스(Crst)가 상승한 타이밍으로부터의 기본 클록(Cclk) 상승 회수를 카운트한다. 이 카운터(18) 출력과, ROM(22)의 보정 데이터 값을 비교기(28)에서 비교하여, 카운터의 카운트치가 보정 데이터 값보다 커지면 비교기(28)의 출력 신호(Co1)가 L레벨로 떨어진다.
2단째의 D-FF(26)의 출력 신호(DQ1)와, 비교기(28)의 출력 신호(CO1)와, 입력 신호(VI)와의 논리합을 OR 게이트(30)에서 세면 기록 신호(φI1)가 얻어진다.
지금, 기본 클록(Cclk)의 주기가 20ns, 입력 신호(VI)의 주기가 1500ns, 입력 신호(VI)가 L레벨인 시간이 1200ns인 경우에 대해서 실험을 행했다. 우선, 모든 ROM의 보정 데이터를 "0"으로 하고, 5개의 칩의 전발광 소자를 점등 상태로 하여 광량 측정을 행했다. 결과를 도 8에 보정 전의 측정치로서 도시한다. 도면 중, 광량(광 출력)은 시간 평균 전력(μW)으로 나타나 있다. 이 보정 전의 측정치에 의하면, 칩(칩1, 칩2, …, 칩5) 사이에서의 광량 분포의 격차가 큰 것을 알 수 있다.
이 보정 전의 측정치를 바탕으로, 각 칩의 평균 광량치가 4.5μW에 갖추어지 도록 보정 데이터를 정한다. 칩(n)에 대한 보정 데이터(DEn)는
DEn=75-int(60×4.5μW/n번째 칩의 광량 평균치)
로 구한다. 단, int는 괄호 내 수치의 정수 부분을 나타내는 함수이다. 여기서, 75는 VI 주기/Cclk 주기, 60은 (VI가 L레벨인 시간)/Cclk 주기이다.
이렇게 하여 구해진 각 칩마다의 보정 데이터(DEn)를 ROM(22)에 격납한다. 다음으로, 보정 데이터가 ROM에 격납된 상태에서, 5개의 칩의 전발광점을 점등 상태로 하여 광량 측정을 행했다. 결과를 도 8에 보정 후의 측정치로서 도시한다.
표 1에는 도 8의 측정치로부터 보정 전 및 보정 후의 각 칩마다의 평균 광 출력, 편차를 계산하여 도시함과 함께 주어진 보정 데이터 값을 도시하고 있다.
Figure 112005046287264-pct00020
표 1로부터 5개의 칩의 광량 분포가 편차 ±1% 이내에 보정되어 있는 것을 알 수 있다.
본 실시예의 기본적인 생각은 발광 칩 내의 광량 분포는 작기 때문에, 칩 단위로 광량 보정을 행함으로써 충분하다는 것에 있다. 칩마다의 보정 데이터를 가지고, 이 데이터에 따라서 발광 소자의 점등 시간을 조정함으로써, 칩 사이의 광량 평균치를 균일하게 한다.
제 2 실시예
본 실시예는 발광 소자로 공급되는 기록 신호의 전압을 변조함으로써, 각 발광 소자의 발광 광량을 보정하여, 광량 분포가 균일해지도록 하는 자기 주사형 발광 장치이다.
도 9는 「캐소드 커먼 2상 구동 자기 주사형 발광 장치」 칩(34)을 구동하는 드라이버 회로(36)를 도시한다. 도면에서는 3개의 발광 칩(34-1, 34-2, 34-3)을 도시하고 있다. 이들 발광 칩을 구동하는 드라이버 회로(36)는 각 칩에 대해, 스타트 펄스(φS), 2상 클록 펄스(φ1, φ2), 기록 신호(φI), 전원 전압(VGK)을 공급한다.
드라이버 회로(36)는 각 신호(φS, φ1, φ2, φI)용 CMOS 인버터형 버퍼(38)(NMOS 트랜지스터(37) 및 PMOS 트랜지스터(39)로 이루어진다)를 구비하며, 특히 기록 신호(φI)용 버퍼에는 그 전원 부분에 전압 출력의 디지털/아날로그·컨버터(DAC)(40)가 설치되어 있다.
DAC(40)는 8비트 DAC를 사용하여, 입력 신호(D1, D2, D3)의 디지털치가 00H일 때는 출력은 0V로 하며, 입력 디지털치가 FFH일 때 출력은 5V로 했다. 발광 소자 온 시의 신호(φI) 전압은 약 1.5V이기 때문에, 이 DAC(40)에서 1.5V 이하의 전압치를 사용하는 일은 없다. 발광 소자의 광 출력이 발광 소자의 애노드에 공급되는 전압에 비례한다고 가정하면,
Figure 112001009354691-pct00002
이 되며, DAC의 디지털 입력을 바꿈으로써, 178개의 광 출력의 중간치를 표현할 수 있게 된다.
도 9에는 드라이버 회로(36)로의 입력 신호(VS, V1, V2, (VI1, VI2, VI3), (D1, D2, D3)가 도시되어 있다. 입력 신호(VI1, VI2, VI3)는 각 칩의 기록 신호(φ1)에 대응하며, 입력 신호(D1, D2, D3)는 각 칩에 대응한 DAC(40)로의 보정 데이터인 입력 디지털치(8비트)이다.
도 10은 드라이버 회로(36)에서의 각 입력 신호의 타이밍도이다. 상술한 바와 같이, 보정 데이터(D1, D2, D3)는 DAC(40)에 입력되며, 178레벨의 전압을 출력한다. 버퍼(38)가 파워 온인 타이밍, 즉 신호(VI1, VI2, VI3)가 L인 타이밍으로, 전발광 소자에 대해 DAC(40)의 출력 전압이 순차 기록된다. 그리고, 보정 데이터를 선택함으로써, 발광 소자로의 기록 신호의 전압을 변경함으로써, 모든 발광 소자에 대해서 광량 보정을 행할 수 있다.
이렇게 모든 발광 소자에 대해서 광량 보정을 행해도 되지만, 발광 칩은 상술한 바와 같이 칩 내에서의 광량 분포가 작기 때문에, 칩 사이의 광량 보정이어도 된다. 이 경우는 파워 온인 타이밍으로, DAC(40)에 보정 데이터를 기록, 유지하면 된다.
본 실시예에 의하면, 전압의 변조로 광량 보정을 행하기 때문에, 정밀한 광량 보정이 가능해진다.
제 3 실시예
도 11에 도시하는 드라이버 회로(68)는 도 9의 드라이버 회로의 변형예이다. 이 변형예에서는 기록 신호(φI)용 버퍼로서, 정전원 측에 전압 시프트용 다이오드(64)를 설치한 CMOS 인버터(NMOS 트랜지스터(61), PMOS 트랜지스터(63))와, 다이오드(64)와 NMOS 트랜지스터(61)와의 직렬 회로에 병렬 접속된 NMOS 트랜지스터(62)에 의해 구성했다. 도면 중, 이 버퍼를 66으로 도시하고 있다. φS, φ1, φ2용 버퍼는 도 9와 동일한 구성의 버퍼(38)이다.
도 11에는 드라이버 회로(68)로의 입력 신호(VS, V1, V2), (VI1, VI2, VI3), (VD1, VD2, VD3)가 도시되어 있다. 신호(VD1, VD2, VD3)는 각 칩으로의 기록 신호(φI)의 전압을 변조하는 신호이다.
신호(VD1)가 H인 상태에서, 신호(VI1)가 L이 되면, NMOS 트랜지스터(61)만이 온하며, 다이오드(64) 및 트랜지스터(61)를 개재시켜 칩(34-1)의 φI 신호 단자에 전압이 공급된다. 실리콘 다이오드의 순차 방향 상승 전압은 약 0.6V이기 때문에, 전원이 5V일 때, 버퍼(66)의 출력 전압은 4.4V가 된다. 한편, 신호(VI1)가 L인 상태에서 신호(VD1)가 L이 되면 NMOS 트랜지스터(61)뿐만 아니라 NMOS 트랜지스터(62)도 온하기 때문에, 다이오드(64)의 양단 전위차가 0V가 되어, 다이오드는 오프한다. 이 때문에, 트랜지스터(62) 측의 전류 경로만 유효해져, 버퍼(66)의 출력 전압은 전원 전압 그대로인 5V가 된다.
그런데, 발광 소자를 온하는 φI 신호 전압은 1.5V이기 때문에, 신호(VI1)가 L이며 신호(VD1)가 H인 상태에서는 φI 신호 전류는 전류 제한 저항(35) 값을 RI로 했을 때, (4.4-1.5)/RI가 되며, 신호(VI1)가 L이며 신호(VD1)가 L인 상태에서는 (5-1.5)/RI가 되며, 신호(VD1)가 H일 때, 신호(VD1)가 L일 때보다도 φI 신호 전류가 17% 적어진다.
발광 소자의 광량 보정은 신호(VI1)가 L인 시간 동안에, 신호(VD1)가 L로 되어 있는 시간의 비율을 조정함으로써 행한다. 이 방법이면, 조정할 수 있는 범위가 상술한 φI 신호 전류의 17% 감소분 밖에 없지만, 신호(VI1)가 L로 되어 있는 시간이 1발광 소자당 400ns이며, 기본 클록 주기가 20ns일 때, 17%/20≒1%의 분해능으로 광량 보정을 행할 수 있다. 조정 범위의 폭이 더욱 필요한 경우는 다이오드 수를 2개, 3개로 늘려가면 된다.
도 11의 드라이버 회로(68)를 구동하는 신호의 타이밍을 도 12에 도시한다. 신호(VI1, VI2, VI3) 기간 중에, 신호(VD1, VD2, VD3)가 L이 되는 시간이 조정되어 있다.
도 12의 입력 신호의 타이밍 예에서, 각 발광 소자의 광 출력이 어떻게 변화하는지를 도 13에 도시한다. 도 13에서는 신호(VI1, VD1)의 파형에 대한 발광 소자의 광 출력을 도시하고 있으며, L(#N)은 제 1 칩(도 11에서 좌측 칩)의 N번째 발광 소자의 광 출력을 나타낸다. 신호(VD1)가 L로 되어 있는 시간을 바꿈으로써, 광량을 보정할 수 있음을 알 수 있을 것이다.
또한, 본 실시예에서는 전압 시프트용으로 다이오드를 사용했지만, 저항기를 사용해도 된다. 또, 본 실시예에서도, 제 2 실시예와 동일하게 칩 단위의 광량 보정으로 할 수도 있다.
제 4 실시예
도 11의 실시예에서는 NMOS 트랜지스터(62)의 전원과, CMOS(61, 63)의 전원은 동일한 전원(VGK)(5V)으로부터 취해져 있다. 본 실시예에서는 도 14에 도시하는 바와 같이, NMOS 트랜지스터(62)의 전원 라인을 독립으로 φI 신호 변조용 전압 단자(80)에 추출했다. 그 밖의 구조는 도 11과 동일하며, 동일 구성 요소에는 동일 참조 번호를 붙여 도시하고 있다. 또한, 71, 72, 73은 φI 신호 출력 단자이다.
이상과 같은 구성의 드라이버 회로(70)에서, 전압 단자(80)에 도 15a에 도시하는 바와 같은 7단의 단계 형상의 전압(V)(80)을 가한다. 이 예에서는 N단째 전압은 4.4+0.1×(N-1)2가 되도록 결정되어 있다.
신호(VD1)의 펄스에 의해, φI 신호 출력 단자(71)의 전압 V(71)를 도 15b에 도시하는 바와 같이 바꿀 수 있다. 즉, 신호(VI1)가 L일 때는, NMOS 트랜지스터(61)가 온하며, 이 때 신호(VD1)가 H이면, 다이오드(64) 및 NMOS 트랜지스터(61)를 전류가 흘러, 전압 V(71)는 4.4V가 된다. 신호(VD1)가 L이 되면, NMOS 트랜지스터(62)가 온하며, 전압 V(71)는 변조용 전압 단자(80)의 전압 V(80)로 정해진다. 도 15b는 그 모양을 도시하고 있다. 즉, 신호(VD1)가 L일 때, 전압 V(80)가 출력 단자(71)에 출력되어 있다.
이러한 전압 V(71)의 변화에 의하면, 점등 시간 내의 평균 전압은 4.71V가 되었다. 이 방법에서는 이 전압 평균치를 4.4V 내지 5.3V 사이, 0.014V의 분해능으로 조정할 수 있다. 이로써, 누적 노광량을 조정할 수 있다.
본 실시예는 광량 조정을 위한 전압 V(80)는 4.4V를 최저치로 했지만, 다이오드(64)의 단수를 늘림으로써, 최저 전압을 더욱 내릴 수 있다.
본 발명에 의하면, 자기 주사형 발광 장치에서, 발광 소자의 광량 보정을 모든 발광 소자를 단위로 하여, 혹은 발광 칩을 단위로 하여 행하는 것이 가능해졌다. 따라서, 이러한 자기 주사형 발광 장치를 사용한 광 프린터 헤드에 있어서 인자(印字) 품질을 향상시킬 수 있다.

Claims (14)

  1. 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 전송 소자 다수 개를 배열한 3단자 전송 소자 어레이의 인접하는 전송 소자의 제어 전극을 서로 제 1 전기적 수단을 통하여 접속함과 함께, 각 전송 소자의 제어 전극에 전원 라인을 제 2 전기적 수단을 통하여 접속하며, 또한 각 전송 소자의 나머지 2단자 중 한쪽에 클록 라인을 접속하여 형성한 자기 주사형 전송 소자 어레이와,
    문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 발광 소자 다수 개를 배열한 발광 소자 어레이를 구비하고, 상기 발광 소자 어레이의 제어 전극과 상기 전송 소자 어레이의 제어 전극을 접속하며, 각 발광 소자의 나머지 2단자 중 한쪽에 접속되는 기록 신호를 위한 라인을 설치한 자기 주사형 발광 장치로서,
    상기 자기 주사형 발광 장치를 구성하는 발광 칩 단위로, 상기 발광 소자의 점등 시간을 조정하여, 발광 칩 사이의 광량 분포를 보정하여 균일해지도록 하는 드라이버 회로를 더 구비하는 것을 특징으로 하는 자기 주사형 발광 장치.
  2. 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 전송 소자 다수 개를 배열한 3단자 전송 소자 어레이의 인접하는 전송 소자의 제어 전극을 서로 제 1 전기적 수단을 통하여 접속함과 함께, 각 전송 소자의 제어 전극에 전원 라인을 제 2 전기적 수단을 통하여 접속하며, 또한 각 전송 소자의 나머지 2단자 중 한쪽에 클록 라인을 접속하여 형성한 자기 주사형 전송 소자 어레이와,
    문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 발광 소자 다수 개를 배열한 발광 소자 어레이를 구비하고, 상기 발광 소자 어레이의 제어 전극과 상기 전송 소자 어레이의 제어 전극을 접속하며, 각 발광 소자의 나머지 2단자 중 한쪽에 접속되는 기록 신호를 위한 라인을 설치한 자기 주사형 발광 장치로서,
    상기 자기 주사형 발광 장치를 구성하는 발광 칩 내의 발광 소자의 점등 시간을 조정하여, 발광 칩 내의 광량 분포가 균일해지도록 하는 드라이버 회로를 더 구비하는 것을 특징으로 하는 자기 주사형 발광 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 드라이버 회로는 상기 발광 칩마다 상기 기록 신호를 생성하는 회로를 가지고, 각 생성 회로는 점등 시간을 조정하여 광량 분포를 보정하기 위한 보정 데이터를 미리 유지하는 것을 특징으로 하는 자기 주사형 발광 장치.
  4. 제 3 항에 있어서, 상기 보정 데이터는, 광량 분포를 보정하지 않고서 전발광 소자를 점등 상태로 하여 광량을 측정하며, 측정한 광량으로부터 구하는 것을 특징으로 하는 자기 주사형 발광 장치.
  5. 제 4 항에 있어서, 상기 3단자 전송 소자 및 상기 3단자 발광 소자는 모두 3단자 발광 사이리스터인 것을 특징으로 하는 자기 주사형 발광 장치.
  6. 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 전송 소자 다수 개를 배열한 3단자 전송 소자 어레이의 인접하는 전송 소자의 제어 전극을 서로 제 1 전기적 수단을 통하여 접속함과 함께, 각 전송 소자의 제어 전극에 전원 라인을 제 2 전기적 수단을 통하여 접속하며, 또한 각 전송 소자의 나머지 2단자 중 한쪽에 클록 라인을 접속하여 형성한 자기 주사형 전송 소자 어레이와,
    문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 발광 소자 다수 개를 배열한 발광 소자 어레이를 구비하고, 상기 발광 소자 어레이의 제어 전극과 상기 전송 소자 어레이의 제어 전극을 접속하며, 각 발광 소자의 나머지 2단자 중 한쪽에 접속되는 기록 신호를 위한 라인을 설치한 자기 주사형 발광 장치로서,
    상기 자기 주사형 발광 장치를 구성하는 발광 칩 내의 발광 소자로 공급되는 상기 기록 신호의 전압을 변조함으로써, 각 발광 소자의 발광 광량을 보정하여, 발광 칩 내의 광량 분포가 균일해지도록 하는 드라이버 회로를 구비하는 것을 특징으로 하는 자기 주사형 발광 장치.
  7. 문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 전송 소자 다수 개를 배열한 3단자 전송 소자 어레이의 인접하는 전송 소자의 제어 전극을 서로 제 1 전기적 수단을 통하여 접속함과 함께, 각 전송 소자의 제어 전극에 전원 라인을 제 2 전기적 수단을 통하여 접속하며, 또한 각 전송 소자의 나머지 2단자 중 한쪽에 클록 라인을 접속하여 형성한 자기 주사형 전송 소자 어레이와,
    문턱 전압 혹은 문턱 전류를 제어하는 제어 전극을 갖는 3단자 발광 소자 다수 개를 배열한 발광 소자 어레이를 구비하고, 상기 발광 소자 어레이의 제어 전극과 상기 전송 소자 어레이의 제어 전극을 접속하며, 각 발광 소자의 나머지 2단자 중 한쪽에 접속되는 기록 신호를 위한 라인을 설치한 자기 주사형 발광 장치로서,
    상기 자기 주사형 발광 장치를 구성하는 발광 칩 단위로, 발광 소자에 공급되는 상기 기록 신호의 전압을 변조함으로써, 발광 칩 사이의 광량 분포를 보정하여 균일해지도록 하는 드라이버 회로를 더 구비하는 것을 특징으로 하는 자기 주사형 발광 장치.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 드라이버 회로는 상기 자기 주사형 발광 장치를 구성하는 발광 칩마다 상기 기록 신호 라인에 전압을 공급하는 버퍼를 가지고, 이 버퍼의 전원 측에 디지털/아날로그·컨버터가 설치되며, 이 컨버터의 디지털 입력치를 선택함으로써, 버퍼의 출력 전압을 변조하는 것을 특징으로 하는 자기 주사형 발광 장치.
  9. 제 8 항에 있어서, 상기 버퍼는 CMOS 인버터형 버퍼인 것을 특징으로 하는 자기 주사형 발광 장치.
  10. 제 6 항 또는 제 7 항에 있어서, 상기 드라이버 회로는 상기 기록 신호 라인에 전압을 공급하는 버퍼를 가지고,
    상기 버퍼는 제 1 및 제 2의 MOS 트랜지스터로 이루어지는 CMOS 회로와, 상기 제 1의 MOS 트랜지스터와 전원 사이에 설치된 전압 시프트 소자와, 이 전압 시프트 소자와 상기 제 1의 MOS 트랜지스터와의 직렬 접속 회로에 병렬 접속된 상기 제 1의 MOS 트랜지스터와 동일 도전형인 제 3의 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 자기 주사형 발광 장치.
  11. 제 10 항에 있어서, 상기 전압 시프트 소자는 다이오드 또는 저항기인 것을 특징으로 하는 자기 주사형 발광 장치.
  12. 제 6 항 또는 제 7 항에 있어서, 상기 드라이버 회로는 상기 기록 신호 라인에 전압을 공급하는 버퍼를 가지고,
    상기 버퍼는 제 1 및 제 2의 MOS 트랜지스터로 이루어지는 CMOS 회로와, 상기 제 1의 MOS 트랜지스터와 전원 사이에 설치된 전압 시프트 소자와, 상기 제 1의 MOS 트랜지스터와 상기 제 2의 MOS 트랜지스터와의 접속점과 기록 신호 변조용 전원 사이에 설치된 상기 제 1의 MOS 트랜지스터와 동일 도전형인 제 3의 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 자기 주사형 발광 장치.
  13. 제 12 항에 있어서, 상기 전압 시프트 소자는 다이오드 또는 저항기인 것을 특징으로 하는 자기 주사형 발광 장치.
  14. 제 6 항 또는 제 7 항에 있어서, 상기 3단자 전송 소자 및 상기 3단자 발광 소자는 모두 3단자 발광 사이리스터인 것을 특징으로 하는 자기 주사형 발광 장치.
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