JP2744504B2 - 自己走査型発光素子アレイ - Google Patents
自己走査型発光素子アレイInfo
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- JP2744504B2 JP2744504B2 JP5435590A JP5435590A JP2744504B2 JP 2744504 B2 JP2744504 B2 JP 2744504B2 JP 5435590 A JP5435590 A JP 5435590A JP 5435590 A JP5435590 A JP 5435590A JP 2744504 B2 JP2744504 B2 JP 2744504B2
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Description
本発明は、自己走査機能を付与した発光素子アレイに
関し、特に動作を安定化するための該発光素子の改良に
関するものである。
関し、特に動作を安定化するための該発光素子の改良に
関するものである。
従来、a.しきい電圧もしくはしきい電流が外部から制
御可能な制御電極をそれぞれ有する発光素子を多数個、
一次元、二次元、もしくは三次元的に配列し、b.各発光
素子の制御電極を近傍に位置する少なくとも２つの発光
素子の制御電極と互いに電気的手段にて接続したネット
ワーク配線を形成し、c.各発光素子に、外部から電圧も
しくは電流を印加するクロックラインを接続した、発光
素子アレイが知られている。（例えばEPO335553A2） 該発光素子アレイは、発光素子アレイ自身に自己走査
機能を有し、発光素子アレイのワイヤボンディングの数
を減少し、駆動IC数を減じ、コンパクト化でき、発光素
子の間隔を短ピッチ化できる等の利点を有していた。 該自己走査機能を有する発光素子アレイの概略を説明
すると、発光素子として発光機能を持つ負性抵抗素子を
用い、そのターンオン電圧または電流が、別の発光素子
のON状態によって影響を受けるよう、即ち、相互作用を
生じせしめるよう構成されたものである。 詳細には、発光機能を持つ負性抵抗素子として、発光
サイリスタ，レーザサイリスタ等を用いる。発光サイリ
スタとしては、化合物半導体でPNPN構造を作ったものが
あり、またシリコンではサイリスタとして実用化されて
いる。（例えば青木昌治編著、「発光ダイオード」工業
調査会、167〜169頁参照） これらの発光サイリスタは外部からの電気的または光
学的情報によりそのしきい電圧が低下することが知られ
る。 該自己走査機能を有する発光素子アレイの具体的構造
の一例を第５図に示す。該発光素子アレイは、各三端子
サイリスタのゲート端子を各々抵抗素子RLを介してゲー
ト電圧供給電源VGKへ接続し、かつ該ゲート端子間を抵
抗素子RIで相互に接続した構成で、各発光素子には３本
の転送クロックφ1,φ2,φ３のいずれか１本が、φ1,φ
2,φ３の順番の繰り返しで接続されている。 今、クロックラインφ３がハイレベル電圧となり発光
素子Ｔ（０）がON状態とする。このとき、ノードG0はほ
ぼ零ボルトである。抵抗ネットワークから電流が流れる
と、発光素子Ｔ（０）に近いノードが最も電圧が引き下
げられ、離れていくほど影響は少なくなる。次の転送ク
ロックφ１に電圧が加わると発光素子Ｔ（１）とＴ（−
２）等に電圧が加わるが、ノードG1のほうがノードＧ−
２より低い電圧で発光状態となる為、転送クロックφ１
にかける電圧を発光素子Ｔ（１）はONし、発光素子Ｔ
（２）はONしない電圧とすることによって、発光素子Ｔ
（１）のみをONすることができる。この転送クロックを
制御する動作を繰り返すことにより、発光素子の発光状
態の自己走査を行なうことができる。 また、ゲート端子間を接続する電気的手段としては、
上記抵抗素子の他、ダイオードもしくはトランジスタと
いった一方向性素子を用いたものも知られており、該一
方向性素子を用いると、転送クロックラインを減少させ
ることもできる。（前記EPO335553A2）
御可能な制御電極をそれぞれ有する発光素子を多数個、
一次元、二次元、もしくは三次元的に配列し、b.各発光
素子の制御電極を近傍に位置する少なくとも２つの発光
素子の制御電極と互いに電気的手段にて接続したネット
ワーク配線を形成し、c.各発光素子に、外部から電圧も
しくは電流を印加するクロックラインを接続した、発光
素子アレイが知られている。（例えばEPO335553A2） 該発光素子アレイは、発光素子アレイ自身に自己走査
機能を有し、発光素子アレイのワイヤボンディングの数
を減少し、駆動IC数を減じ、コンパクト化でき、発光素
子の間隔を短ピッチ化できる等の利点を有していた。 該自己走査機能を有する発光素子アレイの概略を説明
すると、発光素子として発光機能を持つ負性抵抗素子を
用い、そのターンオン電圧または電流が、別の発光素子
のON状態によって影響を受けるよう、即ち、相互作用を
生じせしめるよう構成されたものである。 詳細には、発光機能を持つ負性抵抗素子として、発光
サイリスタ，レーザサイリスタ等を用いる。発光サイリ
スタとしては、化合物半導体でPNPN構造を作ったものが
あり、またシリコンではサイリスタとして実用化されて
いる。（例えば青木昌治編著、「発光ダイオード」工業
調査会、167〜169頁参照） これらの発光サイリスタは外部からの電気的または光
学的情報によりそのしきい電圧が低下することが知られ
る。 該自己走査機能を有する発光素子アレイの具体的構造
の一例を第５図に示す。該発光素子アレイは、各三端子
サイリスタのゲート端子を各々抵抗素子RLを介してゲー
ト電圧供給電源VGKへ接続し、かつ該ゲート端子間を抵
抗素子RIで相互に接続した構成で、各発光素子には３本
の転送クロックφ1,φ2,φ３のいずれか１本が、φ1,φ
2,φ３の順番の繰り返しで接続されている。 今、クロックラインφ３がハイレベル電圧となり発光
素子Ｔ（０）がON状態とする。このとき、ノードG0はほ
ぼ零ボルトである。抵抗ネットワークから電流が流れる
と、発光素子Ｔ（０）に近いノードが最も電圧が引き下
げられ、離れていくほど影響は少なくなる。次の転送ク
ロックφ１に電圧が加わると発光素子Ｔ（１）とＴ（−
２）等に電圧が加わるが、ノードG1のほうがノードＧ−
２より低い電圧で発光状態となる為、転送クロックφ１
にかける電圧を発光素子Ｔ（１）はONし、発光素子Ｔ
（２）はONしない電圧とすることによって、発光素子Ｔ
（１）のみをONすることができる。この転送クロックを
制御する動作を繰り返すことにより、発光素子の発光状
態の自己走査を行なうことができる。 また、ゲート端子間を接続する電気的手段としては、
上記抵抗素子の他、ダイオードもしくはトランジスタと
いった一方向性素子を用いたものも知られており、該一
方向性素子を用いると、転送クロックラインを減少させ
ることもできる。（前記EPO335553A2）
しかしながら前記従来の発光素子アレイにおいては、
ゲートに接続した抵抗RI、RLに流れる電流分布が、各発
光サイリスタのゲート電位を規定する為、各ゲートに他
の論理素子や発光素子を繋ぐと、他の素子に流れる電流
の影響で抵抗ネットワークの電流分布が変化し、その結
果、自己走査に必要な電圧差（同一クロックラインに接
続された発光素子間の発光開始電圧の差）が狭くなり、
転送を行ないにくくなるという問題点があった。 また、ゲート端子間を一方向性素子を用いて接続した
発光素子アレイにおいては、上記問題がある程度解決さ
れるものの、走査方向がハード的に決定され、双方向へ
の走査を行なえないという問題点があった。
ゲートに接続した抵抗RI、RLに流れる電流分布が、各発
光サイリスタのゲート電位を規定する為、各ゲートに他
の論理素子や発光素子を繋ぐと、他の素子に流れる電流
の影響で抵抗ネットワークの電流分布が変化し、その結
果、自己走査に必要な電圧差（同一クロックラインに接
続された発光素子間の発光開始電圧の差）が狭くなり、
転送を行ないにくくなるという問題点があった。 また、ゲート端子間を一方向性素子を用いて接続した
発光素子アレイにおいては、上記問題がある程度解決さ
れるものの、走査方向がハード的に決定され、双方向へ
の走査を行なえないという問題点があった。
本発明は上記問題点を解決する為になされたものであ
って、a.しきい電圧もしくはしきい電流が外部から制御
可能な制御電極をそれぞれ有する発光素子を多数個、一
次元、二次元、もしくは三次元的に配列し、b.各発光素
子の制御電極を近傍に位置する少なくとも２つの発光素
子の制御電極と互いに電気的手段にて接続したネットワ
ーク配線を形成し、c.各発光素子に、外部から電圧もし
くは電流を印加するクロックラインを接続した、発光素
子アレイにおいて、該電気的手段として、該電気的手段
における降下電圧が該電気的手段に流れるいずれの方向
に電流量にも依存せず一定となるような結合素子を用い
ている。 該結合素子としては、拡散電位や降伏電圧を有するダ
イオード，トランジスタ等の一方向素子を双方向に結合
させたものが例示でき、またネットワーク配線の各ノー
ド上に接続することができる。 該電気的手段を発光素子アレイの配列の各方向に等価
な回路しておくと、双方向の転送を転送クロックのタイ
ミングの調整のみで実施できるので好ましい。 本発明に使用する発光素子としては、しきい電圧もし
くはしきい電流が外部から制御可能な発光素子であれ
ば、任意の素子が使用できる。中でも、Ｐ型半導体領域
及びＮ型半導体領域を複数積層した発光素子等の、負性
抵抗を有する発光素子を用いることが望ましい。 前記ダイオード，トランジスタ等は、発光素子を形成
している第１伝導型半導体部及び第２伝導型半導体部
（Ｐ型、Ｎ型層）を用いて（組み合わせて）形成するこ
とにより製造することができ、集積化して実施すること
もできる。
って、a.しきい電圧もしくはしきい電流が外部から制御
可能な制御電極をそれぞれ有する発光素子を多数個、一
次元、二次元、もしくは三次元的に配列し、b.各発光素
子の制御電極を近傍に位置する少なくとも２つの発光素
子の制御電極と互いに電気的手段にて接続したネットワ
ーク配線を形成し、c.各発光素子に、外部から電圧もし
くは電流を印加するクロックラインを接続した、発光素
子アレイにおいて、該電気的手段として、該電気的手段
における降下電圧が該電気的手段に流れるいずれの方向
に電流量にも依存せず一定となるような結合素子を用い
ている。 該結合素子としては、拡散電位や降伏電圧を有するダ
イオード，トランジスタ等の一方向素子を双方向に結合
させたものが例示でき、またネットワーク配線の各ノー
ド上に接続することができる。 該電気的手段を発光素子アレイの配列の各方向に等価
な回路しておくと、双方向の転送を転送クロックのタイ
ミングの調整のみで実施できるので好ましい。 本発明に使用する発光素子としては、しきい電圧もし
くはしきい電流が外部から制御可能な発光素子であれ
ば、任意の素子が使用できる。中でも、Ｐ型半導体領域
及びＮ型半導体領域を複数積層した発光素子等の、負性
抵抗を有する発光素子を用いることが望ましい。 前記ダイオード，トランジスタ等は、発光素子を形成
している第１伝導型半導体部及び第２伝導型半導体部
（Ｐ型、Ｎ型層）を用いて（組み合わせて）形成するこ
とにより製造することができ、集積化して実施すること
もできる。
本発明においては、双方向へ転送動作を行なう事の出
来る抵抗素子を用いた発光素子アレイにおいて、該発光
素子に他の電気的素子を接続すると転送動作が行なわれ
なくなったりする原因が、該発光素子として使用されて
いる三端子サイリスタのゲート電位が、ゲート電流の変
化などの擾乱に対して変化するため、発光素子アレイの
みの構造として設計した転送動作に必要な電位に設定さ
れていないことによって生じていることに鑑みなされた
ものであって、本発明においては双方向素子として従来
のような抵抗のみを介した電気的接続方法を取らず、素
子に流れる電流量によって降下電圧が変化しない、双方
向結合方法を用いている。 本発明によると、ダイオード、トランジスタ等の一方
向性素子の特性的な、拡散電位や降伏電圧の特性を利用
し、三端子サイリスタのゲート電位分布を、ゲート電流
に依存する事無く形成する事が可能となる。 そのため、該発光素子アレイに他の電気的素子を接続
しても、転送に必要な電位差が確保され、確実な転送を
実現できる。
来る抵抗素子を用いた発光素子アレイにおいて、該発光
素子に他の電気的素子を接続すると転送動作が行なわれ
なくなったりする原因が、該発光素子として使用されて
いる三端子サイリスタのゲート電位が、ゲート電流の変
化などの擾乱に対して変化するため、発光素子アレイの
みの構造として設計した転送動作に必要な電位に設定さ
れていないことによって生じていることに鑑みなされた
ものであって、本発明においては双方向素子として従来
のような抵抗のみを介した電気的接続方法を取らず、素
子に流れる電流量によって降下電圧が変化しない、双方
向結合方法を用いている。 本発明によると、ダイオード、トランジスタ等の一方
向性素子の特性的な、拡散電位や降伏電圧の特性を利用
し、三端子サイリスタのゲート電位分布を、ゲート電流
に依存する事無く形成する事が可能となる。 そのため、該発光素子アレイに他の電気的素子を接続
しても、転送に必要な電位差が確保され、確実な転送を
実現できる。
実施例−１ ここで説明する実施例−１は電気的接続の方法として
ダイオードを用いるものである。 実施例−１の原理の等価回路図を第１図に示す。これ
は発光しきい電圧、電流が外部から制御できる発光素子
の一例として、最も標準的な三端子の発光サイリスタを
用いた場合を表す。発光サイリスタＴ（−２）〜Ｔ
（３）は、一列に並べられた構成の一部として例示す
る。各発光サイリスタＴ（−２）〜Ｔ（３）にはそれぞ
れゲート電極Ｇ−２〜G3が設けられ、各ゲート電極Ｇ−
２〜G3間は、例えば発光サイリスタＴ（０）,T（１）間
を対向方向のダイオードE1およびダイオードD0を用いて
接続するという様に、負方向（第１図左方向）のダイオ
ードＤ−２〜D3、および正方向（第１図右方向）のダイ
オードＥ−１〜E4により各々で電気的相互作用を行なう
様接続される。ダイオードＤ−２〜D3、およびダイオー
ドＥ−１〜E4は同一構造同一特性のダイオードであり、
各発光素子間を電気的に双方向で接続する。また、各ゲ
ート電極は各々の負荷抵抗ＲLを介してゲート電圧供給
電源ＶGKと接続される。また、各単体発光サイリスタの
アノード電極には、３本の転送クロックライン（φ１、
φ２、φ３）のいずれか１本が、長手方向にφ１、φ
２、φ３の繰り返しで接続されている。 動作を説明する。まず転送クロックφ３がハイレベル
となり、転送クロックφ３に接続する発光素子Ｔ（０）
がON状態になっているとする。この時、三端子サイリス
タの特性から発光素子Ｔ（０）のゲート電極G0の電圧Vg
0は零ボルト近くまで引き下げられる。（シリコンサイ
リスタの場合約１ボルトである） いまゲート電圧供給電源ＶGKとして5Vを印加している
とすると、抵抗ＲL，ダイオードＤ−２〜D3,E−１〜E4
のネットワーク配線の各特性値により発光素子Ｔ（０）
の近傍の発光サイリスタのゲート電圧が決まる。そのと
き発光素子Ｔ（０）に近い素子のゲート電圧が最も低下
し、以降、順に発光素子Ｔ（０）から離れるに従いゲー
ト電圧は上昇する。このとき、ゲート電極G1,G−１の電
圧はゲート電極G0に対し、ダイオードの拡散電位Vdfだ
け高く、ゲート電極Ｇ−2,G2はそれぞれ、ゲート電極Ｇ
−1,G1に対し、さらにダイオードの拡散電位Vdfだけ高
い電圧となる。次の転送クロックパルスφ１は、発光素
子Ｔ（１）,T（−２）及び発光素子Ｔ（４）等に加わる
が、これらの中で最もON電圧が低い素子は発光素子Ｔ
（１）で、Vg0＋Vdfである。次に低い素子は発光素子Ｔ
（−２）であり、Vg0＋2Vdfとなる。 そこで、転送クロックパルスφ１のハイレベル電圧を
Vg0＋VdfからVg0＋2Vdfの間に設定しておけば、転送ク
ロックパルスφ１に接続する発光素子のうち、発光素子
Ｔ（１）のみONすることができ、転送動作を行なうこと
ができる。 また、本実施例の場合、ゲート電圧を決定するダイオ
ードの拡散電位Vdfは、ダイオードに流れる電流に依存
しない。そこで例えばゲート電極の負荷抵抗ＲLにばら
つき等あったとしても、該ばらつきは発光素子アレイの
転送動作に影響を与えない。 また、ゲート間の結合素子が抵抗素子である場合に比
べ、ゲート電圧分布は安定となる。さらに、抵抗素子結
合の特徴である双方向転送についても、本実施例におい
ては、転送クロックを逆相にする、すなわち転送クロッ
クφ３の次に転送クロックφ２をハイレベルにすれば、
転送クロックφ２に接続する発光素子のうち、発光素子
Ｔ（−１）のオン電圧が最も低くなるため、転送方向が
逆転する。 本実施例では、第１図のように発光素子を一列に並べ
ているが、配列を直線にする必要はなく、応用によって
蛇行させてもよいし、途中から二列以上に増やすことも
可能である。また、この説明では発光サイリスタに限定
して説明したが、同様な機能を持つデバイスであればこ
れに限られず何であっても良い。また、発光素子もレー
ザサイリスタであってもよい。この駆動方法は、発光素
子を単体部品で構成してもよく、また、以下に示すよう
に集積化して実施することができる。 上記説明においては等価回路図を示し説明したが、以
下に上記発光素子アレイを集積化して作成する場合の構
成についての構造例を説明する。 構造概略断面図を第２図に示す。接地したＮ型GaAs基
板（１）上にＮ型半導体層（24）、Ｐ型半導体層（2
3）、Ｎ型半導体層（22）、Ｐ型半導体層（21）の各層
を形成する。そしてホトリソグラフィ等及びエッチング
により基板（１）に達する分離溝（50）を形成し、各単
体発光素子に分離する。 分離させた各半導体層の一部には、Ｎ型半導体層（2
2）の露出部を形成し、３つの島状Ｐ型半導体層（21）
を形成する（第２図においては２つの島状Ｐ型半導体し
か示さない）。Ｎ型半導体層（22）の露出部にゲート電
極（41）を形成し、１つの島状Ｐ型半導体層（21）には
アノード電極（40）を形成する。 これらの単体発光素子Ｔ（−１）〜Ｔ（２）のアノー
ド電極（40）は、Ｐ型半導体層（21）とオーミック接触
を示す材質とし、またゲート電極（41）は、Ｎ型半導体
層（22）とオーミック接触を有する材質とする。 各発光素子の残り２つの島状Ｐ型半導体層（21）は、
各々別方向の隣接する発光素子のゲート電極（41）と金
属薄膜配線により接触され、これによって各ゲート電極
（41）間は、Ｐ型半導体層（21）とＮ型半導体層（22）
とで形成されるダイオードによって、双方向に結合され
る。（第２図においては双方向ダイオードの一つ（第１
図におけるＤ）しか示さない。） 絶縁層（30）が発光素子および結合用ダイオード上に
被覆されるが、該絶縁層（30）は素子と配線との短絡を
防ぐためのものであり、同時に特性劣化を防ぐための保
護膜でもある。また、発光サイリスタの発光波長の光が
よく通る材質をもちいることが望ましい。 Ｎ型GaAs基板（１）は、このサイリスタのカソードと
して働く。 各単体発光素子のアノード電極（40）に３本の転送ク
ロックライン（φ１、φ２、φ３）のうちの１本をφ
１、φ２、φ３の繰り返しの順番で接続する。 また、ゲート電極は負荷抵抗ＲLを介してゲート電圧
供給電源ＶGKと接続される。 各素子間にて光結合が起こると、本実施例の転送動作
に影響を及ぼすことがあるので、これを防止するため、
ゲート電極の一部を発光素子間の分離溝の中に入れ形で
配線する。 本実施例の構成は、実施例−１（第１図）に示した等
価回路と同じ構成であり、同じ動作をする。従って、転
送クロックφ１、φ２、φ３のハイレベル電圧を順番に
相互が少しづつ重なるようにすれば、発光サイリスタの
ON状態が順次転送する。即ち、発光点が順次転送する。 上記構造は、発光サイリスタと同じ工程で、ダイオー
ドまで形成することのできる構造となっている。 ここでは、PNPNのサイリスタ構成を例に説明したが、
しきい電圧の低下を利用した転送動作を行なう構成は、
PNPN構成のみに限らず、その動作が達成できる素子であ
れば特に限定しない。例えば、PNPN4層構成でなく、６
層以上の構成でも同様な効果を期待でき、同様な自己走
査機能を達成することが可能である。さらに、静電誘導
（SI）サイリスタまたは電界制御サイリスタ（FCT）と
呼ばれるサイリスタを用いても同様であり、本発明に含
まれる。このSIサイリスタまたはFCTは電流ブロックと
して働く中央のＰ型半導体層を空乏層で置き換えた構造
となる（S.M.Sze著、Physics OF Semiconductor Device
s、2nd Edition pp238−240）。 第３図および第４図にさらに現実的な構造図を示す。
第３図に本実施例の平面図を、第４図に第３図のＹ−Y'
ラインの概略断面図を示す。発光素子Ｔ（−５）〜Ｔ
（４）は一列に並んだ発光素子の代表の素子を表す。 各発光サイリスタのゲートには、発光サイリスタを構
成する半導体層を流用した負荷抵抗ＲL（63）を介して
ゲート電圧供給電源ＶGKと接続している。ダイオードD
-5〜R4は発光サイリスタＴ（−５）〜Ｔ（４）に繋が
り、そのアノード側をゲート電極（41）を介して、次の
発光サイリスタのゲート及び負荷抵抗（63）に接続す
る。ダイオードE-5〜E4についても同様に、発光サイリ
スタＴ（−５）〜Ｔ（４）に繋ぎ、そのアノード側をゲ
ート電極（43）を介して、前の発光サイリスタのゲート
及び負荷抵抗（63）に接続する。 半導体層と電極は、コンタクト孔である接続孔C1で接
続する。スルーホールC2は、発光サイリスタのアノード
電極（40）と転送クロックラインφ１、φ２、φ３との
接続孔である。電源ライン（42）は、電源電圧ＶGKおよ
び負荷抵抗ＲLに接続する。電源ライン（42）とゲート
電極（41、43）は同時に形成する。ここで、ゲート電極
（43）は、発光素子Ｔ（−５）〜Ｔ（４）がその発光に
より相互に影響しあう事を防ぐための遮光層をも兼ねて
いる。 第４図に断面構造図を示す。発光素子はＮ型GaAs基板
上にＮ型GaAs層（24b）、Ｎ型AlGaAs層（24a）、Ｐ型Ga
As層（23）、Ｎ型GaAs層（22）、Ｐ型AlGaAs層（21
b）、Ｐ型GaAs層（21a）の各層を形成する。そしてホト
リソグラフィ等及びエッチングにより分離溝（50）を形
成し、各単体発光素子に分離する。負荷抵抗（63）ＲL
は発光素子のＮ型GaAs層（22）を用いる。これは別の層
を用いてもよい。例えばＰ層（23）を用いる、あるいは
別の抵抗領域を設け、これを用いてもよい。 本実施例の製造工程を説明する。まずＮ型GaAs基板上
にＮ型GaAs層（24b）、Ｎ型AlGaAs層（24a）、Ｐ型GaAs
層（23）、Ｎ型GaAs層（22）、Ｐ型AlGaAs層（21b）、
Ｐ型GaAs層（21a）の各層を順次形成する。そしてＮ型G
aAs基板上に達する分離溝（50）を形成し、発光素子及
び抵抗間の分離を行なう。次に抵抗（63）の形成を行な
う。即ちＰ型GaAs層（21a）、Ｐ型AlGaAs層（21b）の一
部除去を行なう。基板上全体に絶縁膜（30）を形成し、
各発光素子の電極位置上にコンタクト孔（C1）を設け
る。電極（40）（41）（42）を形成する。基板上全体に
層間絶縁膜（31）を形成して、クロックライン接続用引
出し線上にスルーホールC2を設け、電極φ１、φ２、φ
３を形成する。以上の工程により本実施例の構造が完成
する。 この工程の順序は、必ずしも上記のとおりである必要
はなく、第４図の上に、さらに、透光性絶縁膜を設け、
信頼度を向上させるようにしてもよい。発光素子上の絶
縁膜が厚くなり、光透過率が低下することを嫌うなら
ば、発光素子の上部絶縁膜の一部または全部をホトエッ
チング等の方法により除去してもよい。 以上の実施例にて説明してきた自己走査可能な発光素
子アレイは、各種応用が期待できる。例として、光走査
の密着イメージセンサ、光プリンタの書き込みヘッド、
ディスプレイ等が挙げられ、これらの機器の低価格化、
高性能化に大きな寄与をすることができる。 上記実施例においては、各々隣接する発光素子の制御
電極を、互いに電気的手段にて接続してネットワークを
形成しているが、例えば各々接続する発光素子を１つお
きの発光素子として、１つの発光素子アレーに２系列の
走査機能を設けることもできる。また、２次元、三次元
の発光素子アレーの場合には、各々発光素子は近傍の４
つまたは６つ以上の発光素子と電気的手段にて接続され
る。
ダイオードを用いるものである。 実施例−１の原理の等価回路図を第１図に示す。これ
は発光しきい電圧、電流が外部から制御できる発光素子
の一例として、最も標準的な三端子の発光サイリスタを
用いた場合を表す。発光サイリスタＴ（−２）〜Ｔ
（３）は、一列に並べられた構成の一部として例示す
る。各発光サイリスタＴ（−２）〜Ｔ（３）にはそれぞ
れゲート電極Ｇ−２〜G3が設けられ、各ゲート電極Ｇ−
２〜G3間は、例えば発光サイリスタＴ（０）,T（１）間
を対向方向のダイオードE1およびダイオードD0を用いて
接続するという様に、負方向（第１図左方向）のダイオ
ードＤ−２〜D3、および正方向（第１図右方向）のダイ
オードＥ−１〜E4により各々で電気的相互作用を行なう
様接続される。ダイオードＤ−２〜D3、およびダイオー
ドＥ−１〜E4は同一構造同一特性のダイオードであり、
各発光素子間を電気的に双方向で接続する。また、各ゲ
ート電極は各々の負荷抵抗ＲLを介してゲート電圧供給
電源ＶGKと接続される。また、各単体発光サイリスタの
アノード電極には、３本の転送クロックライン（φ１、
φ２、φ３）のいずれか１本が、長手方向にφ１、φ
２、φ３の繰り返しで接続されている。 動作を説明する。まず転送クロックφ３がハイレベル
となり、転送クロックφ３に接続する発光素子Ｔ（０）
がON状態になっているとする。この時、三端子サイリス
タの特性から発光素子Ｔ（０）のゲート電極G0の電圧Vg
0は零ボルト近くまで引き下げられる。（シリコンサイ
リスタの場合約１ボルトである） いまゲート電圧供給電源ＶGKとして5Vを印加している
とすると、抵抗ＲL，ダイオードＤ−２〜D3,E−１〜E4
のネットワーク配線の各特性値により発光素子Ｔ（０）
の近傍の発光サイリスタのゲート電圧が決まる。そのと
き発光素子Ｔ（０）に近い素子のゲート電圧が最も低下
し、以降、順に発光素子Ｔ（０）から離れるに従いゲー
ト電圧は上昇する。このとき、ゲート電極G1,G−１の電
圧はゲート電極G0に対し、ダイオードの拡散電位Vdfだ
け高く、ゲート電極Ｇ−2,G2はそれぞれ、ゲート電極Ｇ
−1,G1に対し、さらにダイオードの拡散電位Vdfだけ高
い電圧となる。次の転送クロックパルスφ１は、発光素
子Ｔ（１）,T（−２）及び発光素子Ｔ（４）等に加わる
が、これらの中で最もON電圧が低い素子は発光素子Ｔ
（１）で、Vg0＋Vdfである。次に低い素子は発光素子Ｔ
（−２）であり、Vg0＋2Vdfとなる。 そこで、転送クロックパルスφ１のハイレベル電圧を
Vg0＋VdfからVg0＋2Vdfの間に設定しておけば、転送ク
ロックパルスφ１に接続する発光素子のうち、発光素子
Ｔ（１）のみONすることができ、転送動作を行なうこと
ができる。 また、本実施例の場合、ゲート電圧を決定するダイオ
ードの拡散電位Vdfは、ダイオードに流れる電流に依存
しない。そこで例えばゲート電極の負荷抵抗ＲLにばら
つき等あったとしても、該ばらつきは発光素子アレイの
転送動作に影響を与えない。 また、ゲート間の結合素子が抵抗素子である場合に比
べ、ゲート電圧分布は安定となる。さらに、抵抗素子結
合の特徴である双方向転送についても、本実施例におい
ては、転送クロックを逆相にする、すなわち転送クロッ
クφ３の次に転送クロックφ２をハイレベルにすれば、
転送クロックφ２に接続する発光素子のうち、発光素子
Ｔ（−１）のオン電圧が最も低くなるため、転送方向が
逆転する。 本実施例では、第１図のように発光素子を一列に並べ
ているが、配列を直線にする必要はなく、応用によって
蛇行させてもよいし、途中から二列以上に増やすことも
可能である。また、この説明では発光サイリスタに限定
して説明したが、同様な機能を持つデバイスであればこ
れに限られず何であっても良い。また、発光素子もレー
ザサイリスタであってもよい。この駆動方法は、発光素
子を単体部品で構成してもよく、また、以下に示すよう
に集積化して実施することができる。 上記説明においては等価回路図を示し説明したが、以
下に上記発光素子アレイを集積化して作成する場合の構
成についての構造例を説明する。 構造概略断面図を第２図に示す。接地したＮ型GaAs基
板（１）上にＮ型半導体層（24）、Ｐ型半導体層（2
3）、Ｎ型半導体層（22）、Ｐ型半導体層（21）の各層
を形成する。そしてホトリソグラフィ等及びエッチング
により基板（１）に達する分離溝（50）を形成し、各単
体発光素子に分離する。 分離させた各半導体層の一部には、Ｎ型半導体層（2
2）の露出部を形成し、３つの島状Ｐ型半導体層（21）
を形成する（第２図においては２つの島状Ｐ型半導体し
か示さない）。Ｎ型半導体層（22）の露出部にゲート電
極（41）を形成し、１つの島状Ｐ型半導体層（21）には
アノード電極（40）を形成する。 これらの単体発光素子Ｔ（−１）〜Ｔ（２）のアノー
ド電極（40）は、Ｐ型半導体層（21）とオーミック接触
を示す材質とし、またゲート電極（41）は、Ｎ型半導体
層（22）とオーミック接触を有する材質とする。 各発光素子の残り２つの島状Ｐ型半導体層（21）は、
各々別方向の隣接する発光素子のゲート電極（41）と金
属薄膜配線により接触され、これによって各ゲート電極
（41）間は、Ｐ型半導体層（21）とＮ型半導体層（22）
とで形成されるダイオードによって、双方向に結合され
る。（第２図においては双方向ダイオードの一つ（第１
図におけるＤ）しか示さない。） 絶縁層（30）が発光素子および結合用ダイオード上に
被覆されるが、該絶縁層（30）は素子と配線との短絡を
防ぐためのものであり、同時に特性劣化を防ぐための保
護膜でもある。また、発光サイリスタの発光波長の光が
よく通る材質をもちいることが望ましい。 Ｎ型GaAs基板（１）は、このサイリスタのカソードと
して働く。 各単体発光素子のアノード電極（40）に３本の転送ク
ロックライン（φ１、φ２、φ３）のうちの１本をφ
１、φ２、φ３の繰り返しの順番で接続する。 また、ゲート電極は負荷抵抗ＲLを介してゲート電圧
供給電源ＶGKと接続される。 各素子間にて光結合が起こると、本実施例の転送動作
に影響を及ぼすことがあるので、これを防止するため、
ゲート電極の一部を発光素子間の分離溝の中に入れ形で
配線する。 本実施例の構成は、実施例−１（第１図）に示した等
価回路と同じ構成であり、同じ動作をする。従って、転
送クロックφ１、φ２、φ３のハイレベル電圧を順番に
相互が少しづつ重なるようにすれば、発光サイリスタの
ON状態が順次転送する。即ち、発光点が順次転送する。 上記構造は、発光サイリスタと同じ工程で、ダイオー
ドまで形成することのできる構造となっている。 ここでは、PNPNのサイリスタ構成を例に説明したが、
しきい電圧の低下を利用した転送動作を行なう構成は、
PNPN構成のみに限らず、その動作が達成できる素子であ
れば特に限定しない。例えば、PNPN4層構成でなく、６
層以上の構成でも同様な効果を期待でき、同様な自己走
査機能を達成することが可能である。さらに、静電誘導
（SI）サイリスタまたは電界制御サイリスタ（FCT）と
呼ばれるサイリスタを用いても同様であり、本発明に含
まれる。このSIサイリスタまたはFCTは電流ブロックと
して働く中央のＰ型半導体層を空乏層で置き換えた構造
となる（S.M.Sze著、Physics OF Semiconductor Device
s、2nd Edition pp238−240）。 第３図および第４図にさらに現実的な構造図を示す。
第３図に本実施例の平面図を、第４図に第３図のＹ−Y'
ラインの概略断面図を示す。発光素子Ｔ（−５）〜Ｔ
（４）は一列に並んだ発光素子の代表の素子を表す。 各発光サイリスタのゲートには、発光サイリスタを構
成する半導体層を流用した負荷抵抗ＲL（63）を介して
ゲート電圧供給電源ＶGKと接続している。ダイオードD
-5〜R4は発光サイリスタＴ（−５）〜Ｔ（４）に繋が
り、そのアノード側をゲート電極（41）を介して、次の
発光サイリスタのゲート及び負荷抵抗（63）に接続す
る。ダイオードE-5〜E4についても同様に、発光サイリ
スタＴ（−５）〜Ｔ（４）に繋ぎ、そのアノード側をゲ
ート電極（43）を介して、前の発光サイリスタのゲート
及び負荷抵抗（63）に接続する。 半導体層と電極は、コンタクト孔である接続孔C1で接
続する。スルーホールC2は、発光サイリスタのアノード
電極（40）と転送クロックラインφ１、φ２、φ３との
接続孔である。電源ライン（42）は、電源電圧ＶGKおよ
び負荷抵抗ＲLに接続する。電源ライン（42）とゲート
電極（41、43）は同時に形成する。ここで、ゲート電極
（43）は、発光素子Ｔ（−５）〜Ｔ（４）がその発光に
より相互に影響しあう事を防ぐための遮光層をも兼ねて
いる。 第４図に断面構造図を示す。発光素子はＮ型GaAs基板
上にＮ型GaAs層（24b）、Ｎ型AlGaAs層（24a）、Ｐ型Ga
As層（23）、Ｎ型GaAs層（22）、Ｐ型AlGaAs層（21
b）、Ｐ型GaAs層（21a）の各層を形成する。そしてホト
リソグラフィ等及びエッチングにより分離溝（50）を形
成し、各単体発光素子に分離する。負荷抵抗（63）ＲL
は発光素子のＮ型GaAs層（22）を用いる。これは別の層
を用いてもよい。例えばＰ層（23）を用いる、あるいは
別の抵抗領域を設け、これを用いてもよい。 本実施例の製造工程を説明する。まずＮ型GaAs基板上
にＮ型GaAs層（24b）、Ｎ型AlGaAs層（24a）、Ｐ型GaAs
層（23）、Ｎ型GaAs層（22）、Ｐ型AlGaAs層（21b）、
Ｐ型GaAs層（21a）の各層を順次形成する。そしてＮ型G
aAs基板上に達する分離溝（50）を形成し、発光素子及
び抵抗間の分離を行なう。次に抵抗（63）の形成を行な
う。即ちＰ型GaAs層（21a）、Ｐ型AlGaAs層（21b）の一
部除去を行なう。基板上全体に絶縁膜（30）を形成し、
各発光素子の電極位置上にコンタクト孔（C1）を設け
る。電極（40）（41）（42）を形成する。基板上全体に
層間絶縁膜（31）を形成して、クロックライン接続用引
出し線上にスルーホールC2を設け、電極φ１、φ２、φ
３を形成する。以上の工程により本実施例の構造が完成
する。 この工程の順序は、必ずしも上記のとおりである必要
はなく、第４図の上に、さらに、透光性絶縁膜を設け、
信頼度を向上させるようにしてもよい。発光素子上の絶
縁膜が厚くなり、光透過率が低下することを嫌うなら
ば、発光素子の上部絶縁膜の一部または全部をホトエッ
チング等の方法により除去してもよい。 以上の実施例にて説明してきた自己走査可能な発光素
子アレイは、各種応用が期待できる。例として、光走査
の密着イメージセンサ、光プリンタの書き込みヘッド、
ディスプレイ等が挙げられ、これらの機器の低価格化、
高性能化に大きな寄与をすることができる。 上記実施例においては、各々隣接する発光素子の制御
電極を、互いに電気的手段にて接続してネットワークを
形成しているが、例えば各々接続する発光素子を１つお
きの発光素子として、１つの発光素子アレーに２系列の
走査機能を設けることもできる。また、２次元、三次元
の発光素子アレーの場合には、各々発光素子は近傍の４
つまたは６つ以上の発光素子と電気的手段にて接続され
る。
本発明は、発光素子アレイ間を双方向のダイオードま
たはトランジスタで結合することにより、三相の転送ク
ロックで発光点の転送を任意の方向に、しかも安定に行
なうことができる。 本発明の発光素子アレイは、密着イメージセンサ、光
プリンタ、ディスプレイ等へ応用でき、これらの機器の
信頼性向上に大きく寄与することができる。
たはトランジスタで結合することにより、三相の転送ク
ロックで発光点の転送を任意の方向に、しかも安定に行
なうことができる。 本発明の発光素子アレイは、密着イメージセンサ、光
プリンタ、ディスプレイ等へ応用でき、これらの機器の
信頼性向上に大きく寄与することができる。
第１図は実施例で説明した発光素子アレイの等価回路
図、第２図は同実施例の構造概念図、第３図および第４
図は各々実施例で説明した発光素子アレイの具体的構造
の平面図および断面図、第５図は従来の発光素子アレイ
の等価回路図である。 図中、符号40はアノード電極、符号41はゲート電極を各
々示す。
図、第２図は同実施例の構造概念図、第３図および第４
図は各々実施例で説明した発光素子アレイの具体的構造
の平面図および断面図、第５図は従来の発光素子アレイ
の等価回路図である。 図中、符号40はアノード電極、符号41はゲート電極を各
々示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−238962（ＪＰ，Ａ) 特開 昭61−216463（ＪＰ，Ａ)
Claims (6)
- 【請求項１】第１の端子と、第２の端子と、第１の端子
と第２の端子との間のしきい電圧もしくはしきい電流が
外部から制御可能な制御電極とをそれぞれ有する三端子
発光素子を多数個、一次元的に配列した発光素子列と、 隣接する発光素子の制御電極を互いに接続する、同一構
造同一特性の２個のダイオードもしくはトランジスタの
逆並列接続よりなる双方向結合素子と、 各発光素子の制御電極を、共通の電圧供給電源に接続す
る負荷抵抗とを備え、 各発光素子の第１の端子は、共通電位に接続され、各発
光素子の第２の端子は、転送クロックパルスを与える複
数本の転送クロックラインに繰り返して接続されてお
り、 前記転送クロックパルスにより、或る１個の発光素子が
ON状態となっているとき、前記双方向結合素子と前記負
荷抵抗とよりなるネットワーク配線の各特性値により各
発光素子の制御電極の電圧が決まる状態において、転送
クロックパルスの電圧を、前記ON状態の発光素子の片側
に隣接する発光素子がONとなるように設定することによ
り、発光素子のON状態を順次転送する、 ことを特徴とする自己走査型発光素子アレイ。 - 【請求項２】前記ON状態にある発光素子の制御電極の電
圧がVg0であるとき、前記ダイオードまたはトランジス
タを構成するPN接合の拡散電位をVdfとすると、前記隣
接する発光素子をONとする前記転送クロックパルスの電
圧を、Vg0＋VdfとVg0＋2Vdfとの間に設定することを特
徴とする請求項１記載の自己走査型発光素子アレイ。 - 【請求項３】前記発光素子列，前記双方向結合素子，前
記負荷抵抗は、集積化回路で構成されていることを特徴
とする請求項１または２記載の自己走査型発光素子アレ
イ。 - 【請求項４】前記発光素子は、Ｐ型半導体領域及びＮ型
半導体領域を複数積層した、負性抵抗を有する発光素子
であることを特徴とする請求項３記載の自己走査型発光
素子アレイ。 - 【請求項５】前記発光素子は、三端子発光サイリスタで
あることを特徴とする請求項４記載の自己走査型発光素
子アレイ。 - 【請求項６】請求項１〜５のいずれかに記載の自己走査
型発光素子アレイを、二次元または三次元的に配列した
ことを特徴とする自己走査型発光素子アレイ。
Priority Applications (1)
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|---|---|---|---|
| JP5435590A JP2744504B2 (ja) | 1990-03-06 | 1990-03-06 | 自己走査型発光素子アレイ |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP5435590A JP2744504B2 (ja) | 1990-03-06 | 1990-03-06 | 自己走査型発光素子アレイ |
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|---|---|
| JPH03256372A JPH03256372A (ja) | 1991-11-15 |
| JP2744504B2 true JP2744504B2 (ja) | 1998-04-28 |
Family
ID=12968328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP5435590A Expired - Fee Related JP2744504B2 (ja) | 1990-03-06 | 1990-03-06 | 自己走査型発光素子アレイ |
Country Status (1)
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| JP4457437B2 (ja) * | 1999-08-30 | 2010-04-28 | 富士ゼロックス株式会社 | 自己走査型発光装置 |
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Family Cites Families (2)
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|---|---|---|---|---|
| US4715685A (en) * | 1985-03-04 | 1987-12-29 | Energy Conversion Devices, Inc. | Liquid crystal display having potential source in a diode ring |
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-
1990
- 1990-03-06 JP JP5435590A patent/JP2744504B2/ja not_active Expired - Fee Related
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| JPH03256372A (ja) | 1991-11-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |