JP4352573B2 - 自己走査型発光素子アレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、表面に凹凸の少ない自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタ等の書き込み用光源として利用されている。本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（３端子発光サイリスタ）アレイをシフト部として、発光素子（３端子発光サイリスタ）アレイよりなる発光部と分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。
【０００４】
図１に、従来の抵抗結合型自己走査型発光素子アレイの等価回路を示す。３端子発光サイリスタＴ(-2)〜Ｔ(+2)を用い、発光サイリスタＴ(-2)〜Ｔ(+2)には、各々ゲート電極Ｇ-2〜Ｇ+2が設けられている。各々のゲート電極には負荷抵抗ＲL を介して電源電圧ＶGKが印加される。また、各々のゲート電極Ｇ-2〜Ｇ+2は、相互作用を作るために抵抗ＲI を介して電気的に接続されている。抵抗ＲL とＲI とで抵抗ネットワークが構成される。また、各単体発光素子のアノード電極に３本の転送クロックライン（φ1 ，φ2 ，φ3 ）がそれぞれ３素子おきに（繰り返される様に）接続される。
【０００５】
動作を説明すると、まず転送クロックφ3 がハイレベルとなり、発光素子Ｔ(0) がＯＮしているとする。このとき、３端子サイリスタの特性からゲート電極Ｇ0 は零ボルト近くまで引き下げられる（シリコンサイリスタの場合約１ボルトである）、電源電圧ＶGKを仮に５ボルトとすると、負荷抵抗ＲL ，抵抗ＲI のネットワークから各発光サイリスタのゲート電圧が決まる。そして発光素子Ｔ(0) に近い素子のゲート電圧が最も低下し、以降順にＴ(0) から離れるに従いゲート電圧は上昇していく。これは次のように表せる。
【０００６】
ＶG0＜ＶG1＝ＶG-1 ＜ＶG2＝ＶG-2 （１）
これらの電圧の差は負荷抵抗ＲL ，抵抗ＲI の値を適当に選択することにより設定することができる。
【０００７】
３端子サイリスタのアノード側のターンオン電圧ＶONは、ゲート電圧より拡散電位Ｖdfだけ高い電圧となることが知られている。
【０００８】
ＶON≒ＶG ＋Ｖdf （２）
従ってアノードにかける電圧をこのターンオン電圧ＶONより高く設定すればその発光サイリスタはＯＮすることになる。
【０００９】
さてこのＴ(0) がＯＮしている状態で、次の転送クロックパルスφ1 にハイレベル電圧ＶH を印加する。このクロックパルスφ1 は発光素子Ｔ(+1)とＴ(-2)に同時に加わるが、ハイレベル電圧ＶH の値を次の範囲に設定すると、発光素子Ｔ(+1)のみをＯＮさせることができる。
【００１０】
ＶG-2 ＋Ｖdf＞ＶH ＞ＶG+1 ＋Ｖdf （３）
これで発光素子Ｔ(0) 、Ｔ(+1)が同時にＯＮしていることになる。そしてクロックパルスφ3 のハイレベル電圧を切ると発光素子Ｔ(0) がＯＦＦとなり、ＯＮ状態の転送ができたことになる。
【００１１】
この様に、抵抗ネットワークで各発光サイリスタのゲート電極間を結ぶことにより、発光素子に転送機能を持たせることが可能となる。
【００１２】
上に述べたような原理から、転送クロックφ1 ，φ2 ，φ3 のハイレベル電圧を順番に互いに少しずつ異なるように設定すれば、発光素子のＯＮ状態は順次転送されていく。すなわち、発光点が順次転送される。
【００１３】
このような抵抗結合型の自己走査型発光素子アレイは、次のようにして作製される。接地されたｎ型ＧａＡｓ基板上に第１のｎ形半導体層，第１のｐ形半導体層，第２のｎ形半導体層，第２のｐ形半導体層の各層を形成する。第２のｐ形半導体層の一部を除去して、下の第２のｎ形半導体層を露出させる。そしてホトリソグラフィ等およびエッチングにより溝を形成し、各単体発光素子に分離する。第２のｐ形半導体層にアノード電極をオーミック接触により形成し、第２のｎ形半導体層にゲート電極をオーミック接触で形成する。絶縁膜を保護膜として被覆し、ゲート電極には、絶縁膜にあけられたコンタクトホールを介して、負荷抵抗ＲL ，相互作用抵抗ＲI による抵抗ネットワークが接続される。
【００１４】
【発明が解決しようとする課題】
従来の自己走査型発光素子アレイは、各単体発光素子に分離しているので、アノード島表面に凹凸が存在するため、配線の段切れなどの危険が多い。また、分離溝が存在するため、発光素子の配列ピッチを小さくできないという問題がある。
【００１５】
本発明の目的は、表面に凹凸が少なく、かつ、発光素子の配列ピッチを小さくすることのできる自己走査型発光素子アレイを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層とを有し、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とがそれぞれ連続する領域において、前記第３の半導体層上に、当該第３の半導体層の一部を露出させた状態で、連続する第２導電型の第４の半導体層を有し、前記露出させた第３の半導体層上に形成されたスタート用の１個の電極と、前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の電極と、を備え、前記発光用の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイである。
【００１７】
本発明の第２の態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層と、前記第３の半導体層上に形成された第２導電型の第４の半導体層とを有し、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とがそれぞれ連続する領域において、前記第４の半導体層上に形成されたスタート用の１個の電極と、前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の電極と、を備え、前記発光用の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイである。
【００１８】
本発明の第３の態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層と、前記第３の半導体層上に形成された第２導電型の第４の半導体層とを有し、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とがそれぞれ連続する領域において、前記第４の半導体層上に形成されたスタート用の１個の電極と、前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の第１の電極と、前記第４の半導体層上に１次元に配列されたシフト用の複数個の第２の電極と、を備え、前記発光用の第１の電極および前記シフト用の第２の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて説明する。
【００２０】
【実施例１】
図２は、実施例１の抵抗結合型自己走査型発光素子アレイのチップ構造を、図３はその等価回路を示す。なお、図２（ａ）は平面図、図２（ｂ）はｘ−ｘ’線断面図である。
【００２１】
図２に示す自己走査型発光素子アレイは、次のようにして作製される。すなわち、第１のｎ型層およびｎ型基板２０，第１のｐ型層２１，第２のｎ型層（ゲート層）２２，第２のｐ型層２３（アノード層）を積層する。アノード層２３の一部をエッチングにより除去して、下のゲート層２２を露出させる。次に、アノード層２３上に複数個のアノード電極２を１次元に配列して形成し、露出されたゲート層２２上に１個のゲート電極３を形成する。絶縁膜３０を被覆し、アノード電極２上の絶縁膜３０にあけたコンタクトホールを通って、クロスアンダー配線１５を形成する。絶縁膜３１を被覆した後、４本のクロック配線１０，１１，１２，１３を形成する。また、スタート端子１４を形成する。各アノード電極２からのクロスアンダー配線１５は、絶縁膜３１にあけられたコンタクトホールを通って、対応するクロック配線に接続される。さらに、ゲート電極３は、絶縁膜３０，３１にあけられたコンタクトホールを通ってスタート端子１４に接続される。なお、図２（ｂ）において、１は裏面電極を示している。
【００２２】
以上のような構成の自己走査型発光素子アレイでは、アノード電極２の直下だけがサイリスタとして働き、アノード電極２の下以外は、抵抗として働くと見なせる。すなわち、すべての発光素子が１つのゲート島上に構成された形となる。図３の等価回路図に示すように、発光素子のアノード間には抵抗が分布し、また、ゲート間にも抵抗が分布している。
【００２３】
このような抵抗結合型自己走査型発光素子アレイにおいて、いま、ゲート電極３の電圧をＬ（基板電位）とし、一番左のアノード電極につながっているクロックライン１０の電圧をＨに上げると、この一番左のアノード電極直下のサイリスタがオンし、端面から光を取り出せる。次にゲート電極３の電圧をＨとする。このとき、オン状態にある一番左のサイリスタに近いほど、ゲート層２２の抵抗値が低くなる。一方、アノード層２３は、オン状態に関わりなく、ある程度大きな抵抗値となっている（ｐ型のため、キャリアの移動度が低いため）。さて、クロックライン１１をＨとする。このとき、クロックライン１１に接続されているアノード電極のうち、オン状態にある一番左の発光素子に一番近い、左から２番目のアノード電極直下のサイリスタのゲートと、オンしているサイリスタのゲートとの間の抵抗が最も小さく、オンしやすい。このため、この左から２番目のサイリスタがオンする。このあと、クロックライン１０をＬに落とし、クロックライン１２をＨとすることで、左から３番目のアノード直下のサイリスタがオンする。以下は、抵抗結合型の自己走査型発光素子と同じように駆動する。
【００２４】
本発明では、アノード島が連続した長方形の領域になっているため、サイリスタのピッチがアノード電極のピッチで制限される。このため、発光点密度の高い発光素子アレイが実現できる。
【００２５】
【実施例２】
実施例１では、スタート信号を与えるために、ゲート層をエッチングにより露出させて、ゲート電極を設けている。この方法によれば、このゲート出しのためのプロセスが必要となる。本実施例では、ゲート層を露出させずに、代わりに、アノード電極を１つだけ取り出して、スタート素子アノード電極とした。図４に、実施例２の自己走査型発光素子アレイのチップ構造を示す。（ａ）は平面図、（ｂ）はｘ−ｘ’線断面図である。図４（ａ）において、４は、前述したスタート素子アノード電極を示している。スタート素子アノード電極４は、絶縁層３０，３１にあけられたコンタクトホールを通って、スタート端子１６に接続されている。また、図４（ｂ）からわかるように、アノード層２３は、ゲート層２２の全面を覆っている。その他の構造は、図２と同じであるので、同一の構成要素には、同一の参照番号を付して示してある。
【００２６】
等価回路を図５に示す。図において、一番左のサイリスタ１７は、前述したスタート素子である。このスタート素子と複数個の発光素子とは、それらのゲート間には抵抗が分布し、アノード間には抵抗が分布し、抵抗結合型の自己走査型発光素子アレイを構成している。
【００２７】
このような構造の自己走査型発光素子アレイでは、１個のアノード電極のみを接続したスタート端子は、寄生容量が小さく、制限抵抗を小さめにとることで、アノード・カソード間の素早い電位変化を実現し、サイリスタのＤＶ／ＤＴ定格を超えさせて、スタート用の発光サイリスタをオンさせる。このオン状態を使って、実施例１と同様の動作を実現した。
【００２８】
本実施例によれば、ゲート電極を取り出さないので、構造が簡単になり、製造工程が少なくなるという利点がある。
【００２９】
【実施例３】
実施例１，２の自己走査型発光素子アレイでは、シフト部と発光部が分かれていないため、オン状態を維持する電流によって、ある程度発光することを免れない。そこで、アノード電極を発光用とシフト用の２列設け、発光を取り出したい場合は発光用の一方の列のアノード電極に電圧を印加してオンさせ、発光を取り出したくないときは、シフト用の他方の列のアノード電極にに電圧を印加してオンさせる。
【００３０】
図６は、このような自己走査型発光素子アレイのチップの平面図である。等価回路を図７に示す。この自己走査型発光素子アレイは、実施例２の構造を基本にして、アノード電極を２列にし、各列のアノード電極に接続すべきクロック配線を各列対応に設けた。すなわち、クロック配列（１０，１１，１２，１３）と（４０，４１，４２，４３）とである。また、図６において、上側のアノード電極列は、下側のアノード電極列の電極間隔程度、下側のアノード電極列より奥に配置される。
【００３１】
以上の各実施例では、カソードコモンの自己走査型発光素子アレイについて説明したが、アノードコモンの自己走査型発光素子アレイについても、本発明を適用できることは明らかである。
【００３２】
さらに、各実施例では、光を端面から取り出す構造について書いているが、上面から取り出す構造も可能である。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、溝を設けて発光素子を分離しないので、表面に凹凸が存在しないため、配線の段切れなどの危険が少ない。また、発光素子の配列ピッチが電極のピッチで決まるため、高精細の発光素子アレイが実現できる。
【図面の簡単な説明】
【図１】従来の抵抗結合型自己走査型発光素子アレイの等価回路を示す図である。
【図２】実施例１の抵抗結合型自己走査型発光素子アレイのチップ構造を示す図である。
【図３】図２の自己走査型発光素子アレイの等価回路図である。
【図４】実施例２の抵抗結合型自己走査型発光素子アレイのチップ構造を示す図である。
【図５】図４の自己走査型発光素子アレイの等価回路図である。
【図６】実施例３の抵抗結合型自己走査型発光素子アレイのチップ構造を示す図である。
【図７】図６の自己走査型発光素子アレイの等価回路図である。
【符号の説明】
１ 離面電極
２ アノード電極
３ ゲート電極
１０，１１，１２，１３ クロック配線
１４，１６ スタート端子
１５ クロスアンダー配線
２０ 第１のｎ型層およびｎ型基板
２１ 第１のｐ型層
２２ 第２のｎ型層（ゲート層）
２３ 第２のｐ型層（アノード層）
３０，３１ 絶縁膜
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、表面に凹凸の少ない自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタ等の書き込み用光源として利用されている。本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（３端子発光サイリスタ）アレイをシフト部として、発光素子（３端子発光サイリスタ）アレイよりなる発光部と分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。
【０００４】
図１に、従来の抵抗結合型自己走査型発光素子アレイの等価回路を示す。３端子発光サイリスタＴ(-2)〜Ｔ(+2)を用い、発光サイリスタＴ(-2)〜Ｔ(+2)には、各々ゲート電極Ｇ-2〜Ｇ+2が設けられている。各々のゲート電極には負荷抵抗ＲL を介して電源電圧ＶGKが印加される。また、各々のゲート電極Ｇ-2〜Ｇ+2は、相互作用を作るために抵抗ＲI を介して電気的に接続されている。抵抗ＲL とＲI とで抵抗ネットワークが構成される。また、各単体発光素子のアノード電極に３本の転送クロックライン（φ1 ，φ2 ，φ3 ）がそれぞれ３素子おきに（繰り返される様に）接続される。
【０００５】
動作を説明すると、まず転送クロックφ3 がハイレベルとなり、発光素子Ｔ(0) がＯＮしているとする。このとき、３端子サイリスタの特性からゲート電極Ｇ0 は零ボルト近くまで引き下げられる（シリコンサイリスタの場合約１ボルトである）、電源電圧ＶGKを仮に５ボルトとすると、負荷抵抗ＲL ，抵抗ＲI のネットワークから各発光サイリスタのゲート電圧が決まる。そして発光素子Ｔ(0) に近い素子のゲート電圧が最も低下し、以降順にＴ(0) から離れるに従いゲート電圧は上昇していく。これは次のように表せる。
【０００６】
ＶG0＜ＶG1＝ＶG-1 ＜ＶG2＝ＶG-2 （１）
これらの電圧の差は負荷抵抗ＲL ，抵抗ＲI の値を適当に選択することにより設定することができる。
【０００７】
３端子サイリスタのアノード側のターンオン電圧ＶONは、ゲート電圧より拡散電位Ｖdfだけ高い電圧となることが知られている。
【０００８】
ＶON≒ＶG ＋Ｖdf （２）
従ってアノードにかける電圧をこのターンオン電圧ＶONより高く設定すればその発光サイリスタはＯＮすることになる。
【０００９】
さてこのＴ(0) がＯＮしている状態で、次の転送クロックパルスφ1 にハイレベル電圧ＶH を印加する。このクロックパルスφ1 は発光素子Ｔ(+1)とＴ(-2)に同時に加わるが、ハイレベル電圧ＶH の値を次の範囲に設定すると、発光素子Ｔ(+1)のみをＯＮさせることができる。
【００１０】
ＶG-2 ＋Ｖdf＞ＶH ＞ＶG+1 ＋Ｖdf （３）
これで発光素子Ｔ(0) 、Ｔ(+1)が同時にＯＮしていることになる。そしてクロックパルスφ3 のハイレベル電圧を切ると発光素子Ｔ(0) がＯＦＦとなり、ＯＮ状態の転送ができたことになる。
【００１１】
この様に、抵抗ネットワークで各発光サイリスタのゲート電極間を結ぶことにより、発光素子に転送機能を持たせることが可能となる。
【００１２】
上に述べたような原理から、転送クロックφ1 ，φ2 ，φ3 のハイレベル電圧を順番に互いに少しずつ異なるように設定すれば、発光素子のＯＮ状態は順次転送されていく。すなわち、発光点が順次転送される。
【００１３】
このような抵抗結合型の自己走査型発光素子アレイは、次のようにして作製される。接地されたｎ型ＧａＡｓ基板上に第１のｎ形半導体層，第１のｐ形半導体層，第２のｎ形半導体層，第２のｐ形半導体層の各層を形成する。第２のｐ形半導体層の一部を除去して、下の第２のｎ形半導体層を露出させる。そしてホトリソグラフィ等およびエッチングにより溝を形成し、各単体発光素子に分離する。第２のｐ形半導体層にアノード電極をオーミック接触により形成し、第２のｎ形半導体層にゲート電極をオーミック接触で形成する。絶縁膜を保護膜として被覆し、ゲート電極には、絶縁膜にあけられたコンタクトホールを介して、負荷抵抗ＲL ，相互作用抵抗ＲI による抵抗ネットワークが接続される。
【００１４】
【発明が解決しようとする課題】
従来の自己走査型発光素子アレイは、各単体発光素子に分離しているので、アノード島表面に凹凸が存在するため、配線の段切れなどの危険が多い。また、分離溝が存在するため、発光素子の配列ピッチを小さくできないという問題がある。
【００１５】
本発明の目的は、表面に凹凸が少なく、かつ、発光素子の配列ピッチを小さくすることのできる自己走査型発光素子アレイを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層とを有し、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とがそれぞれ連続する領域において、前記第３の半導体層上に、当該第３の半導体層の一部を露出させた状態で、連続する第２導電型の第４の半導体層を有し、前記露出させた第３の半導体層上に形成されたスタート用の１個の電極と、前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の電極と、を備え、前記発光用の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイである。
【００１７】
本発明の第２の態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層と、前記第３の半導体層上に形成された第２導電型の第４の半導体層とを有し、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とがそれぞれ連続する領域において、前記第４の半導体層上に形成されたスタート用の１個の電極と、前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の電極と、を備え、前記発光用の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイである。
【００１８】
本発明の第３の態様は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、前記第２の半導体層上に形成された第１導電型の第３の半導体層と、前記第３の半導体層上に形成された第２導電型の第４の半導体層とを有し、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とがそれぞれ連続する領域において、前記第４の半導体層上に形成されたスタート用の１個の電極と、前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の第１の電極と、前記第４の半導体層上に１次元に配列されたシフト用の複数個の第２の電極と、を備え、前記発光用の第１の電極および前記シフト用の第２の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて説明する。
【００２０】
【実施例１】
図２は、実施例１の抵抗結合型自己走査型発光素子アレイのチップ構造を、図３はその等価回路を示す。なお、図２（ａ）は平面図、図２（ｂ）はｘ−ｘ’線断面図である。
【００２１】
図２に示す自己走査型発光素子アレイは、次のようにして作製される。すなわち、第１のｎ型層およびｎ型基板２０，第１のｐ型層２１，第２のｎ型層（ゲート層）２２，第２のｐ型層２３（アノード層）を積層する。アノード層２３の一部をエッチングにより除去して、下のゲート層２２を露出させる。次に、アノード層２３上に複数個のアノード電極２を１次元に配列して形成し、露出されたゲート層２２上に１個のゲート電極３を形成する。絶縁膜３０を被覆し、アノード電極２上の絶縁膜３０にあけたコンタクトホールを通って、クロスアンダー配線１５を形成する。絶縁膜３１を被覆した後、４本のクロック配線１０，１１，１２，１３を形成する。また、スタート端子１４を形成する。各アノード電極２からのクロスアンダー配線１５は、絶縁膜３１にあけられたコンタクトホールを通って、対応するクロック配線に接続される。さらに、ゲート電極３は、絶縁膜３０，３１にあけられたコンタクトホールを通ってスタート端子１４に接続される。なお、図２（ｂ）において、１は裏面電極を示している。
【００２２】
以上のような構成の自己走査型発光素子アレイでは、アノード電極２の直下だけがサイリスタとして働き、アノード電極２の下以外は、抵抗として働くと見なせる。すなわち、すべての発光素子が１つのゲート島上に構成された形となる。図３の等価回路図に示すように、発光素子のアノード間には抵抗が分布し、また、ゲート間にも抵抗が分布している。
【００２３】
このような抵抗結合型自己走査型発光素子アレイにおいて、いま、ゲート電極３の電圧をＬ（基板電位）とし、一番左のアノード電極につながっているクロックライン１０の電圧をＨに上げると、この一番左のアノード電極直下のサイリスタがオンし、端面から光を取り出せる。次にゲート電極３の電圧をＨとする。このとき、オン状態にある一番左のサイリスタに近いほど、ゲート層２２の抵抗値が低くなる。一方、アノード層２３は、オン状態に関わりなく、ある程度大きな抵抗値となっている（ｐ型のため、キャリアの移動度が低いため）。さて、クロックライン１１をＨとする。このとき、クロックライン１１に接続されているアノード電極のうち、オン状態にある一番左の発光素子に一番近い、左から２番目のアノード電極直下のサイリスタのゲートと、オンしているサイリスタのゲートとの間の抵抗が最も小さく、オンしやすい。このため、この左から２番目のサイリスタがオンする。このあと、クロックライン１０をＬに落とし、クロックライン１２をＨとすることで、左から３番目のアノード直下のサイリスタがオンする。以下は、抵抗結合型の自己走査型発光素子と同じように駆動する。
【００２４】
本発明では、アノード島が連続した長方形の領域になっているため、サイリスタのピッチがアノード電極のピッチで制限される。このため、発光点密度の高い発光素子アレイが実現できる。
【００２５】
【実施例２】
実施例１では、スタート信号を与えるために、ゲート層をエッチングにより露出させて、ゲート電極を設けている。この方法によれば、このゲート出しのためのプロセスが必要となる。本実施例では、ゲート層を露出させずに、代わりに、アノード電極を１つだけ取り出して、スタート素子アノード電極とした。図４に、実施例２の自己走査型発光素子アレイのチップ構造を示す。（ａ）は平面図、（ｂ）はｘ−ｘ’線断面図である。図４（ａ）において、４は、前述したスタート素子アノード電極を示している。スタート素子アノード電極４は、絶縁層３０，３１にあけられたコンタクトホールを通って、スタート端子１６に接続されている。また、図４（ｂ）からわかるように、アノード層２３は、ゲート層２２の全面を覆っている。その他の構造は、図２と同じであるので、同一の構成要素には、同一の参照番号を付して示してある。
【００２６】
等価回路を図５に示す。図において、一番左のサイリスタ１７は、前述したスタート素子である。このスタート素子と複数個の発光素子とは、それらのゲート間には抵抗が分布し、アノード間には抵抗が分布し、抵抗結合型の自己走査型発光素子アレイを構成している。
【００２７】
このような構造の自己走査型発光素子アレイでは、１個のアノード電極のみを接続したスタート端子は、寄生容量が小さく、制限抵抗を小さめにとることで、アノード・カソード間の素早い電位変化を実現し、サイリスタのＤＶ／ＤＴ定格を超えさせて、スタート用の発光サイリスタをオンさせる。このオン状態を使って、実施例１と同様の動作を実現した。
【００２８】
本実施例によれば、ゲート電極を取り出さないので、構造が簡単になり、製造工程が少なくなるという利点がある。
【００２９】
【実施例３】
実施例１，２の自己走査型発光素子アレイでは、シフト部と発光部が分かれていないため、オン状態を維持する電流によって、ある程度発光することを免れない。そこで、アノード電極を発光用とシフト用の２列設け、発光を取り出したい場合は発光用の一方の列のアノード電極に電圧を印加してオンさせ、発光を取り出したくないときは、シフト用の他方の列のアノード電極にに電圧を印加してオンさせる。
【００３０】
図６は、このような自己走査型発光素子アレイのチップの平面図である。等価回路を図７に示す。この自己走査型発光素子アレイは、実施例２の構造を基本にして、アノード電極を２列にし、各列のアノード電極に接続すべきクロック配線を各列対応に設けた。すなわち、クロック配列（１０，１１，１２，１３）と（４０，４１，４２，４３）とである。また、図６において、上側のアノード電極列は、下側のアノード電極列の電極間隔程度、下側のアノード電極列より奥に配置される。
【００３１】
以上の各実施例では、カソードコモンの自己走査型発光素子アレイについて説明したが、アノードコモンの自己走査型発光素子アレイについても、本発明を適用できることは明らかである。
【００３２】
さらに、各実施例では、光を端面から取り出す構造について書いているが、上面から取り出す構造も可能である。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、溝を設けて発光素子を分離しないので、表面に凹凸が存在しないため、配線の段切れなどの危険が少ない。また、発光素子の配列ピッチが電極のピッチで決まるため、高精細の発光素子アレイが実現できる。
【図面の簡単な説明】
【図１】従来の抵抗結合型自己走査型発光素子アレイの等価回路を示す図である。
【図２】実施例１の抵抗結合型自己走査型発光素子アレイのチップ構造を示す図である。
【図３】図２の自己走査型発光素子アレイの等価回路図である。
【図４】実施例２の抵抗結合型自己走査型発光素子アレイのチップ構造を示す図である。
【図５】図４の自己走査型発光素子アレイの等価回路図である。
【図６】実施例３の抵抗結合型自己走査型発光素子アレイのチップ構造を示す図である。
【図７】図６の自己走査型発光素子アレイの等価回路図である。
【符号の説明】
１ 離面電極
２ アノード電極
３ ゲート電極
１０，１１，１２，１３ クロック配線
１４，１６ スタート端子
１５ クロスアンダー配線
２０ 第１のｎ型層およびｎ型基板
２１ 第１のｐ型層
２２ 第２のｎ型層（ゲート層）
２３ 第２のｐ型層（アノード層）
３０，３１ 絶縁膜
Claims (3)
- 第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１導電型の第３の半導体層とを有し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とがそれぞれ連続する領域において、
前記第３の半導体層上に、当該第３の半導体層の一部を露出させた状態で、連続する第２導電型の第４の半導体層を有し、
前記露出させた第３の半導体層上に形成されたスタート用の１個の電極と、
前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の電極と、
を備え、前記発光用の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイ。 - 第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１導電型の第３の半導体層と、
前記第３の半導体層上に形成された第２導電型の第４の半導体層とを有し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とがそれぞれ連続する領域において、
前記第４の半導体層上に形成されたスタート用の１個の電極と、
前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の電極と、
を備え、前記発光用の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイ。 - 第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１導電型の第３の半導体層と、
前記第３の半導体層上に形成された第２導電型の第４の半導体層とを有し、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層と前記第４の半導体層とがそれぞれ連続する領域において、
前記第４の半導体層上に形成されたスタート用の１個の電極と、
前記第４の半導体層上に１次元に配列されて形成された発光用の複数個の第１の電極と、
前記第４の半導体層上に１次元に配列されたシフト用の複数個の第２の電極と、
を備え、
前記発光用の第１の電極および前記シフト用の第２の電極の直下がサイリスタとして働くことを特徴とする自己走査型発光素子アレイ。
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