JP2790631B2 - 自己走査形発光素子アレイ - Google Patents
自己走査形発光素子アレイInfo
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- JP2790631B2 JP2790631B2 JP16435388A JP16435388A JP2790631B2 JP 2790631 B2 JP2790631 B2 JP 2790631B2 JP 16435388 A JP16435388 A JP 16435388A JP 16435388 A JP16435388 A JP 16435388A JP 2790631 B2 JP2790631 B2 JP 2790631B2
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- light emitting
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は発光素子を同一基板上に集積した発光素子ア
レイへの自己走査機能の付与と、その駆動の簡略化に関
するものである。
レイへの自己走査機能の付与と、その駆動の簡略化に関
するものである。
［従来の技術］ 発光素子の代表的なものとしてLED（Light Emitting
Diode）及びLD（Laser Diode）が知られている。
Diode）及びLD（Laser Diode）が知られている。
LEDは化合物半導体（GaAs、GaP、AlGaAs等）のPNまた
はPIN接合を形成し、これに順方向電圧を加えることに
より接合内部にキャリアを注入、その再結合の過程で生
じる発光現象を利用するものである。
はPIN接合を形成し、これに順方向電圧を加えることに
より接合内部にキャリアを注入、その再結合の過程で生
じる発光現象を利用するものである。
またLDはこのLED内部に導波路を設けた構造となって
いる。あるしきい値電流以上の電流をながすと注入され
る電子−正孔対が増加し反転分布状態となり、誘導放射
による光子の増倍（利得）が発生し、へき開面などを利
用した平行な反射鏡で発生した光が再び活性層に帰還さ
れレーザ発振が起こる。そして導波路の端面からレーザ
光が出ていくものである。
いる。あるしきい値電流以上の電流をながすと注入され
る電子−正孔対が増加し反転分布状態となり、誘導放射
による光子の増倍（利得）が発生し、へき開面などを利
用した平行な反射鏡で発生した光が再び活性層に帰還さ
れレーザ発振が起こる。そして導波路の端面からレーザ
光が出ていくものである。
これらLED、LDと同じ発光メカニズムを有する発光素
子として発光機能を持つ負性抵抗素子（発光サイリス
タ、レーザサイリスタ等）も知られている。発光サイリ
スタは先に起べたような化合物半導体でPNPN構造を作る
ものであり、シリコンではサイリスタとして実用化され
ている（青木昌治編著、「発光ダイオード」工業調査
会、pp167〜169参照）。
子として発光機能を持つ負性抵抗素子（発光サイリス
タ、レーザサイリスタ等）も知られている。発光サイリ
スタは先に起べたような化合物半導体でPNPN構造を作る
ものであり、シリコンではサイリスタとして実用化され
ている（青木昌治編著、「発光ダイオード」工業調査
会、pp167〜169参照）。
この発光サイリスタの基本構造及び電流−電圧特性を
第12図、第13図に示す。第12図に示す構造はＮ形GaAs基
板上にPNPN構造を形成したもので通常のサイリスタとま
ったく同じ構成である。第13図も同様に通常のサイリス
タとまったく同じＳ字形負性抵抗を表している。サイリ
スタも第12図の２端子のみでなく、第14図に示す３端子
サイリスタも知られている。この３端子サイリスタのエ
ートはON電圧を制御する働きを持ち、ON電圧はゲート電
圧に拡散電位を加えた電圧となる。またONした後、ゲー
ト電極はカソード電圧とほぼ一致するようになる。カソ
ード電極が接地されていればゲート電極は零ボルトとな
る。またこの発光サイリスタは外部から光を入射するこ
とによりそのしきい電圧が低下することが知られてい
る。
第12図、第13図に示す。第12図に示す構造はＮ形GaAs基
板上にPNPN構造を形成したもので通常のサイリスタとま
ったく同じ構成である。第13図も同様に通常のサイリス
タとまったく同じＳ字形負性抵抗を表している。サイリ
スタも第12図の２端子のみでなく、第14図に示す３端子
サイリスタも知られている。この３端子サイリスタのエ
ートはON電圧を制御する働きを持ち、ON電圧はゲート電
圧に拡散電位を加えた電圧となる。またONした後、ゲー
ト電極はカソード電圧とほぼ一致するようになる。カソ
ード電極が接地されていればゲート電極は零ボルトとな
る。またこの発光サイリスタは外部から光を入射するこ
とによりそのしきい電圧が低下することが知られてい
る。
さらにこの発光サイリスタの中の導波路を設けLDとま
ったく同じ原理でレーザサイリスタを形成する事もでき
る（田代他、1987年秋応用物理学会講演、番号18p−ZG
−10）。
ったく同じ原理でレーザサイリスタを形成する事もでき
る（田代他、1987年秋応用物理学会講演、番号18p−ZG
−10）。
これらの様な発光素子、特にLEDは化合物半導体基板
上に多数個作られ、切断されて一つづつの発光素子とし
てパッケージングされ販売されている。また密着イメー
ジセンサ用及びプリンタ用光源としてのLEDは一つのチ
ップ上に複数個のLEDを並べたLEDアレイとして販売され
ている。
上に多数個作られ、切断されて一つづつの発光素子とし
てパッケージングされ販売されている。また密着イメー
ジセンサ用及びプリンタ用光源としてのLEDは一つのチ
ップ上に複数個のLEDを並べたLEDアレイとして販売され
ている。
一方密着形イメージセンサ、LEDプリンタ等では読み
取るポイント、書き込むポイントを指定するため、これ
ら発光素子による発光点の走査機能（光走査機能）が必
要である。
取るポイント、書き込むポイントを指定するため、これ
ら発光素子による発光点の走査機能（光走査機能）が必
要である。
しかし、これらの従来の発光素子を用いて光走査を行
うためには、LEDアレイのなかに作られている一つ一つ
のLEDをワイヤボンディング等の技術により駆動ICに接
続し、このICで一つ一つのLEDを駆動させてやる必要が
あった。このためLEDの数が多い場合、同数のワイヤボ
ンディングが必要で、かつ、駆動ICも数多く必要となり
コストが高くなってしまうという欠点があった。これは
駆動ICを設置するスペースを確保することが必要とな
り、コンパクト化が困難という欠点を誘発していた。ま
たLEDを並べるピッチもワイヤボンディングの技術で定
まり、短ピッチ化が難しいという欠点があった。
うためには、LEDアレイのなかに作られている一つ一つ
のLEDをワイヤボンディング等の技術により駆動ICに接
続し、このICで一つ一つのLEDを駆動させてやる必要が
あった。このためLEDの数が多い場合、同数のワイヤボ
ンディングが必要で、かつ、駆動ICも数多く必要となり
コストが高くなってしまうという欠点があった。これは
駆動ICを設置するスペースを確保することが必要とな
り、コンパクト化が困難という欠点を誘発していた。ま
たLEDを並べるピッチもワイヤボンディングの技術で定
まり、短ピッチ化が難しいという欠点があった。
そこで発明者らは、発光素子アレイ自身に自己走査機
能をもたせることにより、先に挙げたワイヤボンディン
グの数の問題、駆動ICの問題、コンパクト化、短ピッチ
化の問題を解決する発明を行ない、先に出願した。（時
願昭63−65392「発光素子アレイとその駆動方法」）こ
の、先の発明の内容を以下簡単に記す。
能をもたせることにより、先に挙げたワイヤボンディン
グの数の問題、駆動ICの問題、コンパクト化、短ピッチ
化の問題を解決する発明を行ない、先に出願した。（時
願昭63−65392「発光素子アレイとその駆動方法」）こ
の、先の発明の内容を以下簡単に記す。
先の発明の主旨は、発光素子のターンオン電圧または
電流が、べつの発光素子のON状態によって影響を受ける
よう、即ち、相互作用をするよう構成することにより発
光の自己走査機能を実現することである。
電流が、べつの発光素子のON状態によって影響を受ける
よう、即ち、相互作用をするよう構成することにより発
光の自己走査機能を実現することである。
第15図に先の発明の実施例の第１の例を示す。これは
発光素子として先に述べた発光サイリスタを用い、発生
した光の一部が隣接する発光サイリスタに入射するよう
構成したもので、光が入った発光サイリスタのON電圧が
低下する現象を利用するものである。今転送クロックパ
ルスφ３がハイレベルとなり、発光サイリスタＴ（０）
がONしているとする。このためその両側に位置する発光
サイリスタＴ（−１）、Ｔ（１）のON電圧が低下する。
このため次の転送クロックパルスφ１にハイレベル電圧
が印加されるとＴ（１）のみONさせる事が可能となる。
これから自己走査を行なうことができる。
発光素子として先に述べた発光サイリスタを用い、発生
した光の一部が隣接する発光サイリスタに入射するよう
構成したもので、光が入った発光サイリスタのON電圧が
低下する現象を利用するものである。今転送クロックパ
ルスφ３がハイレベルとなり、発光サイリスタＴ（０）
がONしているとする。このためその両側に位置する発光
サイリスタＴ（−１）、Ｔ（１）のON電圧が低下する。
このため次の転送クロックパルスφ１にハイレベル電圧
が印加されるとＴ（１）のみONさせる事が可能となる。
これから自己走査を行なうことができる。
第16図に第15図の構成のデバイス構造を示す。Ｎ形Ga
As基板上にＰ形（23）、Ｎ形（22）、Ｐ形（21）からな
る発光サイリスタを設け、それぞれのＰ形（21）層に接
触した電極（40）に転送クロックラインを接続した構成
となっている。動作は先に説明した通りである。
As基板上にＰ形（23）、Ｎ形（22）、Ｐ形（21）からな
る発光サイリスタを設け、それぞれのＰ形（21）層に接
触した電極（40）に転送クロックラインを接続した構成
となっている。動作は先に説明した通りである。
第17図に先の発明の実施例の第２の例を示す。第14図
に示した三端子サイリスタのゲート端子を図中RL、RIで
お互いに接続した構成である。今φ３がハイレベル電圧
となりＴ（０）がON状態になっているとする。このとき
ノードG0はほぼ零ボルトとなっている。すると抵抗ネッ
トワークから電流が流れ、Ｔ（０）に近いノードが最も
電圧が引き下げられ、離れていくほど影響は少なくな
る。次の転送クロックφ１にハイレベル電圧が加わると
Ｔ（１）とＴ（−２）がON可能となるが、ノードG1のほ
うがノードG-2より低い電圧となっているため、Ｔ
（１）のみをONさせることができる。
に示した三端子サイリスタのゲート端子を図中RL、RIで
お互いに接続した構成である。今φ３がハイレベル電圧
となりＴ（０）がON状態になっているとする。このとき
ノードG0はほぼ零ボルトとなっている。すると抵抗ネッ
トワークから電流が流れ、Ｔ（０）に近いノードが最も
電圧が引き下げられ、離れていくほど影響は少なくな
る。次の転送クロックφ１にハイレベル電圧が加わると
Ｔ（１）とＴ（−２）がON可能となるが、ノードG1のほ
うがノードG-2より低い電圧となっているため、Ｔ
（１）のみをONさせることができる。
これから自己走査を行なうことができる。
以上簡単に説明した先の発明により、ワイヤボンディ
ングの数の問題、駆動ICの問題、コンパクト化、短ピッ
チ化の問題等を解決することが可能となった。
ングの数の問題、駆動ICの問題、コンパクト化、短ピッ
チ化の問題等を解決することが可能となった。
［発明が解決しようとする課題］ 第15図および第16図の構成例（光結合による方法）で
はON発光素子から出射する光量を左右で変えることによ
り転送クロック数を２つに減少させることができる。
はON発光素子から出射する光量を左右で変えることによ
り転送クロック数を２つに減少させることができる。
しかしながら第17図に示した構成例（電気的接続によ
る方法）では２相駆動化はできない。このため転送動作
をさせるための駆動回路がそれほど簡単化出来ないとい
う欠点があった。
る方法）では２相駆動化はできない。このため転送動作
をさせるための駆動回路がそれほど簡単化出来ないとい
う欠点があった。
［課題を解決するための手段］ 本発明は電気的手段により接続する方法を改良し、電
気的手段により接続する方法によっても、２相の転送ク
ロック数で転送動作を可能とするものである。
気的手段により接続する方法によっても、２相の転送ク
ロック数で転送動作を可能とするものである。
本発明は上記問題点を解決するためになされたもので
あって、 a. しきい電圧もしくはしきい電流が外部から制御可能
な制御電極をそれぞれ有する発光素子を多数個、一次
元、二次元、もしくは三次元的に配列し、 b. 各発光素子の制御電極を近傍に位置する少なくとも
２つの発光素子の制御電極と互いに電気的手段にて接続
したネットワーク配線を形成し、 c. 各発光素子に、外部から電圧もしくは電流を印加す
るクロックラインを接続させた、発光素子アレイであっ
て、 該電気的手段として、電圧もしくは電流の一方向性を
持つ電気素子を用い、該ネットワーク配線に電圧もしく
は電流が一定方向で流れるようにさせたことを特徴とす
る発光素子アレイである。
あって、 a. しきい電圧もしくはしきい電流が外部から制御可能
な制御電極をそれぞれ有する発光素子を多数個、一次
元、二次元、もしくは三次元的に配列し、 b. 各発光素子の制御電極を近傍に位置する少なくとも
２つの発光素子の制御電極と互いに電気的手段にて接続
したネットワーク配線を形成し、 c. 各発光素子に、外部から電圧もしくは電流を印加す
るクロックラインを接続させた、発光素子アレイであっ
て、 該電気的手段として、電圧もしくは電流の一方向性を
持つ電気素子を用い、該ネットワーク配線に電圧もしく
は電流が一定方向で流れるようにさせたことを特徴とす
る発光素子アレイである。
本発明においては、転送クロックを２相化するため
に、先の発明の例で示したような抵抗のみを介した電気
的接続方向を取らず、ダイオード、トランジスタ等を介
した電気的接続方法を用いる。
に、先の発明の例で示したような抵抗のみを介した電気
的接続方向を取らず、ダイオード、トランジスタ等を介
した電気的接続方法を用いる。
本発明によるとダイオード、トランジスタ等の特性の
一方向性、非対称性を利用し、転送クロックを２相化す
ることができる。
一方向性、非対称性を利用し、転送クロックを２相化す
ることができる。
本発明に使用する発光素子としてはしきい電圧もしく
はしきい電流が外部から制御可能な発光素子であれば、
任意の素子が使用できる。なかでも、例えばＰ導電形半
導体領域及びＮ導電形半導体領域を複数積層した発光素
子等の負性抵抗を有する発光素子を用いることが望まし
い。
はしきい電流が外部から制御可能な発光素子であれば、
任意の素子が使用できる。なかでも、例えばＰ導電形半
導体領域及びＮ導電形半導体領域を複数積層した発光素
子等の負性抵抗を有する発光素子を用いることが望まし
い。
また本発明に使用する電圧もしくは電流の一方向性を
持つ素子としてダイオード、トランジスタを用いてもよ
い。
持つ素子としてダイオード、トランジスタを用いてもよ
い。
さらには、これらのダイオード、トランジスタを、発
光素子を形成している第１導電形半導体部及び第２導電
形半導体部（Ｐ形、Ｎ形層）を用いて（組み合わせて）
形成することにより、簡単な製造方法にて、本発明を実
現できる。
光素子を形成している第１導電形半導体部及び第２導電
形半導体部（Ｐ形、Ｎ形層）を用いて（組み合わせて）
形成することにより、簡単な製造方法にて、本発明を実
現できる。
［作用］ 本発明では一方向性を持ったダイオード、トランジス
タ等を介して、発光素子間の電気的接続を行なうことに
より、実施例にて詳細に説明するように２相の転送クロ
ックにて自己走査を行なうことが可能となる。
タ等を介して、発光素子間の電気的接続を行なうことに
より、実施例にて詳細に説明するように２相の転送クロ
ックにて自己走査を行なうことが可能となる。
［実施例］ ＜実施例１＞ ここで説明する実施例１は電気的接続の方法としてダ
イオードを用いるものである。
イオードを用いるものである。
実施例１の原理の等価回路図を第１図に示す。これは
発光しきい電圧、電流が外部から制御できる発光素子の
一例として、最も標準的な三端子の発光サイリスタを用
いた場合を表している。Ｔ（−２）〜Ｔ（＋２）は発光
サイリスタの番号であり、それらが一列に並べられた構
成となっている。G-2〜G+2はＴ（−２）〜Ｔ（＋２）の
それぞれの発光サイリスタのゲート電極を表す。RLはゲ
ート電極の負荷抵抗を表し、D-2〜D2は電気的相互作用
を行なうダイオードを表す。またVGKは電源電圧を表
す。各単体発光サイリスタのアノード電極に２本の転送
クロックライン（φ１、φ２）がそれぞれ１素子おきに
接続される。
発光しきい電圧、電流が外部から制御できる発光素子の
一例として、最も標準的な三端子の発光サイリスタを用
いた場合を表している。Ｔ（−２）〜Ｔ（＋２）は発光
サイリスタの番号であり、それらが一列に並べられた構
成となっている。G-2〜G+2はＴ（−２）〜Ｔ（＋２）の
それぞれの発光サイリスタのゲート電極を表す。RLはゲ
ート電極の負荷抵抗を表し、D-2〜D2は電気的相互作用
を行なうダイオードを表す。またVGKは電源電圧を表
す。各単体発光サイリスタのアノード電極に２本の転送
クロックライン（φ１、φ２）がそれぞれ１素子おきに
接続される。
動作を説明する。まず転送クロックφ２がハイレベル
となり、発光素子Ｔ（０）がONしているとする。この
時、３端子サイリスタの特性からゲート電極G0は零ボル
ト近くまで引き下げられる（シリコンサイリスタの場合
約１ボルトである）。VGKを5Vとすると、抵抗RL、ダイ
オードD-2〜D2のネットワークから各発光サイリスタの
ゲート電圧が決まる。そして発光素子Ｔ（０）に近い素
子のゲート電圧が最も低下し、以降順にＴ（０）から離
れるに従いゲート電圧は上昇していく。しかしながら、
ダイオード特性の一方向性、非対称性から電圧を下げる
効果はＴ（０）の右半分しか働かない。即ちG1はG0にた
いし、ダイオードの順方向立ち上がり電圧Vdfだけ高い
電圧に設定され、G2はG1にたいし、さらにダイオードの
順方向立ち上がり電圧Vdfだけ高い電圧に設定される。
一方左半分に相当するG-1はダイオードD-1が逆バイアス
となっているため電流が流れず、従ってVGKと同電位と
なる。次の転送クロックパルスφ１は最近接のＴ
（１）、Ｔ（−１）及びＴ（３）、Ｔ（−１）、Ｔ（−
３）等に加わるが、これらの中で最もON電圧が低い素子
はＴ（１）で、約2Vdfである。次に低い素子はＴ（３）
であり、約4Vdfとなる。Ｔ（−３）のON電圧は約VGK＋V
dfとなる。以上から転送クロックパルスのハイレベル電
圧を2Vdfから4Vdfの間に設定しておけばＴ（１）のみON
させることができ、転送動作を行なうことができる。
となり、発光素子Ｔ（０）がONしているとする。この
時、３端子サイリスタの特性からゲート電極G0は零ボル
ト近くまで引き下げられる（シリコンサイリスタの場合
約１ボルトである）。VGKを5Vとすると、抵抗RL、ダイ
オードD-2〜D2のネットワークから各発光サイリスタの
ゲート電圧が決まる。そして発光素子Ｔ（０）に近い素
子のゲート電圧が最も低下し、以降順にＴ（０）から離
れるに従いゲート電圧は上昇していく。しかしながら、
ダイオード特性の一方向性、非対称性から電圧を下げる
効果はＴ（０）の右半分しか働かない。即ちG1はG0にた
いし、ダイオードの順方向立ち上がり電圧Vdfだけ高い
電圧に設定され、G2はG1にたいし、さらにダイオードの
順方向立ち上がり電圧Vdfだけ高い電圧に設定される。
一方左半分に相当するG-1はダイオードD-1が逆バイアス
となっているため電流が流れず、従ってVGKと同電位と
なる。次の転送クロックパルスφ１は最近接のＴ
（１）、Ｔ（−１）及びＴ（３）、Ｔ（−１）、Ｔ（−
３）等に加わるが、これらの中で最もON電圧が低い素子
はＴ（１）で、約2Vdfである。次に低い素子はＴ（３）
であり、約4Vdfとなる。Ｔ（−３）のON電圧は約VGK＋V
dfとなる。以上から転送クロックパルスのハイレベル電
圧を2Vdfから4Vdfの間に設定しておけばＴ（１）のみON
させることができ、転送動作を行なうことができる。
尚本実施例の等価回路図において、発光サイリスタの
ゲート電極間を結ぶ素子としてダイオードのみを挙げて
いるが、このダイオードに直列に抵抗を加えても良い。
この場合G0とG1との電位差がダイオードの立ち上がり電
圧Vdf以上となり、転送動作可能なクロックハイレベル
電圧範囲を拡大できる。
ゲート電極間を結ぶ素子としてダイオードのみを挙げて
いるが、このダイオードに直列に抵抗を加えても良い。
この場合G0とG1との電位差がダイオードの立ち上がり電
圧Vdf以上となり、転送動作可能なクロックハイレベル
電圧範囲を拡大できる。
本実施例では転送クロックパルスが２相の場合で動作
を説明したが、３相以上であってももちろん動作する。
さらに第１図は発光素子を一列に並べているが、配列を
直線にする必要はなく、応用によって蛇行させてもよい
し、途中から二列以上に増やすことも可能である。また
この説明では発光サイリスタに限定して説明したが同様
な機能を持つデバイスであればこれに限られず何であっ
ても良い。本考案の別の実施例でも説明するが、発光素
子としてレーザサイリスタであってもよい。この駆動方
法は発光素子を単体部品で構成してもよく、また次の実
施例で示すようになんらかの方法により集積化してもよ
い。
を説明したが、３相以上であってももちろん動作する。
さらに第１図は発光素子を一列に並べているが、配列を
直線にする必要はなく、応用によって蛇行させてもよい
し、途中から二列以上に増やすことも可能である。また
この説明では発光サイリスタに限定して説明したが同様
な機能を持つデバイスであればこれに限られず何であっ
ても良い。本考案の別の実施例でも説明するが、発光素
子としてレーザサイリスタであってもよい。この駆動方
法は発光素子を単体部品で構成してもよく、また次の実
施例で示すようになんらかの方法により集積化してもよ
い。
＜実施例２＞ 実施例１では等価回路を示し説明したが、実施例２で
は実施例１を集積化して作成する場合の構成についての
実施例を説明するものである。本実施例の要点は電気的
結合を行なうためのダイオードを発光素子の一部を利用
して設けることにより、発光サイリスタと同じ工程で、
ダイオードまで形成することのできる構造にある。
は実施例１を集積化して作成する場合の構成についての
実施例を説明するものである。本実施例の要点は電気的
結合を行なうためのダイオードを発光素子の一部を利用
して設けることにより、発光サイリスタと同じ工程で、
ダイオードまで形成することのできる構造にある。
本発明の構造概念図を第２図に示す。接地されたＮ形
GaAs基板（１）上にＮ形半導体層（24）、Ｐ形半導体層
（23）、Ｎ形半導体層（22）、Ｐ形半導体層（21）の各
層を形成する。そしてホトリソグラフィ等及びエッチン
グにより、各単体発光素子に分離する（分離溝（5
0））。Ｔ（−１）〜Ｔ（＋１）はこれらの単体発光素
子の番号を表す。アノード電極（40）はＰ形半導体層
（21）とオーミック接触を有し、ゲート電極（41）はｎ
形半導体層（22）とオーミック接触を有する。絶縁層
（30）は素子と配線との短絡を防ぐためのものであり、
同時に特性劣化を防ぐための保護膜でもある。
GaAs基板（１）上にＮ形半導体層（24）、Ｐ形半導体層
（23）、Ｎ形半導体層（22）、Ｐ形半導体層（21）の各
層を形成する。そしてホトリソグラフィ等及びエッチン
グにより、各単体発光素子に分離する（分離溝（5
0））。Ｔ（−１）〜Ｔ（＋１）はこれらの単体発光素
子の番号を表す。アノード電極（40）はＰ形半導体層
（21）とオーミック接触を有し、ゲート電極（41）はｎ
形半導体層（22）とオーミック接触を有する。絶縁層
（30）は素子と配線との短絡を防ぐためのものであり、
同時に特性劣化を防ぐための保護膜でもある。
絶縁層（30）は発光サイリスタの発光波長の光がよく
通る材質をもちいることが望ましい。Ｎ形GaAs基板
（１）はこのサイリスタのカソードとして働く。各単体
発光素子のアノード電極（40）に２本の転送クロックラ
イン（φ１、φ２）がそれぞれ１素子おきに接続され
る。またゲート電極には負荷抵抗RLが接続される。一方
各素子間に光結合が発生すると本実施例の転送動作が影
響されることがある。これを防止するため、ゲート電極
の一部を発光素子間の分離溝のなかに入れ、光結合を防
止する構造としている。
通る材質をもちいることが望ましい。Ｎ形GaAs基板
（１）はこのサイリスタのカソードとして働く。各単体
発光素子のアノード電極（40）に２本の転送クロックラ
イン（φ１、φ２）がそれぞれ１素子おきに接続され
る。またゲート電極には負荷抵抗RLが接続される。一方
各素子間に光結合が発生すると本実施例の転送動作が影
響されることがある。これを防止するため、ゲート電極
の一部を発光素子間の分離溝のなかに入れ、光結合を防
止する構造としている。
本実施例の構成は実施例１（第１図）に示した等価回
路と全く同じ構成であり、全く同じ動作をする。従っ
て、転送クロックφ１、φ２のハイレベル電圧を交互に
互いに少しづつ重なるように設定すれば、発光サイリス
タのON状態は順次転送されていく。即ち、発光点が順次
転送される。本実施例によると、従来ではできなかった
集積化された電位結合による２相駆動自己走査形発光素
子アレイを実現することができる。
路と全く同じ構成であり、全く同じ動作をする。従っ
て、転送クロックφ１、φ２のハイレベル電圧を交互に
互いに少しづつ重なるように設定すれば、発光サイリス
タのON状態は順次転送されていく。即ち、発光点が順次
転送される。本実施例によると、従来ではできなかった
集積化された電位結合による２相駆動自己走査形発光素
子アレイを実現することができる。
本実施例では転送クロックパルスとして、φ１、φ２
の２相を想定したが、より安定な転送動作を求める場合
にはこれを３相、４相と増加させてもよい。
の２相を想定したが、より安定な転送動作を求める場合
にはこれを３相、４相と増加させてもよい。
また本実施例では発光サイリスタの構造を最も簡単な
場合について示したが、発光効率を上げるために、より
複雑な構造、層構成を導入することも本発明の範囲に含
まれる。その具体的な例としてダブルヘテロ構造の採用
が挙げられる。一例を第18図に示す（田代他1987年春応
用物理学会講演、番号28p−ZE−８）。これはＮ形GaAs
基板上に0.5μｍのＮ形GaAs層を積み、その上にバンド
ギャップの広いＮ形AlGaAsを１μｍ、Ｐ形GaAs層を5n
m、Ｎ形GaAs層を１μｍ、ハンドギャップの広いＰ形AlG
aAsを１μｍ、そして取り出し電極とのオーミック接触
をとるためのＰ形GaAs層を0.15μｍ積層した構成であ
る。発光層は間に挟まれた、１μｍのＮ形GaAs層であ
る。これは注入された電子、正孔がバンドギャップの狭
いGaAs層に閉じ込められ、この領域で再結合し発光す
る。
場合について示したが、発光効率を上げるために、より
複雑な構造、層構成を導入することも本発明の範囲に含
まれる。その具体的な例としてダブルヘテロ構造の採用
が挙げられる。一例を第18図に示す（田代他1987年春応
用物理学会講演、番号28p−ZE−８）。これはＮ形GaAs
基板上に0.5μｍのＮ形GaAs層を積み、その上にバンド
ギャップの広いＮ形AlGaAsを１μｍ、Ｐ形GaAs層を5n
m、Ｎ形GaAs層を１μｍ、ハンドギャップの広いＰ形AlG
aAsを１μｍ、そして取り出し電極とのオーミック接触
をとるためのＰ形GaAs層を0.15μｍ積層した構成であ
る。発光層は間に挟まれた、１μｍのＮ形GaAs層であ
る。これは注入された電子、正孔がバンドギャップの狭
いGaAs層に閉じ込められ、この領域で再結合し発光す
る。
またここではPNPNのサイリスタ構成を例に説明した
が、この電位を検知し、しきい電圧が低下し、これを利
用して転送動作を行わせるという構成は、PNPN構成のみ
に限られず、その機能が達成できる素子であれば特に限
定されない。例えば、PNPN4層構成ではなく、６層以上
の構成でも同様な効果を期待でき、まったく同様な自己
走査機能を達成することが可能である。さらには静電誘
導（SI）サイリスタまたは電界制御サイリスタ（FCT）
と呼ばれるサイリスタを用いてもまったく同様であり、
本発明に含まれるものである。このSIサイリスタまたは
FCTは電流ブロックとして働く中央のＰ形半導体層を空
乏層で起き換えた構造となっている（S.M.Sze著、Physi
cs of Semiconductor Physics、2nd Edition pp238−24
0）。
が、この電位を検知し、しきい電圧が低下し、これを利
用して転送動作を行わせるという構成は、PNPN構成のみ
に限られず、その機能が達成できる素子であれば特に限
定されない。例えば、PNPN4層構成ではなく、６層以上
の構成でも同様な効果を期待でき、まったく同様な自己
走査機能を達成することが可能である。さらには静電誘
導（SI）サイリスタまたは電界制御サイリスタ（FCT）
と呼ばれるサイリスタを用いてもまったく同様であり、
本発明に含まれるものである。このSIサイリスタまたは
FCTは電流ブロックとして働く中央のＰ形半導体層を空
乏層で起き換えた構造となっている（S.M.Sze著、Physi
cs of Semiconductor Physics、2nd Edition pp238−24
0）。
＜実施例３＞ 実施例３を第３図，第４図に示す。この実施例は実施
例２の、より現実的な構造を示したものである。第３図
に本実施例の平面図を、第４図に第３図のＹ−Ｙ′ライ
ンの断面図を示す。Ｔ（−２）〜Ｔ（＋１）は各発光素
子の素子番号を表す。
例２の、より現実的な構造を示したものである。第３図
に本実施例の平面図を、第４図に第３図のＹ−Ｙ′ライ
ンの断面図を示す。Ｔ（−２）〜Ｔ（＋１）は各発光素
子の素子番号を表す。
各発光サイリスタのゲートにつながる負荷抵抗はR
L（63）と表し、発光サイリスタを構成する半導体層を
流用している。ダイオードD-2〜D1はＴ（−２）〜Ｔ
（＋１）につながり、そのアノード側はゲート電極（4
1）を介して次の発光サイリスタのゲート及び負荷抵抗
（63）に接続される。
L（63）と表し、発光サイリスタを構成する半導体層を
流用している。ダイオードD-2〜D1はＴ（−２）〜Ｔ
（＋１）につながり、そのアノード側はゲート電極（4
1）を介して次の発光サイリスタのゲート及び負荷抵抗
（63）に接続される。
半導体層と電極とはコンタクト孔である接続孔C1で接
続される。スルーホールC2は、発光サイリスタのアノー
ド電極（40）と転送クロックラインφ１、φ２との接続
孔である。電源ライン（42）は電源電圧VGKおよび負荷
抵抗RLに接続される。またこれはゲート電極（41）と同
時に形成される。ここでゲート電極（41）は発光素子Ｔ
（−２）〜Ｔ（＋１）がその発光によりお互いに影響し
あう事を防ぐための遮光層をも兼ねている。
続される。スルーホールC2は、発光サイリスタのアノー
ド電極（40）と転送クロックラインφ１、φ２との接続
孔である。電源ライン（42）は電源電圧VGKおよび負荷
抵抗RLに接続される。またこれはゲート電極（41）と同
時に形成される。ここでゲート電極（41）は発光素子Ｔ
（−２）〜Ｔ（＋１）がその発光によりお互いに影響し
あう事を防ぐための遮光層をも兼ねている。
第４図に断面構造図を示す。発光素子はＮ形GaAs基板
上にＮ形GaAs層（24b）、Ｎ形AlGaAs（24a）、Ｐ形GaAs
層（23）、Ｎ形GaAs層（22）、Ｐ形AlGaAs（21b）、Ｐ
形GaAs層（21a）の各層を形成する。そしてホトリソグ
ラフィ等及びエッチングにより、各単体発光素子に分離
する（分離溝（50））。また分離溝（51）は発光素子Ｔ
（０）と結合用ダイオードD0とを分離するための溝であ
る。負荷抵抗（63）RLは発光素子のＮ形GaAs層（22）を
用いている。これは別の層を用いてもよい。例えばｐ層
（23）を用いる、あるいは別の抵抗領域を設け、これを
用いてもよい。
上にＮ形GaAs層（24b）、Ｎ形AlGaAs（24a）、Ｐ形GaAs
層（23）、Ｎ形GaAs層（22）、Ｐ形AlGaAs（21b）、Ｐ
形GaAs層（21a）の各層を形成する。そしてホトリソグ
ラフィ等及びエッチングにより、各単体発光素子に分離
する（分離溝（50））。また分離溝（51）は発光素子Ｔ
（０）と結合用ダイオードD0とを分離するための溝であ
る。負荷抵抗（63）RLは発光素子のＮ形GaAs層（22）を
用いている。これは別の層を用いてもよい。例えばｐ層
（23）を用いる、あるいは別の抵抗領域を設け、これを
用いてもよい。
本実施例３の製造工程を説明する。まずＮ形GaAs基板
上にＮ形GaAs層（24b）、Ｎ形AlGaAs層（24a）、Ｐ形Ga
As層（23）、Ｎ形GaAs層（22）、Ｐ形AlGaAs（21b）、
Ｐ形GaAs層（21a）の各層を順次形成する。そして分離
溝（50）を形成し、発光素子及び抵抗間の分離を行な
う。次に分離溝（51）を形成し、発光素子と結合ダイオ
ード間の分離を行なう。この（51）形成工程と同じ工程
で抵抗（63）の形成を行なう。即ちＰ形GaAs層（21a）,
P形AlGaAs層（21b）の除去を行なう。絶縁膜（30）を形
成し、コンタクト孔（C1）を設ける。電極（40）（41）
（42）を形成する。層間絶縁膜（31）を形成して、スル
ーホールC2を設け、電極φ１、φ２を形成する。以上の
工程により本実施例３の構造が完成する。
上にＮ形GaAs層（24b）、Ｎ形AlGaAs層（24a）、Ｐ形Ga
As層（23）、Ｎ形GaAs層（22）、Ｐ形AlGaAs（21b）、
Ｐ形GaAs層（21a）の各層を順次形成する。そして分離
溝（50）を形成し、発光素子及び抵抗間の分離を行な
う。次に分離溝（51）を形成し、発光素子と結合ダイオ
ード間の分離を行なう。この（51）形成工程と同じ工程
で抵抗（63）の形成を行なう。即ちＰ形GaAs層（21a）,
P形AlGaAs層（21b）の除去を行なう。絶縁膜（30）を形
成し、コンタクト孔（C1）を設ける。電極（40）（41）
（42）を形成する。層間絶縁膜（31）を形成して、スル
ーホールC2を設け、電極φ１、φ２を形成する。以上の
工程により本実施例３の構造が完成する。
この工程の順序は必ずしも上記のとおりである必要は
なく、例えば分離溝（50）と分離溝（51）の形成順序が
逆転してもよい。また第４図の上にさらに透光性絶縁膜
を設け、信頼度を向上させるようにしてもよい。さらに
は発光素子上の絶縁膜が厚くなり光透過率が低下するこ
とを嫌うなら、発光素子の上部絶縁膜の一部または全部
をホトエッチング等の方法により除去してもよい。
なく、例えば分離溝（50）と分離溝（51）の形成順序が
逆転してもよい。また第４図の上にさらに透光性絶縁膜
を設け、信頼度を向上させるようにしてもよい。さらに
は発光素子上の絶縁膜が厚くなり光透過率が低下するこ
とを嫌うなら、発光素子の上部絶縁膜の一部または全部
をホトエッチング等の方法により除去してもよい。
＜実施例４＞ 実施例４は電気接続の方法としてトランジスタを用い
るものである。
るものである。
実施例４の等価回路を、第５図に示す。実施例１で示
した発光サイリスタをPNPトランジスタTr1とNPNトラン
ジスタTr2との組合せで表わした。サイリスタと同じ動
作をさせるため、Tr1のコレクタをTr2のベースに、Tr1
のベースをTr2のコレクタに接続している。Tr1のベー
ス、即ちTr2のコレクタが三端子サイリスタのゲートに
相当する。このTr1、Tr2の組合せをＴ（−１）〜Ｔ
（１）で表わしている。さて本実施例４は隣接素子との
結合に実施例１で示したダイオードでなく、PNPトラン
ジスタTr3を用いたものである。Tr3のベースはTr1のベ
ースに接続され、Tr3のコレクタはTr2のベースに接続さ
れる。この時の転送動作は実施例１で説明したものと全
く同じである。実施例１のサイリスタをTr1とTr2との組
合せと考え、実施例１のダイオードをTr3と考えれば良
い。
した発光サイリスタをPNPトランジスタTr1とNPNトラン
ジスタTr2との組合せで表わした。サイリスタと同じ動
作をさせるため、Tr1のコレクタをTr2のベースに、Tr1
のベースをTr2のコレクタに接続している。Tr1のベー
ス、即ちTr2のコレクタが三端子サイリスタのゲートに
相当する。このTr1、Tr2の組合せをＴ（−１）〜Ｔ
（１）で表わしている。さて本実施例４は隣接素子との
結合に実施例１で示したダイオードでなく、PNPトラン
ジスタTr3を用いたものである。Tr3のベースはTr1のベ
ースに接続され、Tr3のコレクタはTr2のベースに接続さ
れる。この時の転送動作は実施例１で説明したものと全
く同じである。実施例１のサイリスタをTr1とTr2との組
合せと考え、実施例１のダイオードをTr3と考えれば良
い。
また本実施例４の具体的なデバイス構造は実施例２及
び実施例３でしめしたものと同じになる。
び実施例３でしめしたものと同じになる。
＜実施例５＞ 第６図に実施例５の等価回路図を示す。本実施例５は
実施例１に示した等価回路に対し、電源VGK及び負荷抵
抗RLを削除したものである。実施例１の等価回路では電
源電圧VGKに対してサイリスタのターンオン電圧が定ま
っており、ONした素子のゲート電圧がほぼ零ボルトとな
ること、そしてそれがダイオードを通して隣接素子に影
響を与えることを利用していた。本実施例５ではこの電
源VGKを削除しており、この動作を説明する。
実施例１に示した等価回路に対し、電源VGK及び負荷抵
抗RLを削除したものである。実施例１の等価回路では電
源電圧VGKに対してサイリスタのターンオン電圧が定ま
っており、ONした素子のゲート電圧がほぼ零ボルトとな
ること、そしてそれがダイオードを通して隣接素子に影
響を与えることを利用していた。本実施例５ではこの電
源VGKを削除しており、この動作を説明する。
今転送クロックφ２にクロックハイレベル電圧を加
え、発光サイリスタＴ（０）がONしているとする。ゲー
トG0はほぼ零ボレトとなる。この時隣接する発光サイリ
スタＴ（−１）のゲートG-1の電圧は不定となる。ダイ
オードD-1はゲートG-1の電圧が零ボルト以上であれば逆
バイアスとなり、電流は流れないからである。また発光
サイリスタＴ（１）のゲートG1の電圧はダイオードD0の
順方向に立ち上がり電圧Vdfより高くなることができな
い。これから発光サイリスタＴ（−１）のON電圧は発光
サイリスタＴ（−１）のデバイス構造から定まるON電圧
となる。一方発光サイリスタＴ（１）のON電圧はゲート
G0の電位からさらにVdfだけ高い電圧となる。従って約2
Vdfとなる。デバイス構造から定まるON電圧をこの2Vdf
より高く設定しておけば実施例１にて説明した通りに二
相駆動が可能となる。
え、発光サイリスタＴ（０）がONしているとする。ゲー
トG0はほぼ零ボレトとなる。この時隣接する発光サイリ
スタＴ（−１）のゲートG-1の電圧は不定となる。ダイ
オードD-1はゲートG-1の電圧が零ボルト以上であれば逆
バイアスとなり、電流は流れないからである。また発光
サイリスタＴ（１）のゲートG1の電圧はダイオードD0の
順方向に立ち上がり電圧Vdfより高くなることができな
い。これから発光サイリスタＴ（−１）のON電圧は発光
サイリスタＴ（−１）のデバイス構造から定まるON電圧
となる。一方発光サイリスタＴ（１）のON電圧はゲート
G0の電位からさらにVdfだけ高い電圧となる。従って約2
Vdfとなる。デバイス構造から定まるON電圧をこの2Vdf
より高く設定しておけば実施例１にて説明した通りに二
相駆動が可能となる。
本実施例５によれば電源、負荷抵抗が不要であり、配
線も転送クロック２本のみでよく、簡単な構造とするこ
とができる。
線も転送クロック２本のみでよく、簡単な構造とするこ
とができる。
＜実施例６＞ 第７図，第８図に実施例６の構造図を示す。これは実
施例５で示した等価回路を現実に構成する場合の構造を
示したものである。第７図は平面図を示し、第８図は第
７図のＸ−Ｘ′の断面図を示す。
施例５で示した等価回路を現実に構成する場合の構造を
示したものである。第７図は平面図を示し、第８図は第
７図のＸ−Ｘ′の断面図を示す。
この構造について説明する。転送クロックラインφ
１、φ２、発光素子Ｔ（−１）〜Ｔ（１）は上述と同様
である。ゲート電極41は、結合のためのダイオードD-1
〜D1と発光素子のゲートとを接続している。第８図に示
す発光素子部は、基本的に第４図の発光素子部と同じで
ある。
１、φ２、発光素子Ｔ（−１）〜Ｔ（１）は上述と同様
である。ゲート電極41は、結合のためのダイオードD-1
〜D1と発光素子のゲートとを接続している。第８図に示
す発光素子部は、基本的に第４図の発光素子部と同じで
ある。
本実施例６の製造工程を説明する。まずＮ形GaAs基板
上にＮ形GaAs層（24b）、Ｎ形AlGaAs（24a）、Ｐ形GaAs
層（23）、Ｎ形GaAs層（22）、Ｐ形AlGaAs層（21b）、
Ｐ形GaAs層（21a）の各層を順次形成する。そして分離
溝（50）を形成し、発光素子間の分離を行なう。次に分
離溝（51）を形成し、発光素子と結合ダイオード間の分
離を行なう。即ちＰ形GaAs層（21a）,P形AlGaAs層（21
b）の除去を行なう。絶縁膜（30）を形成し、コンタク
ト孔（C1）を設ける。電極（41）、φ１、φ２を形成す
る。以上の工程により本実施例６の構造が完成する。
上にＮ形GaAs層（24b）、Ｎ形AlGaAs（24a）、Ｐ形GaAs
層（23）、Ｎ形GaAs層（22）、Ｐ形AlGaAs層（21b）、
Ｐ形GaAs層（21a）の各層を順次形成する。そして分離
溝（50）を形成し、発光素子間の分離を行なう。次に分
離溝（51）を形成し、発光素子と結合ダイオード間の分
離を行なう。即ちＰ形GaAs層（21a）,P形AlGaAs層（21
b）の除去を行なう。絶縁膜（30）を形成し、コンタク
ト孔（C1）を設ける。電極（41）、φ１、φ２を形成す
る。以上の工程により本実施例６の構造が完成する。
本実施例６で示した構造の特徴として、実施例３と異
なり、二相配線を使用していないことが挙げられる。第
７図をみれば明らかなように配線パターンが重ならずに
形成でき、配線形成は一層配線で良いことになる。また
抵抗が不要となることから製造が簡単となり、これから
製造コストをさらに低減できることになる。
なり、二相配線を使用していないことが挙げられる。第
７図をみれば明らかなように配線パターンが重ならずに
形成でき、配線形成は一層配線で良いことになる。また
抵抗が不要となることから製造が簡単となり、これから
製造コストをさらに低減できることになる。
＜実施例７＞ 第９図に実施例７の等価回路図を示す。この実施例７
は実施例５をトランジスタによる等価回路に書き直した
ものに相当する。実施例４の負荷抵抗および電源電圧を
取り去った構成になっており、動作は実施例５と同じで
ある。また本実施例７を現実に構成した場合、実施例６
に示した構造となる。
は実施例５をトランジスタによる等価回路に書き直した
ものに相当する。実施例４の負荷抵抗および電源電圧を
取り去った構成になっており、動作は実施例５と同じで
ある。また本実施例７を現実に構成した場合、実施例６
に示した構造となる。
このように等価的にトランジスタをもちいても構成で
きる。
きる。
＜実施例８＞レーザへの応用 いままでの実施例の説明は発光素子として発光サイリ
スタを念頭に説明してきた。しかし本考案は発光サイリ
スタに限られるものではなく、例えばレーザサイリスタ
を用いても全く同様に動作する。以下の実施例にてレー
ザサイリスタを用いた場合を説明する。
スタを念頭に説明してきた。しかし本考案は発光サイリ
スタに限られるものではなく、例えばレーザサイリスタ
を用いても全く同様に動作する。以下の実施例にてレー
ザサイリスタを用いた場合を説明する。
第10図，第11図に実施例８の構造図を示す。これは本
発明をレーザに適用した場合を示す。第10図は本実施例
８の平面図を、第11図は断面図を示す。基本的にはサイ
リスタ部をレーザサイリスタとし、そのキャビティ部に
結合用ダイオードを設けた構成となっている。これは実
施例５、７の等価回路を適用したものである。
発明をレーザに適用した場合を示す。第10図は本実施例
８の平面図を、第11図は断面図を示す。基本的にはサイ
リスタ部をレーザサイリスタとし、そのキャビティ部に
結合用ダイオードを設けた構成となっている。これは実
施例５、７の等価回路を適用したものである。
製造方法を概説する。ｎ形GaAs基板（１）上にｎ形Al
GaAs（25）、ｐ形AlGaAs（24）、Ｉ形（ノンドウプ）Ga
As（23）、ｎ形AlGaAs（22）、ｐ形AlGaAs（21）、上部
電極（20）を順次積層する。（ｐ形AlGaAs（21）と上部
電極（20）との間にオーミック接触を良好とするために
ｐ形GaAs相を挟む場合もある。） 次にホトエッチングにより上部電極（20）を図中ｎ形
AlGaAs層（25）の幅と同じ幅を持つ長方形に加工し、こ
れをマスクとして、ｐ形AlGaAs（21）〜ｎ形AlGaAs（2
5）の各層をエッチングする。この時に素子間の分離溝
（50）が形成される。次にホトエッチングにより同じ上
部電極（20）をさらにエッチングし、10μｍ以下の幅を
持つストライプ状パターン（レーザサイリスタの電流注
入部）と結合用ダイオードパターン（D-1〜D1部分）を
設ける。これをマスクとして、ｐ形AlGaAs（21）ｎ形Al
GaAs（22）の層をエッチングする。ｎ形AlGaAs（22）層
は全部除去せず一部残すようにする。さらに絶縁膜（3
0）を成膜する。この絶縁膜は絶縁と光遮蔽の二つの機
能を持つようにしたものが望ましく、複数種類の膜をも
ちいて形成してもよい。この絶縁膜として例えばSiO2膜
を使用した場合、GaAsの発光波長である870nmを透過す
るため、光結合を誘発する可能性があり、その間に例え
ば非昌質シリコンのような光吸収物質による光遮蔽膜を
設ける必要がある可能性があるからである。次にホトエ
ッチングによりコンタクト穴（C1）を設け、転送クロッ
クライン用の配線金属を蒸着またはスパッタ等により形
成し、ホトエッチングにより転送クロックライン
（φ１、φ２）を形成する。そして最後にへき開等の手
法によりレーザ光出力側の端面を平行度よく形成し、本
実施例の構造ができあがる。
GaAs（25）、ｐ形AlGaAs（24）、Ｉ形（ノンドウプ）Ga
As（23）、ｎ形AlGaAs（22）、ｐ形AlGaAs（21）、上部
電極（20）を順次積層する。（ｐ形AlGaAs（21）と上部
電極（20）との間にオーミック接触を良好とするために
ｐ形GaAs相を挟む場合もある。） 次にホトエッチングにより上部電極（20）を図中ｎ形
AlGaAs層（25）の幅と同じ幅を持つ長方形に加工し、こ
れをマスクとして、ｐ形AlGaAs（21）〜ｎ形AlGaAs（2
5）の各層をエッチングする。この時に素子間の分離溝
（50）が形成される。次にホトエッチングにより同じ上
部電極（20）をさらにエッチングし、10μｍ以下の幅を
持つストライプ状パターン（レーザサイリスタの電流注
入部）と結合用ダイオードパターン（D-1〜D1部分）を
設ける。これをマスクとして、ｐ形AlGaAs（21）ｎ形Al
GaAs（22）の層をエッチングする。ｎ形AlGaAs（22）層
は全部除去せず一部残すようにする。さらに絶縁膜（3
0）を成膜する。この絶縁膜は絶縁と光遮蔽の二つの機
能を持つようにしたものが望ましく、複数種類の膜をも
ちいて形成してもよい。この絶縁膜として例えばSiO2膜
を使用した場合、GaAsの発光波長である870nmを透過す
るため、光結合を誘発する可能性があり、その間に例え
ば非昌質シリコンのような光吸収物質による光遮蔽膜を
設ける必要がある可能性があるからである。次にホトエ
ッチングによりコンタクト穴（C1）を設け、転送クロッ
クライン用の配線金属を蒸着またはスパッタ等により形
成し、ホトエッチングにより転送クロックライン
（φ１、φ２）を形成する。そして最後にへき開等の手
法によりレーザ光出力側の端面を平行度よく形成し、本
実施例の構造ができあがる。
この実施例では実施例５、７の等価回路をレーザへ応
用した場合を示したが、実施例１、４の等価回路、即ち
抵抗を設けたタイプでもレーザを形成できることは言う
までもない。
用した場合を示したが、実施例１、４の等価回路、即ち
抵抗を設けたタイプでもレーザを形成できることは言う
までもない。
尚レーザの構造は本構造にかぎられるものではなく、
例えばTJS形、BH形、CSP形、VSIS形等を用いてももちろ
んよい（S.M.Sze著、Physics of Semiconductor Physic
s,2nd Edition pp724−730）。また材料についてもAlGa
Asを主体に説明したが、これ以外の材料（例えばAlGaIn
P、InGaAsP、ZnSe、GaP等）であってもよい。
例えばTJS形、BH形、CSP形、VSIS形等を用いてももちろ
んよい（S.M.Sze著、Physics of Semiconductor Physic
s,2nd Edition pp724−730）。また材料についてもAlGa
Asを主体に説明したが、これ以外の材料（例えばAlGaIn
P、InGaAsP、ZnSe、GaP等）であってもよい。
尚、以上述べてきた本発明の一連の実施例は基板とし
て半導体基板を用い、その電位を零ボルト（接地）とし
た例を示してきたが、本発明はこれに限られず基板とし
て他の物質を用いてもよい。もっとも近い例でいえばク
ロム（Cr）等のドウプした半絶縁性GaAs基板上に実施例
のｎ形GaAs基板に相当するｎ形GaAs層を形成し、この上
に実施例で説明した構造を形成してもよい。
て半導体基板を用い、その電位を零ボルト（接地）とし
た例を示してきたが、本発明はこれに限られず基板とし
て他の物質を用いてもよい。もっとも近い例でいえばク
ロム（Cr）等のドウプした半絶縁性GaAs基板上に実施例
のｎ形GaAs基板に相当するｎ形GaAs層を形成し、この上
に実施例で説明した構造を形成してもよい。
また例えばガラス、アルミナ等の絶縁基板上に半導体
膜を形成し、この半導体を用いて実施例の構造を形成し
てもよい。
膜を形成し、この半導体を用いて実施例の構造を形成し
てもよい。
また、実施例で示してきた構成において、導電型のＰ
とＮをそれぞれ逆転してもバイアス条件を反転すれば、
全く同様に動作する。
とＮをそれぞれ逆転してもバイアス条件を反転すれば、
全く同様に動作する。
＜応用例＞ 以上の実施例にて説明してきた自己走査可能な発光素
子アレイは、各種応用が期待できる。例として、光走査
の密着イメージセンサ、光プリンタの書き込みヘッド、
ディスプレイ等が挙げられ、これらの機器の低価格化、
高性能化に大きな寄与をすることができる。
子アレイは、各種応用が期待できる。例として、光走査
の密着イメージセンサ、光プリンタの書き込みヘッド、
ディスプレイ等が挙げられ、これらの機器の低価格化、
高性能化に大きな寄与をすることができる。
上記実施例においては、各々隣接する発光素子の制御
電極を互いに電気的手段に接続してネットワークを形成
しているが、例えば各々正続する発光素子を１つおきの
発光素子として、１つの発光素子アレーに２系列の走査
機能を設けることもできる。また、２次元,3次元の発光
素子アレーの場合には、各発光素子は近傍の４つまたは
６つ以上の発光素子と電気的手段にて接続される。
電極を互いに電気的手段に接続してネットワークを形成
しているが、例えば各々正続する発光素子を１つおきの
発光素子として、１つの発光素子アレーに２系列の走査
機能を設けることもできる。また、２次元,3次元の発光
素子アレーの場合には、各発光素子は近傍の４つまたは
６つ以上の発光素子と電気的手段にて接続される。
［発明の効果］ 以上述べてきたように、本発明は発光素子アレイ間を
ダイオードまたはトランジスタで結合させることによ
り、２相の転送クロックで発光点の転送を行なうことが
できる、即ち、２相クロック駆動の光シフトレジスタを
形成できる。また、ワイヤボンディングの数の減少、駆
動ICの減少、コンパクト化、短ピッチ化等ができる。
ダイオードまたはトランジスタで結合させることによ
り、２相の転送クロックで発光点の転送を行なうことが
できる、即ち、２相クロック駆動の光シフトレジスタを
形成できる。また、ワイヤボンディングの数の減少、駆
動ICの減少、コンパクト化、短ピッチ化等ができる。
また本発明は、密着イメージセンサ、光プリンタ、デ
ィスプレイ等へ応用でき、これらの機器の性能向上、低
価格化に大きく寄与することができる。
ィスプレイ等へ応用でき、これらの機器の性能向上、低
価格化に大きく寄与することができる。
第１図は実施例１で説明した発光素子アレイの等価回路
図、第２図は実施例２で説明した発光素子アレイの構造
概念図、第３図および第４図は実施例３で説明した発光
素子アレイの平面図および断面図、第５図は実施例４で
説明した発光素子アレイの等価回路図、第６図は実施例
５で説明した発光素子アレイの等価回路図、第７図およ
び第８図は実施例６で説明した発光素子アレイの平面図
および断面図、第９図は実施例７で説明した発光素子ア
レイの等価回路図、第10図およい第11図は実施例８で説
明した発光素子アレイの平面図および断面図、第12図は
従来の発光サイリスタの基本構造を示す側面図、第13図
は従来の発光サイリスタの電気−電圧特性を示す図、第
14図は従来の３端子発光サイリスタの基本構造を示す側
面図、第15図は先の出願の発光素子アレイの等価回路
図、第16図は先の出願の発光素子アレイの断面図、第17
図は先の出願の発光素子アレイの等価回路図、第18図は
ダブルヘテロ構造の発光サイリスタの概略を示す断面図
である。 図中、 40はアノード電極、41はゲート電極 を各々示す。
図、第２図は実施例２で説明した発光素子アレイの構造
概念図、第３図および第４図は実施例３で説明した発光
素子アレイの平面図および断面図、第５図は実施例４で
説明した発光素子アレイの等価回路図、第６図は実施例
５で説明した発光素子アレイの等価回路図、第７図およ
び第８図は実施例６で説明した発光素子アレイの平面図
および断面図、第９図は実施例７で説明した発光素子ア
レイの等価回路図、第10図およい第11図は実施例８で説
明した発光素子アレイの平面図および断面図、第12図は
従来の発光サイリスタの基本構造を示す側面図、第13図
は従来の発光サイリスタの電気−電圧特性を示す図、第
14図は従来の３端子発光サイリスタの基本構造を示す側
面図、第15図は先の出願の発光素子アレイの等価回路
図、第16図は先の出願の発光素子アレイの断面図、第17
図は先の出願の発光素子アレイの等価回路図、第18図は
ダブルヘテロ構造の発光サイリスタの概略を示す断面図
である。 図中、 40はアノード電極、41はゲート電極 を各々示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 修平 大阪府大阪市東区道修町４丁目８番地 日本板硝子株式会社内 (56)参考文献 特開 平１−238962（ＪＰ，Ａ) 特開 昭48−12690（ＪＰ，Ａ) 特開 昭51−15925（ＪＰ，Ａ) 特開 昭49−122999（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 2/45 B41J 2/335
Claims (8)
- 【請求項１】発光のためのしきい電圧もしくはしきい電
流が外部から電気的に制御可能な３端子発光素子多数個
を、一次元的に配列し、 隣接する発光素子のしきい電圧もしくはしきい電流を制
御する制御電極を、電圧もしくは電流の一方向性をもつ
電気的手段にて互いに接続し、 前記一次元的に配列された各発光素子の残りの２端子の
うちの一方に、外部から２相の転送クロックを、それぞ
れ１素子おきに供給し、 一方の相の転送クロックにより、ある発光素子が発光し
ているとき、その発光素子近傍の発光素子のしきい電圧
もしくはしきい電流を、前記電気的手段を介して変化さ
せ、 他方の相の転送クロックにより、前記ある発光素子に隣
接する発光素子を発光させる、 自己走査形発光素子アレイ。 - 【請求項２】前記電気的手段は、ダイオードである、請
求項１記載の自己走査形発光素子アレイ。 - 【請求項３】前記電気的手段は、トランジスタである、
請求項１記載の自己走査形発光素子アレイ。 - 【請求項４】前記制御電極は、それぞれ抵抗を介して電
源ラインに接続されている、請求項２または３記載の自
己走査形発光素子アレイ。 - 【請求項５】前記３端子発光素子が、Ｐ導電形半導体領
域及びＮ導電形半導体領域を複数積層した負性抵抗を有
する３端子発光素子である、請求項１〜４のいずれかに
記載の自己走査形発光素子アレイ。 - 【請求項６】前記３端子発光素子が、３端子発光サイリ
スタまたは３端子レーザサイリスタである、請求項５記
載の自己走査形発光素子アレイ。 - 【請求項７】請求項１〜６のいずれかに記載の発光素子
アレイを二次元的または三次元的に配列した自己走査形
発光素子アレイ。 - 【請求項８】同一の基板上に集積されて構成された、請
求項１〜７のいずれかに記載の自己走査形発光素子アレ
イ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16435388A JP2790631B2 (ja) | 1988-07-01 | 1988-07-01 | 自己走査形発光素子アレイ |
| EP99200061A EP0917213A1 (en) | 1988-03-18 | 1989-03-20 | Self-scanning light-emitting element array |
| DE68929444T DE68929444T2 (de) | 1988-03-18 | 1989-03-20 | Selbstabtastende Anordnung von lichtemittierenden Bauelementen |
| DE68929071T DE68929071T2 (de) | 1988-03-18 | 1989-03-20 | Selbstabtastende Anordnung von lichtemittierenden Bauelementen |
| EP89302751A EP0335553B1 (en) | 1988-03-18 | 1989-03-20 | Self-scanning light-emitting element array |
| EP99200060A EP0917212B1 (en) | 1988-03-18 | 1989-03-20 | Self-scanning light-emitting element array |
| US08/084,766 US5451977A (en) | 1988-03-18 | 1993-06-28 | Self-scanning light-emitting array and a driving method of the array |
| US08/426,060 US5814841A (en) | 1988-03-18 | 1995-04-21 | Self-scanning light-emitting array |
| HK98111843A HK1011114A1 (en) | 1988-03-18 | 1998-11-09 | Self-scanning light-emitting element array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16435388A JP2790631B2 (ja) | 1988-07-01 | 1988-07-01 | 自己走査形発光素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214584A JPH0214584A (ja) | 1990-01-18 |
| JP2790631B2 true JP2790631B2 (ja) | 1998-08-27 |
Family
ID=15791542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16435388A Expired - Fee Related JP2790631B2 (ja) | 1988-03-18 | 1988-07-01 | 自己走査形発光素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790631B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3604474B2 (ja) * | 1995-10-27 | 2004-12-22 | 日本板硝子株式会社 | 自己走査型発光装置 |
| CN1322597C (zh) * | 1999-08-23 | 2007-06-20 | 日本板硝子株式会社 | 发光闸流晶体管及自扫描型发光装置 |
| JP4457437B2 (ja) | 1999-08-30 | 2010-04-28 | 富士ゼロックス株式会社 | 自己走査型発光装置 |
| JP4362905B2 (ja) | 1999-09-21 | 2009-11-11 | 富士ゼロックス株式会社 | 自己走査型発光装置、書き込み用光源および光プリンタ |
| JP4265049B2 (ja) | 1999-10-22 | 2009-05-20 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイの駆動回路 |
| JP2001250980A (ja) * | 2000-03-03 | 2001-09-14 | Nippon Sheet Glass Co Ltd | ３端子発光サイリスタ |
| JP2001260410A (ja) | 2000-03-16 | 2001-09-25 | Nippon Sheet Glass Co Ltd | 光書込みヘッドおよび光点列ずれの補正方法 |
| JP4352573B2 (ja) * | 2000-04-06 | 2009-10-28 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイ |
| KR20010100868A (ko) | 2000-04-06 | 2001-11-14 | 이주하라 요죠우 | 광기록 헤드와 그 조립 방법 |
| CN1166517C (zh) | 2000-04-06 | 2004-09-15 | 日本板硝子株式会社 | 自扫描型发光元件阵列的驱动方法 |
| JP2001308377A (ja) * | 2000-04-25 | 2001-11-02 | Nippon Sheet Glass Co Ltd | ３端子発光サイリスタおよび自己走査型発光素子アレイ |
| JP2003243696A (ja) | 2001-12-13 | 2003-08-29 | Nippon Sheet Glass Co Ltd | 自己走査型発光素子アレイチップ |
| JP4292747B2 (ja) | 2002-02-25 | 2009-07-08 | 富士ゼロックス株式会社 | 発光サイリスタおよび自己走査型発光素子アレイ |
| JP4140332B2 (ja) * | 2002-10-02 | 2008-08-27 | 富士ゼロックス株式会社 | 発光素子および自己走査型発光素子アレイチップ |
| JP4182727B2 (ja) * | 2002-11-15 | 2008-11-19 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイ、光プリンタヘッド、光プリンタ |
| JP4140358B2 (ja) * | 2002-11-27 | 2008-08-27 | 富士ゼロックス株式会社 | 発光サイリスタ、発光サイリスタの製造方法および発光素子アレイチップ |
| US7989825B2 (en) | 2003-06-26 | 2011-08-02 | Fuji Xerox Co., Ltd. | Lens-attached light-emitting element and method for manufacturing the same |
| JP4165436B2 (ja) | 2004-04-14 | 2008-10-15 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイの駆動方法、光書き込みヘッド |
| JP4857937B2 (ja) * | 2005-10-26 | 2012-01-18 | セイコーエプソン株式会社 | 光素子の製造方法 |
| JP2009286048A (ja) | 2008-05-30 | 2009-12-10 | Fuji Xerox Co Ltd | 光源ヘッド、及び画像形成装置 |
| US8134585B2 (en) | 2008-12-18 | 2012-03-13 | Fuji Xerox Co., Ltd. | Light-emitting element head, image forming apparatus and light-emission control method |
| TWI488332B (zh) * | 2012-10-31 | 2015-06-11 | Nisho Image Tech Inc | 發光二極體陣列結構及其列印頭與列印裝置 |
-
1988
- 1988-07-01 JP JP16435388A patent/JP2790631B2/ja not_active Expired - Fee Related
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| JPH0214584A (ja) | 1990-01-18 |
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Legal Events
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