JP2531757B2 - ダイオ−ドｒｏｍの書き込み方法 - Google Patents
ダイオ−ドｒｏｍの書き込み方法Info
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- JP2531757B2 JP2531757B2 JP20439188A JP20439188A JP2531757B2 JP 2531757 B2 JP2531757 B2 JP 2531757B2 JP 20439188 A JP20439188 A JP 20439188A JP 20439188 A JP20439188 A JP 20439188A JP 2531757 B2 JP2531757 B2 JP 2531757B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はツェナーダイオードを用いたダイオードRO
Mに関するものである。
Mに関するものである。
第６図は従来のダイオードROMの構成を示す回路構成
図である。このダイオードROMはVLSI System Design
（S.Moroga 1982 john Wiley ＆ Sons,Ltd.）に開示さ
れている。同図に示すように、ダイオードDIがマトリク
ス状に配置されており、同一行のダイオードDIのアノー
ドがワード線WLに共通接続され、同一列のダイオードDI
のカソードが選択的にビット線BLに接続されている。ビ
ット線BLにカソードが接続されるダイオードDIは情報
“1"、接続されていないダイオードDIは情報“0"を記憶
していることに相当する。
図である。このダイオードROMはVLSI System Design
（S.Moroga 1982 john Wiley ＆ Sons,Ltd.）に開示さ
れている。同図に示すように、ダイオードDIがマトリク
ス状に配置されており、同一行のダイオードDIのアノー
ドがワード線WLに共通接続され、同一列のダイオードDI
のカソードが選択的にビット線BLに接続されている。ビ
ット線BLにカソードが接続されるダイオードDIは情報
“1"、接続されていないダイオードDIは情報“0"を記憶
していることに相当する。
各ワード線WLはデコーダ21に接続され、このデコーダ
21にはワードアドレス入力信号A1〜Anが入力される。一
方、各ビット線BLの一端は抵抗Ｒを介して共通に接地さ
れ、他端はそれぞれセンスアンプ22に入力される。各セ
ンスアンプ22にはチップイネーブル信号CEが入力され、
この信号CEによりセンスアンプ22の活性，非活性が制御
され、センスアンプ22は活性化されると、入力されるビ
ット線BLの電位を出力信号f1〜ftとして出力する。
21にはワードアドレス入力信号A1〜Anが入力される。一
方、各ビット線BLの一端は抵抗Ｒを介して共通に接地さ
れ、他端はそれぞれセンスアンプ22に入力される。各セ
ンスアンプ22にはチップイネーブル信号CEが入力され、
この信号CEによりセンスアンプ22の活性，非活性が制御
され、センスアンプ22は活性化されると、入力されるビ
ット線BLの電位を出力信号f1〜ftとして出力する。
このような構成において、ワードアドレス入力信号A1
〜Anがデコーダ21に入力されると、デコーダ21が信号A1
〜Anを解読し、１本のワード線WLを選択的に“H"レベル
に活性化する。そして、選択されたワード線WLに接続さ
れたダイオードDIのカソードがビット線BLに接続されて
いるか否かで、各ビット線BLの“H"（“1"）あるいは
“L"（“0"）が決まる。そして、チップイネーブル信号
CEを活性状態（“H"レベル）にすることで、各センスア
ンプ22を活性化し、その出力信号f1〜ftよりワード単位
の出力データを読出すことができる。
〜Anがデコーダ21に入力されると、デコーダ21が信号A1
〜Anを解読し、１本のワード線WLを選択的に“H"レベル
に活性化する。そして、選択されたワード線WLに接続さ
れたダイオードDIのカソードがビット線BLに接続されて
いるか否かで、各ビット線BLの“H"（“1"）あるいは
“L"（“0"）が決まる。そして、チップイネーブル信号
CEを活性状態（“H"レベル）にすることで、各センスア
ンプ22を活性化し、その出力信号f1〜ftよりワード単位
の出力データを読出すことができる。
従来のダイオードROMは以上のように構成されてお
り、ダイオードROMのカソードがデータ出力線であるビ
ット線に接続されるか否かで情報の記憶を行っていた。
このため、２値レベルの記憶しかできないという問題点
があった。
り、ダイオードROMのカソードがデータ出力線であるビ
ット線に接続されるか否かで情報の記憶を行っていた。
このため、２値レベルの記憶しかできないという問題点
があった。
この発明は上記のような問題点を解決するためになさ
れたもので、多値レベルの情報の記憶が行えるダイオー
ドROMの書き込み方法を得ることを目的とする。
れたもので、多値レベルの情報の記憶が行えるダイオー
ドROMの書き込み方法を得ることを目的とする。
この発明にかかるダイオードROMの書き込み方法は、
マトリクス状に配置された複数のツェナーダイオードを
備え、前記複数のツェナーダイオードは同一プロセス工
程で製造されて初期状態が所定のツェナーブレークダウ
ン電圧を有し、前記複数のツェナーダイオードのうち同
一行のツェナーダイオードのカソードと共通接続された
ダイオード選択線と、前記複数のツェナーダイオードの
うち同一列のツェナーダイオードのアノードと共通接続
されたデータ出力線とをさらに備えた方法であって、前
記複数のツェナーダイオードに対し逆方向電圧による２
種類以上のパルス電圧ストレスを選択的に与えて、前記
所定のツェナーブレークダウン電圧と併せて３種類以上
のツェナーブレークダウン電圧を設定している。
マトリクス状に配置された複数のツェナーダイオードを
備え、前記複数のツェナーダイオードは同一プロセス工
程で製造されて初期状態が所定のツェナーブレークダウ
ン電圧を有し、前記複数のツェナーダイオードのうち同
一行のツェナーダイオードのカソードと共通接続された
ダイオード選択線と、前記複数のツェナーダイオードの
うち同一列のツェナーダイオードのアノードと共通接続
されたデータ出力線とをさらに備えた方法であって、前
記複数のツェナーダイオードに対し逆方向電圧による２
種類以上のパルス電圧ストレスを選択的に与えて、前記
所定のツェナーブレークダウン電圧と併せて３種類以上
のツェナーブレークダウン電圧を設定している。
この発明におけるダイオードROMの書き込み方法は、
複数のツェナーダイオードに対し２種類以上のパルス電
圧ストレスを選択的に与えて、前記所定のツェナーブレ
ークダウン電圧と併せて３種類以上のツェナーブレーク
ダウン電圧を設定するため、ツェナーブレークダウン電
圧の違いにより３値以上の情報の書き込みが可能とな
る。
複数のツェナーダイオードに対し２種類以上のパルス電
圧ストレスを選択的に与えて、前記所定のツェナーブレ
ークダウン電圧と併せて３種類以上のツェナーブレーク
ダウン電圧を設定するため、ツェナーブレークダウン電
圧の違いにより３値以上の情報の書き込みが可能とな
る。
第１図はこの発明の一実施例で用いられるダイオード
ROMを示す回路構成図である。同図に示すようにツェナ
ーダイオードTDがマトリクス状に配置され、同一行のツ
ェナーダイオードTDのカソードにダイオード選択線であ
るワード線WLが共通接続され、同一列のツェナーダイオ
ードTDのアノードにデータ出力線であるビット線BLが共
通接続されている。また、各センスアンプ22には書込み
ビット線選択信号W1〜Wtがそれぞれ入力され、書込み時
に１つの書込みビット線信号Wi（ｉ＝１〜ｔ）のみが
“H"にされ、読出し時には全ての書込みビット線選択信
号W1〜Wkが“H"にされる。その他の構成は第６図に示す
従来のダイオードROMと同様である。
ROMを示す回路構成図である。同図に示すようにツェナ
ーダイオードTDがマトリクス状に配置され、同一行のツ
ェナーダイオードTDのカソードにダイオード選択線であ
るワード線WLが共通接続され、同一列のツェナーダイオ
ードTDのアノードにデータ出力線であるビット線BLが共
通接続されている。また、各センスアンプ22には書込み
ビット線選択信号W1〜Wtがそれぞれ入力され、書込み時
に１つの書込みビット線信号Wi（ｉ＝１〜ｔ）のみが
“H"にされ、読出し時には全ての書込みビット線選択信
号W1〜Wkが“H"にされる。その他の構成は第６図に示す
従来のダイオードROMと同様である。
第２図は、バイポーラIC内において、縦型npnトラン
ジスタのエミッタとベースとを利用して形成された一般
的なツェナーダイオード（エミッタ・ベースツェナー）
を示す断面図である。
ジスタのエミッタとベースとを利用して形成された一般
的なツェナーダイオード（エミッタ・ベースツェナー）
を示す断面図である。
同図において、ｐ型シリコン基板１上にエピタキシャ
ル成長によりｎ型エピタキシャル層（以下、「ｎ型エピ
層」という。）２を形成しており、このｎ型エピ層２に
選択的にボロンＢ等を熱拡散することでｐ型分離層３を
形成している。このｐ型分離層３はｎ型エピ層２中に形
成される半導体素子の素子分離を行う。
ル成長によりｎ型エピタキシャル層（以下、「ｎ型エピ
層」という。）２を形成しており、このｎ型エピ層２に
選択的にボロンＢ等を熱拡散することでｐ型分離層３を
形成している。このｐ型分離層３はｎ型エピ層２中に形
成される半導体素子の素子分離を行う。
また、ｐ型分離層３間のｎ型エピ層２の上層部中央に
広くボロンイオンＢ等を選択的に注入し拡散することで
ｐ型ベース層４を形成している。さらに、このｐ型ベー
ス層４の一部分に高濃度のボロンＢ等を選択的に熱拡散
することでp+型拡散層５を形成している。このp+型拡散
層５はｐ型ベース層４と後述する金属配線８とのコンタ
クト抵抗値を低下させるために形成されている。ｐ型ベ
ース層４の上層部にヒ素イオンAs等を選択的に注入し、
拡散することでｎ型エミッタ層６を形成してる。このｎ
型エミッタ層６はその底面及び側面において、ｐ型ベー
ス層４とpn接合部を形成している。
広くボロンイオンＢ等を選択的に注入し拡散することで
ｐ型ベース層４を形成している。さらに、このｐ型ベー
ス層４の一部分に高濃度のボロンＢ等を選択的に熱拡散
することでp+型拡散層５を形成している。このp+型拡散
層５はｐ型ベース層４と後述する金属配線８とのコンタ
クト抵抗値を低下させるために形成されている。ｐ型ベ
ース層４の上層部にヒ素イオンAs等を選択的に注入し、
拡散することでｎ型エミッタ層６を形成してる。このｎ
型エミッタ層６はその底面及び側面において、ｐ型ベー
ス層４とpn接合部を形成している。
また、９はｎ型エピ層２の上面に形成されている酸化
膜で、この酸化膜９に設けられたコンタクトホールを介
して金属配線８がｎ型エミッタ層６及びp+型拡散層５と
電気的接続される。10は250〜400℃下のプラズマCVD法
により金属配線８と酸化膜９との上に形成される耐湿性
の高いプラズマ窒化膜である。このような構成におい
て、ｐ型ベース層４とｎ型エミッタ層６のpn接合により
ツェナーダイオードが形成される。
膜で、この酸化膜９に設けられたコンタクトホールを介
して金属配線８がｎ型エミッタ層６及びp+型拡散層５と
電気的接続される。10は250〜400℃下のプラズマCVD法
により金属配線８と酸化膜９との上に形成される耐湿性
の高いプラズマ窒化膜である。このような構成におい
て、ｐ型ベース層４とｎ型エミッタ層６のpn接合により
ツェナーダイオードが形成される。
第３図はツェナーダイオードの電流Ｉ−電圧Ｖ特性を
示すグラフである。ｐ型ベース層４とｎ型エミッタ層６
との間に逆方向電圧が印加されるように両層4,6の電位
設定を行うと同図に示すように負電圧VZ（ツェナーブレ
ークダウン電圧（以下、「ツェナー電圧」と言う。））
で降状現象を起こし、逆方向に大電流が流れる。これが
ツェナー降伏である。
示すグラフである。ｐ型ベース層４とｎ型エミッタ層６
との間に逆方向電圧が印加されるように両層4,6の電位
設定を行うと同図に示すように負電圧VZ（ツェナーブレ
ークダウン電圧（以下、「ツェナー電圧」と言う。））
で降状現象を起こし、逆方向に大電流が流れる。これが
ツェナー降伏である。
一般にpn接合間の空乏層幅Ｗ及びpn接合にかかる電界
εは、pn接合が階段接合の場合には、次（１），（２）
式にて表わされる。
εは、pn接合が階段接合の場合には、次（１），（２）
式にて表わされる。
この電界εが所定レベル（106V/cm程度）を越えると
ツェナー降伏が起こる。なお、ｑは電荷量、NAはアクセ
プタ濃度、NDはドナー濃度、εＳはシリコンの誘電率、
Vbiはpn接合の拡散電圧（ビルトイン電圧）、VRは逆方
向電圧である。（１），（２）式より明らかなように、
不純物濃度NA,NDが高いほど、空乏層幅Ｗが狭くなり、
同一レベルの逆方向電圧VRに対してpn接合にかかる電界
εが高くなる。従って、不純物濃度NA,NDの高いpn接合
ほどツェナー降伏が生じやすくなっている。
ツェナー降伏が起こる。なお、ｑは電荷量、NAはアクセ
プタ濃度、NDはドナー濃度、εＳはシリコンの誘電率、
Vbiはpn接合の拡散電圧（ビルトイン電圧）、VRは逆方
向電圧である。（１），（２）式より明らかなように、
不純物濃度NA,NDが高いほど、空乏層幅Ｗが狭くなり、
同一レベルの逆方向電圧VRに対してpn接合にかかる電界
εが高くなる。従って、不純物濃度NA,NDの高いpn接合
ほどツェナー降伏が生じやすくなっている。
通常、両不純物濃度ND,NAがピーク値（最大値）とな
っている領域は、一般的に比較的浅いｐ型ベース層４及
びｎ型エミッタ層６を形成する関係上、酸化膜９直下で
ある深さ０の領域となる。このため、（１）式より深さ
０近傍におけるｐ型ベース層４とｎ型エミッタ層６の各
側面間のpn接合部での空乏層の幅が最も狭くなる。
っている領域は、一般的に比較的浅いｐ型ベース層４及
びｎ型エミッタ層６を形成する関係上、酸化膜９直下で
ある深さ０の領域となる。このため、（１）式より深さ
０近傍におけるｐ型ベース層４とｎ型エミッタ層６の各
側面間のpn接合部での空乏層の幅が最も狭くなる。
従って、深さ０付近のpn接合部の空乏層に約106v/cm
以上の逆方向電界が印加されるようにｐ型ベース層４
側,n型エミッタ層６側の電位設定を行うと、該pn接合に
おいてツェナー降伏を起こす。
以上の逆方向電界が印加されるようにｐ型ベース層４
側,n型エミッタ層６側の電位設定を行うと、該pn接合に
おいてツェナー降伏を起こす。
一方、このような構成のツェナーダイオードに対し10
V程度の逆方向高電圧を印加すると、ツェナー電圧VZが
上昇することが知られている。
V程度の逆方向高電圧を印加すると、ツェナー電圧VZが
上昇することが知られている。
上記したツェナー電圧VZの上昇が生じる原因は以下の
ように考えられている。ｐ型ベース層４側,n型エミッタ
層６側に10V程度の逆方向の電位差を生じさせると、酸
化膜９直下のｐ型ベース層4,n型エミッタ層６の各側面
間のpn接合部で最も高電界が生じ、この高電界により、
電子および正孔（以下、総称して「ホットキャリア」と
いう。）が移動する。そして、この高エネルギーを有す
るホットキャリアは酸化膜９に注入される。
ように考えられている。ｐ型ベース層４側,n型エミッタ
層６側に10V程度の逆方向の電位差を生じさせると、酸
化膜９直下のｐ型ベース層4,n型エミッタ層６の各側面
間のpn接合部で最も高電界が生じ、この高電界により、
電子および正孔（以下、総称して「ホットキャリア」と
いう。）が移動する。そして、この高エネルギーを有す
るホットキャリアは酸化膜９に注入される。
一方、酸化膜９上に形成されるプラズマ窒化膜10はパ
ッシベーション効果が優れているため、ICの最終保護膜
として不可欠な絶縁膜であるが、このプラズマ窒化膜10
は比較的低温で製造されるため、膜中に多量の水素を含
んでいる。この水素はプラズマ窒化膜10形成後の他の工
程における熱処理により容易に酸化膜９へ拡散してい
く。
ッシベーション効果が優れているため、ICの最終保護膜
として不可欠な絶縁膜であるが、このプラズマ窒化膜10
は比較的低温で製造されるため、膜中に多量の水素を含
んでいる。この水素はプラズマ窒化膜10形成後の他の工
程における熱処理により容易に酸化膜９へ拡散してい
く。
その結果、酸化膜９に拡散してきた水素と、酸化膜９
に注入されたホットキャリアが次の反応を起こす。
に注入されたホットキャリアが次の反応を起こす。
e-＋h+＋H2→2H このように電子e-と正孔h+のホットキャリア同士の結合
エネルギーが水素分子H2の原子間の結合（結合エネルギ
ー約4.5ev）を切る働きをする。切り離された水素原子
Ｈが酸化膜９直下で次の反応を起こす。
エネルギーが水素分子H2の原子間の結合（結合エネルギ
ー約4.5ev）を切る働きをする。切り離された水素原子
Ｈが酸化膜９直下で次の反応を起こす。
SiH＋Ｈ→Si＊＋H2 その結果、界面準位となるSi＊（３価のシリコン）を発
生する。なお、この反応におけるシリコンSiは基板（ｐ
型ベース層4,n型エミッタ層６）側のシリコンである。
このようにホットキャリア注入によってアクセプタ型の
界面準位が発生すると、酸化膜９直下のｐ型ベース4,n
型エミッタ層６間の空乏層の幅Ｗが広がりやすくなる。
その結果、（２）式に従って空乏層間にかかる電界εの
大きさが緩和しツェナー電圧VZが上昇する。
生する。なお、この反応におけるシリコンSiは基板（ｐ
型ベース層4,n型エミッタ層６）側のシリコンである。
このようにホットキャリア注入によってアクセプタ型の
界面準位が発生すると、酸化膜９直下のｐ型ベース4,n
型エミッタ層６間の空乏層の幅Ｗが広がりやすくなる。
その結果、（２）式に従って空乏層間にかかる電界εの
大きさが緩和しツェナー電圧VZが上昇する。
なお、ツェナー電圧VZの上昇する度合は酸化膜９直下
のｐ型ベース層４の濃度，プラズマ窒化膜10中のH2濃
度，電流密度等の条件により変化する。
のｐ型ベース層４の濃度，プラズマ窒化膜10中のH2濃
度，電流密度等の条件により変化する。
また、逆方向電圧をパルス電圧としてツェナーダイオ
ードTDに印加すると、パルスが“H"（10V）→“L"（O
V）へ立下り、空乏層が消滅するときに、酸化膜９に向
って正孔が過渡的に流れ込むと推測される。従って、ツ
ェナー電圧VZを比較的短時間で変更させるにはパルス電
圧を用いるのが望ましいと考えられる。このパルス電圧
ストレスによるツェナー電圧VZの電位ΔVZは、全く同一
のツェナーダイオードTDに対しても、パルスの高さ、パ
ルスの立上り，立下り時間，周波数等のパルス条件によ
って異なる。
ードTDに印加すると、パルスが“H"（10V）→“L"（O
V）へ立下り、空乏層が消滅するときに、酸化膜９に向
って正孔が過渡的に流れ込むと推測される。従って、ツ
ェナー電圧VZを比較的短時間で変更させるにはパルス電
圧を用いるのが望ましいと考えられる。このパルス電圧
ストレスによるツェナー電圧VZの電位ΔVZは、全く同一
のツェナーダイオードTDに対しても、パルスの高さ、パ
ルスの立上り，立下り時間，周波数等のパルス条件によ
って異なる。
第４図はパルス発生時間とツェナー電圧変位ΔVZの関
係を示したグラフである。この時の条件はパルス高さ10
V、パルスの立上り及び立下り時間10ns、周波数2MHzで
ある。また、ツェナーダイオードTDの初期状態のツェナ
ー電圧は5Vであり、酸化膜９直下のｐ型ベース層４の濃
度は１×1018/cm3、プラズマ窒化膜10中のH2濃度は５×
1022/cm3、電流密度は100μA/μm2である。
係を示したグラフである。この時の条件はパルス高さ10
V、パルスの立上り及び立下り時間10ns、周波数2MHzで
ある。また、ツェナーダイオードTDの初期状態のツェナ
ー電圧は5Vであり、酸化膜９直下のｐ型ベース層４の濃
度は１×1018/cm3、プラズマ窒化膜10中のH2濃度は５×
1022/cm3、電流密度は100μA/μm2である。
上記した条件でツェナーダイオードTDにパルス電圧ス
トレスを与えると、同図に示すように、100分間のパル
ス電圧ストレスでツェナー電圧変位ΔVZは1V、500分間
のパルス電圧ストレスでツェナー電圧変位ΔVZは2Vとな
る。
トレスを与えると、同図に示すように、100分間のパル
ス電圧ストレスでツェナー電圧変位ΔVZは1V、500分間
のパルス電圧ストレスでツェナー電圧変位ΔVZは2Vとな
る。
なお、この書込みは以下のようにして行われる。ま
ず、ワードアドレス信号A1〜Anに基づきデコーダ21によ
り１本のワード線WLを活性化させる（ワード線選択）。
そして、チップイネーブル信号CEを“H"、書込みビット
線選択信号Wiを選択的に“H"レベルにすることにより、
１個のセンスアンプ22のみ活性化させ、このセンスアン
プ22に接続されたビット線BLのみを導通状態にさせる
（ビット線選択）。このようにして、選択されたワード
WL,ビット線BLにそれぞれカソード，アノードが接続さ
れたツェナーダイオードTDが選択される。そして、選択
されたビット線BLの電位を接地レベルにし、選択された
ワード線WLにデコーダ21より高電圧パルスを所定時間与
えることで、選択されたツェナーダイオードTDのツェナ
ー電圧VZを変更する。
ず、ワードアドレス信号A1〜Anに基づきデコーダ21によ
り１本のワード線WLを活性化させる（ワード線選択）。
そして、チップイネーブル信号CEを“H"、書込みビット
線選択信号Wiを選択的に“H"レベルにすることにより、
１個のセンスアンプ22のみ活性化させ、このセンスアン
プ22に接続されたビット線BLのみを導通状態にさせる
（ビット線選択）。このようにして、選択されたワード
WL,ビット線BLにそれぞれカソード，アノードが接続さ
れたツェナーダイオードTDが選択される。そして、選択
されたビット線BLの電位を接地レベルにし、選択された
ワード線WLにデコーダ21より高電圧パルスを所定時間与
えることで、選択されたツェナーダイオードTDのツェナ
ー電圧VZを変更する。
一方、読出しは以下のようにして行われる。まず、チ
ップイネーブル信号CEを“H"、全書込みビット線選択信
号Wiを“H"にすることにより、全センスアンプ22を活性
化する。そして、ワードアドレス信号A1〜Anをデコーダ
21により解読し１本のワード線WLを選択する。その後、
選択されたワード線WLに与える電圧を５〜７［Ｖ］に変
化させていき各センスアンプ22の出力信号f1〜ftより初
めて電流が検出された時間を求め、この時間に基づき、
選択ワード線WLに接続された各ビット線BLごとのツェナ
ーダイオードTDのツェナー電圧VZを検知し、ワード単位
の情報の読出しを行う。例えば選択されたワード線WLが
7Vになった時間に、センスアンプ22の出力信号fj（ｊは
１〜ｔのいずれか）より始めて電流が検知された場合、
このビットにおける情報は“2"となる。
ップイネーブル信号CEを“H"、全書込みビット線選択信
号Wiを“H"にすることにより、全センスアンプ22を活性
化する。そして、ワードアドレス信号A1〜Anをデコーダ
21により解読し１本のワード線WLを選択する。その後、
選択されたワード線WLに与える電圧を５〜７［Ｖ］に変
化させていき各センスアンプ22の出力信号f1〜ftより初
めて電流が検出された時間を求め、この時間に基づき、
選択ワード線WLに接続された各ビット線BLごとのツェナ
ーダイオードTDのツェナー電圧VZを検知し、ワード単位
の情報の読出しを行う。例えば選択されたワード線WLが
7Vになった時間に、センスアンプ22の出力信号fj（ｊは
１〜ｔのいずれか）より始めて電流が検知された場合、
このビットにおける情報は“2"となる。
なお、この実施例では、ワード単位の読み出し方式の
ダイオードROMを示したが、第５図に示すように１ビッ
ト単位で情報を読出す方式にも、この発明を適用でき
る。同図に示すように、ビット位置指定アドレス信号A
k+1〜Amがデコーダ23に入力され、デコーダ23の出力に
より１つのセンスアンプ22のみ活性化させている。つま
り、第１図で示した書込みビット線選択信号Wiの働き
を、デコーダ23とビット位置指定アドレス信号Ak+1〜Am
により実現している。また、全センスアンプ22の出力は
バッファ24に入力され、このバッファ24の制御入力とし
てチップイネーブル信号CEが入力され、バッファ24はチ
ップイネーブル信号CEが“H"のときは活性状態となる。
他の構成は第１図と同じである。このように構成するこ
とでワードアドレス信号A1〜Ak及びビット位置指定アド
レス信号Ak+1〜Amにより選択された１個のツェナーダイ
オードTDに対し多値情報の読み書きが行える。
ダイオードROMを示したが、第５図に示すように１ビッ
ト単位で情報を読出す方式にも、この発明を適用でき
る。同図に示すように、ビット位置指定アドレス信号A
k+1〜Amがデコーダ23に入力され、デコーダ23の出力に
より１つのセンスアンプ22のみ活性化させている。つま
り、第１図で示した書込みビット線選択信号Wiの働き
を、デコーダ23とビット位置指定アドレス信号Ak+1〜Am
により実現している。また、全センスアンプ22の出力は
バッファ24に入力され、このバッファ24の制御入力とし
てチップイネーブル信号CEが入力され、バッファ24はチ
ップイネーブル信号CEが“H"のときは活性状態となる。
他の構成は第１図と同じである。このように構成するこ
とでワードアドレス信号A1〜Ak及びビット位置指定アド
レス信号Ak+1〜Amにより選択された１個のツェナーダイ
オードTDに対し多値情報の読み書きが行える。
以上説明したように、この発明によれば、複数のツェ
ナーダイオードに対し２種類以上のパルス電圧ストレス
を選択的に与えて、前記所定のツェナーブレークダウン
電圧と併せて３種類以上のツェナーブレークダウン電圧
を設定するため、ツェナーブレークダウン電圧の違いに
基づき多値レベルの情報の記憶が行える効果がある。
ナーダイオードに対し２種類以上のパルス電圧ストレス
を選択的に与えて、前記所定のツェナーブレークダウン
電圧と併せて３種類以上のツェナーブレークダウン電圧
を設定するため、ツェナーブレークダウン電圧の違いに
基づき多値レベルの情報の記憶が行える効果がある。
第１図はこの発明の一実施例であるダイオードROMを示
す回路構成図、第２図はツェナーダイオードの一例を示
す断面図、第３図はツェナーダイオードの電流−電圧特
性を示すグラフ、第４図はパルス電圧ストレスによるツ
ェナー電圧変化ΔVZを示したグラフ、第５図はこの発明
の他の実施例であるダイオードROMを示す回路構成図、
第６図は従来のダイオードROMを示す回路構成図であ
る。 図において、TDはツェナーダイオード、WLはワード線、
BLはビット線である。 なお、各図中同一符号は同一または相当部分を示す。
す回路構成図、第２図はツェナーダイオードの一例を示
す断面図、第３図はツェナーダイオードの電流−電圧特
性を示すグラフ、第４図はパルス電圧ストレスによるツ
ェナー電圧変化ΔVZを示したグラフ、第５図はこの発明
の他の実施例であるダイオードROMを示す回路構成図、
第６図は従来のダイオードROMを示す回路構成図であ
る。 図において、TDはツェナーダイオード、WLはワード線、
BLはビット線である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 哲夫 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (72)発明者 池上 雅明 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 平１−192094（ＪＰ，Ａ)
Claims (1)
- 【請求項１】マトリクス状に配置された複数のツェナー
ダイオードを備え、前記複数のツェナーダイオードは同
一プロセス工程で製造されて初期状態が所定のツェナー
ブレークダウン電圧を有し、 前記複数のツェナーダイオードのうち同一行のツェナー
ダイオードのカソードと共通接続されたダイオード選択
線と、 前記複数のツェナーダイオードのうち同一列のツェナー
ダイオードのアノードと共通接続されたデータ出力線と
をさらに備えたダイオードROMに対する書き込み方法で
あって、 前記複数のツェナーダイオードに対し逆方向電圧による
２種類以上のパルス電圧ストレスを選択的に与えて、前
記所定のツェナーブレークダウン電圧と併せて３種類以
上のツェナーブレークダウン電圧を設定したことを特徴
とする、 ダイオードROMの書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20439188A JP2531757B2 (ja) | 1988-08-17 | 1988-08-17 | ダイオ−ドｒｏｍの書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20439188A JP2531757B2 (ja) | 1988-08-17 | 1988-08-17 | ダイオ−ドｒｏｍの書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253300A JPH0253300A (ja) | 1990-02-22 |
| JP2531757B2 true JP2531757B2 (ja) | 1996-09-04 |
Family
ID=16489763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20439188A Expired - Fee Related JP2531757B2 (ja) | 1988-08-17 | 1988-08-17 | ダイオ−ドｒｏｍの書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531757B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186583A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 計数装置 |
| US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192094A (ja) * | 1988-01-27 | 1989-08-02 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-08-17 JP JP20439188A patent/JP2531757B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253300A (ja) | 1990-02-22 |
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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