JPS62177962A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPS62177962A JPS62177962A JP61019632A JP1963286A JPS62177962A JP S62177962 A JPS62177962 A JP S62177962A JP 61019632 A JP61019632 A JP 61019632A JP 1963286 A JP1963286 A JP 1963286A JP S62177962 A JPS62177962 A JP S62177962A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体メモリ装置のうちマスク読出し専用
メモリ（Ｍａｓｋ−Ｐｒｏｇｒａｒｒｍａｂ ｌｅ−Ｒ
ｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ ： Ｍａｓｋ ＲＯ
Ｍ）の高速化及び高集積を実現するためのメモリ構造に
関するものである。
メモリ（Ｍａｓｋ−Ｐｒｏｇｒａｒｒｍａｂ ｌｅ−Ｒ
ｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ ： Ｍａｓｋ ＲＯ
Ｍ）の高速化及び高集積を実現するためのメモリ構造に
関するものである。
現在、ＲＯＭ（Ｒｅａｄ −０ｎｌｙ’ −Ｍｅｍｏｒ
）’） としては、電気的にプログラムでき紫外線照射
１こよって消去することのできるＩＰＲＯＭ（Ｅｒａｓ
ａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ−Ｒｅａ
ｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）と製造プロセス工程のマ
スクを切換えることによってメモリ内容をプログラムす
ることのできるＭａｓｋ ＲＯＭとがある。
）’） としては、電気的にプログラムでき紫外線照射
１こよって消去することのできるＩＰＲＯＭ（Ｅｒａｓ
ａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ−Ｒｅａ
ｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）と製造プロセス工程のマ
スクを切換えることによってメモリ内容をプログラムす
ることのできるＭａｓｋ ＲＯＭとがある。
Ｍａｓｋ ＲＯＭの問題点としては、メモリにプログラ
ムするデータをユーザが半導体メーカに提出し、半導体
メーカがそのデータに合ったマスク（通常ｌ工程分の１
枚のマスク）を作成し、そのマスクによってシリコンウ
ェーハ状態における各半導体メモリ単位の′ｌ″、“０
′を決定し、パンケージに組込んでユーザに供給するわ
けで、いかにして納期を長くしないかという点と、通常
の半導体メモリと同様に高集積にして１ピント当りの単
価をＦげ、コストをいかにおさえるかという点に問題が
ある。
ムするデータをユーザが半導体メーカに提出し、半導体
メーカがそのデータに合ったマスク（通常ｌ工程分の１
枚のマスク）を作成し、そのマスクによってシリコンウ
ェーハ状態における各半導体メモリ単位の′ｌ″、“０
′を決定し、パンケージに組込んでユーザに供給するわ
けで、いかにして納期を長くしないかという点と、通常
の半導体メモリと同様に高集積にして１ピント当りの単
価をＦげ、コストをいかにおさえるかという点に問題が
ある。
上記の２点を考慮して製造されている一般的なＭａｓｋ
ＲＯＭの３つのタイプの平面図を第３図Ａ。
ＲＯＭの３つのタイプの平面図を第３図Ａ。
Ｂ、Ｃｉこ示す。図Ａはフィールドマスク切換えによる
Ｍａｓｋ ＲＯＭ （以下フィールドＲＯＭと記す）、
図Ｂはコンタクトマスク切換えによるＭａｓｋ ＲＯＭ
（以上、コンタク）ＲＯＭと記す）、図Ｃはイオン注
入マスク切換え１こよるＭａｓｋ ＲＯＭ （以下注入
ＲＯＭと記す）である。図中便宜上破線の斜線を施し
て示した（１）はポリシリコンゲート、一点鎖線の斜線
を施して示した（２）はドレインアルミニウム導体、ド
ツトを打って示した（３）は不純物拡散領域、（４）は
ドレインアルミニウム導体（２）と不純物拡散領域（３
）とを結線するためのコンタクトホール、（５）はフィ
ールドマスクを切換えること昏こより形成されなかった
不純物拡散領域の部位、図Ｂｌこ×印で示した（６）は
コンタクトマスクを切換えることにより形成されなかっ
たコンタクトホールの部位、（７）はポリシリコンゲー
ト（１）と不純物拡散領域（３）との相交差した１ピツ
トのメモリトランジスタ領域である。
Ｍａｓｋ ＲＯＭ （以下フィールドＲＯＭと記す）、
図Ｂはコンタクトマスク切換えによるＭａｓｋ ＲＯＭ
（以上、コンタク）ＲＯＭと記す）、図Ｃはイオン注
入マスク切換え１こよるＭａｓｋ ＲＯＭ （以下注入
ＲＯＭと記す）である。図中便宜上破線の斜線を施し
て示した（１）はポリシリコンゲート、一点鎖線の斜線
を施して示した（２）はドレインアルミニウム導体、ド
ツトを打って示した（３）は不純物拡散領域、（４）は
ドレインアルミニウム導体（２）と不純物拡散領域（３
）とを結線するためのコンタクトホール、（５）はフィ
ールドマスクを切換えること昏こより形成されなかった
不純物拡散領域の部位、図Ｂｌこ×印で示した（６）は
コンタクトマスクを切換えることにより形成されなかっ
たコンタクトホールの部位、（７）はポリシリコンゲー
ト（１）と不純物拡散領域（３）との相交差した１ピツ
トのメモリトランジスタ領域である。
（８）は注入マスクを切換えることによりトランジスト
ＲＯＭ （図Ａ）、コンタクトＲＯＭ （図Ｂ）、注入
ＲＯＭ （図Ｃ）は、以上の様な半面図で構成されてお
り、２メモリ分の面積はフィールドＲＯＭを１とすると
、コンタクトＲＯＭは１．４〜１．５、注入ＲＯＭはＬ
２〜１．３古なり、コスト的１こはフィールドＲＯＭが
最も有利で、以を注入ＲＯＭ、コンタク） ＲＯＭの順
である。次に一般的なシリ：１ンウエーハの製造プロセ
スを下記に示す。
ＲＯＭ （図Ａ）、コンタクトＲＯＭ （図Ｂ）、注入
ＲＯＭ （図Ｃ）は、以上の様な半面図で構成されてお
り、２メモリ分の面積はフィールドＲＯＭを１とすると
、コンタクトＲＯＭは１．４〜１．５、注入ＲＯＭはＬ
２〜１．３古なり、コスト的１こはフィールドＲＯＭが
最も有利で、以を注入ＲＯＭ、コンタク） ＲＯＭの順
である。次に一般的なシリ：１ンウエーハの製造プロセ
スを下記に示す。
↓
イオン注入（１）
↓
↓
ソース・ドレイン形成
↓
↓
パッシベーション形成
一見してわかるようにフィールドＲＯＭの場合マスク切
換工程からパッシベーション形成工程まで」１記のよう
なＦＬＯＷでは８工程もある。注入ＲＯＭでは半分の５
−Ｌ程、コンタク） ＲＯＭでは２」−程とユーデから
ＲＯＭを受注してから出荷までの期間がコンタクトＲＯ
Ｍ 、注入ＲＯＭ、フィールドＲＯＭの順で長くなって
いる。以上のようにコスト的な点と工期の点から注入Ｒ
ＯＭが近年使用されることが増えてきている。第４図は
従来の注入ＲＯＭの回路構成を示したブロック図である
。００は外部アドレス入力端子、０υはアドレスバッフ
ァ、（２）はＸデコーダ、（至）はメモリアレイ、０４
）はＸデコーダ、００はセンスアンプ、ｏｅは出カバソ
ファ、αηはデータ出力あの出力端子、四及び０９はそ
れぞれメモリアレイＱ３のワードライン及びビットライ
ンである。なお、第４図ではデータ出力Ｄｏのｂを示し
たが実際には■〜■が並列になっている。
換工程からパッシベーション形成工程まで」１記のよう
なＦＬＯＷでは８工程もある。注入ＲＯＭでは半分の５
−Ｌ程、コンタク） ＲＯＭでは２」−程とユーデから
ＲＯＭを受注してから出荷までの期間がコンタクトＲＯ
Ｍ 、注入ＲＯＭ、フィールドＲＯＭの順で長くなって
いる。以上のようにコスト的な点と工期の点から注入Ｒ
ＯＭが近年使用されることが増えてきている。第４図は
従来の注入ＲＯＭの回路構成を示したブロック図である
。００は外部アドレス入力端子、０υはアドレスバッフ
ァ、（２）はＸデコーダ、（至）はメモリアレイ、０４
）はＸデコーダ、００はセンスアンプ、ｏｅは出カバソ
ファ、αηはデータ出力あの出力端子、四及び０９はそ
れぞれメモリアレイＱ３のワードライン及びビットライ
ンである。なお、第４図ではデータ出力Ｄｏのｂを示し
たが実際には■〜■が並列になっている。
まず、Ａｏ−Ａｘからなる外部アドレス人力００をアド
レスバッファａυが受けて、Ｘ及びＸデコーダ０４〜） 一４１ｉこ信号を送る。Ｘデコーダα功は送られてきた
信号により、所定のワードライン叫を選択する。Ｘデコ
ーダ０４）も同様に所定のピントライン口９を選択する
。こうして選択されたワードフィン０均とピントライン
口９によってメモリアレイ０３の中でデータ出力■に対
して唯一のメモリトランジスタが選択され、そのメモリ
内容が読み出される。
レスバッファａυが受けて、Ｘ及びＸデコーダ０４〜） 一４１ｉこ信号を送る。Ｘデコーダα功は送られてきた
信号により、所定のワードライン叫を選択する。Ｘデコ
ーダ０４）も同様に所定のピントライン口９を選択する
。こうして選択されたワードフィン０均とピントライン
口９によってメモリアレイ０３の中でデータ出力■に対
して唯一のメモリトランジスタが選択され、そのメモリ
内容が読み出される。
第５図はこの注入ＲＯＭのメモリセルα枠の内部回路構
成を示す図で、各メモリトランジスタＱｌ？ｉ〜Ｃｎｉ
、 Ｃｇｊ −Ｃｎｊ及び（Ｊｋ 〜Ｃｎｋの各共通
ソースラインと接地点との間のトランスファゲート≦こ
はそれぞれワードラインｗＬｉ 、 ｗＬｊ及びＷＬｋ
の反転信号が入っている。ワードラインζこは非選択時
にはＨ”レベルが供給され、選択特に“Ｌルベルが印加
される。メモリトランジスタはイオン注入によってエン
ハンスメント形とディプレッション形の二種類のしきい
値のトランジスタを設ける。第５図中Ｃｍｊのメモリト
ランジスタはディプレッション形で残りはエンハンスメ
ント形とする。ワードラインｗＬｊが選択された時、ワ
ードラインは“Ｌ″レベルので、メモリトランジスタＣ
／？ｊ、Ｃｎｊは非導通、Ｃｍｊは導通し、共通ソース
ラインはＧＮＤ レベルになるのでビットラインＢＬ４
１３ 、 ＢＬｎは′電源電圧レベル、ＢＬｍはロード
トランジスタ囚）とメモリトランジスタＣｍｊのオン抵
抗比による電位（以下にレベルと称す）となり、Ｙデコ
ーダによってビットラインＢＬｅ 、 ＢＬｎが選択さ
れればセンスアンプは“１″と判断し、ＢＬｍが選択さ
れれば０″となる。
成を示す図で、各メモリトランジスタＱｌ？ｉ〜Ｃｎｉ
、 Ｃｇｊ −Ｃｎｊ及び（Ｊｋ 〜Ｃｎｋの各共通
ソースラインと接地点との間のトランスファゲート≦こ
はそれぞれワードラインｗＬｉ 、 ｗＬｊ及びＷＬｋ
の反転信号が入っている。ワードラインζこは非選択時
にはＨ”レベルが供給され、選択特に“Ｌルベルが印加
される。メモリトランジスタはイオン注入によってエン
ハンスメント形とディプレッション形の二種類のしきい
値のトランジスタを設ける。第５図中Ｃｍｊのメモリト
ランジスタはディプレッション形で残りはエンハンスメ
ント形とする。ワードラインｗＬｊが選択された時、ワ
ードラインは“Ｌ″レベルので、メモリトランジスタＣ
／？ｊ、Ｃｎｊは非導通、Ｃｍｊは導通し、共通ソース
ラインはＧＮＤ レベルになるのでビットラインＢＬ４
１３ 、 ＢＬｎは′電源電圧レベル、ＢＬｍはロード
トランジスタ囚）とメモリトランジスタＣｍｊのオン抵
抗比による電位（以下にレベルと称す）となり、Ｙデコ
ーダによってビットラインＢＬｅ 、 ＢＬｎが選択さ
れればセンスアンプは“１″と判断し、ＢＬｍが選択さ
れれば０″となる。
このようにしてメモリトランジスタがイオン注入によっ
てエンハンスメント形かディプレッション形かでメモリ
内容の°“ビ、“（）“に選択できる。
てエンハンスメント形かディプレッション形かでメモリ
内容の°“ビ、“（）“に選択できる。
従来のイオン注入ＲＯＭは以上のように構成されている
ので、デイグレション形のメモリトランジスタが選択さ
れたとき、トランジスタのオン抵抗のために、ピントラ
インがＨ”レベルかう”Ｋ″レベル下げるのに時間がか
かり、アクセスタイムが遅いという問題欠点があった。
ので、デイグレション形のメモリトランジスタが選択さ
れたとき、トランジスタのオン抵抗のために、ピントラ
インがＨ”レベルかう”Ｋ″レベル下げるのに時間がか
かり、アクセスタイムが遅いという問題欠点があった。
この発明は以上の問題点を解消するためになされ１こも
ので、簡単な構成で、アクセスタイムの短い商集積可能
なＲＯＭを提供することを目的としている。
ので、簡単な構成で、アクセスタイムの短い商集積可能
なＲＯＭを提供することを目的としている。
この発明に係る半導体メモリ装置ではメモリアレイを構
成するトランジスタを通常のＭＯ８ＦＥＴ構造の第１の
トランジスタとソース・ドレイン間が短絡された第２の
トランジスタとで２進情報の“ビ、“「１こ対応させる
ようにしたものである。
成するトランジスタを通常のＭＯ８ＦＥＴ構造の第１の
トランジスタとソース・ドレイン間が短絡された第２の
トランジスタとで２進情報の“ビ、“「１こ対応させる
ようにしたものである。
この発明のＲＯＭではトランジスタのＯＮ状態と、ＯＦ
Ｆ状態とを記憶情報に対応させるに当って、ＯＮ状ｎの
トランジスタ蚤こノース・ドレイン間短絡トランジスタ
を用いたので、読み出しの高速動作が可能で、トランジ
スタの不純物拡散領域は一様であるので集積度を向上で
きる。
Ｆ状態とを記憶情報に対応させるに当って、ＯＮ状ｎの
トランジスタ蚤こノース・ドレイン間短絡トランジスタ
を用いたので、読み出しの高速動作が可能で、トランジ
スタの不純物拡散領域は一様であるので集積度を向上で
きる。
、以下、この発明の一実施例の製造過程を説明すること
によって、その構造を明確にする。第１図ｔａ＋〜ｆｆ
ｌはこの発明の一実施例の製造の主要段階における状態
を示す要部断面図である。まず、半導体基板（１００）
に対してフィールド酸化膜を形成し、エンハンスメント
形用、ディプレッション形相などのそれぞれのイオン注
入をするのであるが、この実施例の場合はメモリアレイ
全体蚤こエンハンメント形のイオン注入を行う（第１図
ｇ）。次に、全面にゲート絶縁膜（９）を全面に形成し
く第１図ｂ）、この全面に形成されたゲート絶縁膜（９
）上のメモリ情報“１″をこ対応する第１のトランジス
タ領域（イ）にはレジスト膜（１）を形成し、メモリ情
報“Ｃ」こ対応する第２のトランジスタ領域（口重こは
破線ｆ２１１で示したようにレジスト膜を形成しない（
第１図Ｃ）。
によって、その構造を明確にする。第１図ｔａ＋〜ｆｆ
ｌはこの発明の一実施例の製造の主要段階における状態
を示す要部断面図である。まず、半導体基板（１００）
に対してフィールド酸化膜を形成し、エンハンスメント
形用、ディプレッション形相などのそれぞれのイオン注
入をするのであるが、この実施例の場合はメモリアレイ
全体蚤こエンハンメント形のイオン注入を行う（第１図
ｇ）。次に、全面にゲート絶縁膜（９）を全面に形成し
く第１図ｂ）、この全面に形成されたゲート絶縁膜（９
）上のメモリ情報“１″をこ対応する第１のトランジス
タ領域（イ）にはレジスト膜（１）を形成し、メモリ情
報“Ｃ」こ対応する第２のトランジスタ領域（口重こは
破線ｆ２１１で示したようにレジスト膜を形成しない（
第１図Ｃ）。
つづいて、このレジＸ）膜圓をマスクとしてエツチング
を施して第１のトランジスタ領域（イ）のみ幅こゲート
絶縁膜（９）を残し、このレジスト膜圓及びゲート絶縁
膜（９）をマスクとして不純物を導入拡散させて不純物
拡散領域（３）を形成すると、第１のトランジスタ領域
（イ）ではノース及びドレイン領域形成される（第１図
ｄ）。次１こ、レジスト膜（イ）を除去し、熱酸化で全
上面響こ絶縁膜を一様に形成し、第１のトランジスタ領
域（イ）及び第２のトランジスタ領域（ロ）にともにゲ
ート導電体層（１）を形成する（第１図ｅ）。その後、
ゲート形成時のマスクの位置ずれを考慮して、ソース・
ドレインのソフトドーピングを行なった（第１図ｆ）の
ち、全上面響こリンケイ酸ガラス（ＰＳＧ）膜（イ）を
形成する（第１図ｇ）。次に、ドレイン領域にコンタク
トホール（４）を開孔し、これを介してビット線を構成
するドレインアルミニウム導体＋２）を形成しく第１図
ｈ）。
を施して第１のトランジスタ領域（イ）のみ幅こゲート
絶縁膜（９）を残し、このレジスト膜圓及びゲート絶縁
膜（９）をマスクとして不純物を導入拡散させて不純物
拡散領域（３）を形成すると、第１のトランジスタ領域
（イ）ではノース及びドレイン領域形成される（第１図
ｄ）。次１こ、レジスト膜（イ）を除去し、熱酸化で全
上面響こ絶縁膜を一様に形成し、第１のトランジスタ領
域（イ）及び第２のトランジスタ領域（ロ）にともにゲ
ート導電体層（１）を形成する（第１図ｅ）。その後、
ゲート形成時のマスクの位置ずれを考慮して、ソース・
ドレインのソフトドーピングを行なった（第１図ｆ）の
ち、全上面響こリンケイ酸ガラス（ＰＳＧ）膜（イ）を
形成する（第１図ｇ）。次に、ドレイン領域にコンタク
トホール（４）を開孔し、これを介してビット線を構成
するドレインアルミニウム導体＋２）を形成しく第１図
ｈ）。
図示しないが、その上にパッシベーション保護膜を形成
してメモリセルは完成する。
してメモリセルは完成する。
このよう１こして完成したＲＯＭ回路図を第２図に示す
。
。
第２図においてＣｍｊが本実施例の短絡構造のメモリト
ランジスタである。残りのメモリトランジスタは全てエ
ンハンスメント形とすると、ＷＬｊが選択されたときワ
ードラインは“Ｌ”レベルなのでＣＡｊ 、 Ｃｍｊは
非導通、Ｃｍｊは、ソース・ドレイン領域が接続してい
るので、導通している。共通ソースラインはＧＮＤレベ
ルになっているので、ＢＴＡＢＬｍは電源電圧レベル、
ＢＬｚｎはＧＮＤレベルとなり、Ｙデコーダによってピ
ントラインＢＬｅ 、 ＢＬｎが選択されれば“１″、
ＢＬｍが選択されれば′０″となる。
ランジスタである。残りのメモリトランジスタは全てエ
ンハンスメント形とすると、ＷＬｊが選択されたときワ
ードラインは“Ｌ”レベルなのでＣＡｊ 、 Ｃｍｊは
非導通、Ｃｍｊは、ソース・ドレイン領域が接続してい
るので、導通している。共通ソースラインはＧＮＤレベ
ルになっているので、ＢＴＡＢＬｍは電源電圧レベル、
ＢＬｚｎはＧＮＤレベルとなり、Ｙデコーダによってピ
ントラインＢＬｅ 、 ＢＬｎが選択されれば“１″、
ＢＬｍが選択されれば′０″となる。
このようにして従来のイオン注入ＲＯＭのディプレッシ
ョン形メモリトランジスタの代わりに本実施例の短絡構
造のメモリトランジスタを用いても、同様の動作か望め
る。しかし本実施例の短絡構造のメモリトランジスタを
使用した場合、抵抗値は従来のディブレンジョン形のオ
ン抵抗に比べて充分小さく、遅延なく、センスアンプの
判定レベル（Ｋレベル）以下醗こ下がり、高速アクセス
が得られる。
ョン形メモリトランジスタの代わりに本実施例の短絡構
造のメモリトランジスタを用いても、同様の動作か望め
る。しかし本実施例の短絡構造のメモリトランジスタを
使用した場合、抵抗値は従来のディブレンジョン形のオ
ン抵抗に比べて充分小さく、遅延なく、センスアンプの
判定レベル（Ｋレベル）以下醗こ下がり、高速アクセス
が得られる。
また、メモリアレイ内のトランジスタは全て単−形トラ
ンジスタなのでマスクによる寸法制限かなく、集積度に
向上する。
ンジスタなのでマスクによる寸法制限かなく、集積度に
向上する。
以上のようにこの発明では、２進情報の一方のメモリト
ランジスタに、ソース・ドレイン領域間の短絡したトラ
ンジスタを用いること蕃こよって、従来のイオン注入Ｒ
ＯＭの回路構成を変えずに、高速アクセス・高集積のＲ
ＯＭが得られる効果がある。
ランジスタに、ソース・ドレイン領域間の短絡したトラ
ンジスタを用いること蕃こよって、従来のイオン注入Ｒ
ＯＭの回路構成を変えずに、高速アクセス・高集積のＲ
ＯＭが得られる効果がある。
第１図はこの発明の一実施例の製造の主要段階１こおけ
る状態を示ず装部断面図、第２図はこの発明の一実施例
になるＲＯＭのメモリセルの回Ｍ 図、第３図は従来か
ら用いられている３つの方式のＲＯＭ ）こおけるメモ
リセルの平面図、第４図は従来のイオン注入ＲＯＭの回
路構成を示すフロック図、第５図は従来のイオン注入Ｒ
ＯＭのメモリセルの回路図である。 図において、（１００）は半導体基板、ＣＩ）はゲート
導電体層、（３）は不純物拡散層、（９）はフート絶縁
膜、（イ）は第１のトランジスタ領域、（ロ）は第２の
トランジスタ領域である。 なお、図中同一符号は同一、または相当部分を示す。
る状態を示ず装部断面図、第２図はこの発明の一実施例
になるＲＯＭのメモリセルの回Ｍ 図、第３図は従来か
ら用いられている３つの方式のＲＯＭ ）こおけるメモ
リセルの平面図、第４図は従来のイオン注入ＲＯＭの回
路構成を示すフロック図、第５図は従来のイオン注入Ｒ
ＯＭのメモリセルの回路図である。 図において、（１００）は半導体基板、ＣＩ）はゲート
導電体層、（３）は不純物拡散層、（９）はフート絶縁
膜、（イ）は第１のトランジスタ領域、（ロ）は第２の
トランジスタ領域である。 なお、図中同一符号は同一、または相当部分を示す。
Claims (1)
- （１）半導体基板内に互いにソース不純物拡散領域とド
レイン不純物拡散領域とが所定間隔をへだてて形成され
、上記ソース不純物拡散領域とドレイン不純物拡散領域
との間の上記半導体基板の表面上にゲート絶縁膜を介し
てゲート導電体層が形成された第１のトランジスタと、 上記半導体基板内にソース不純物拡散領域とドレイン不
純物拡散領域とが互いに接続して同電位になるように形
成された第２のトランジスタとを備え、 上記第１及び第２のトランジスタを記憶２進情報にそれ
ぞれ対応するメモリトランジスタとしたことを特徴とす
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1963286A JP2572746B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1963286A JP2572746B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177962A true JPS62177962A (ja) | 1987-08-04 |
| JP2572746B2 JP2572746B2 (ja) | 1997-01-16 |
Family
ID=12004578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1963286A Expired - Lifetime JP2572746B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572746B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170967A (ja) * | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-01-30 JP JP1963286A patent/JP2572746B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170967A (ja) * | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2572746B2 (ja) | 1997-01-16 |
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