CN109427411A - 金属隔离测试电路、系统及其测试方法 - Google Patents

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Abstract

在本发明中，已经认识到，诸如静态随机存取存储(SRAM)结构的存储结构具有非常高的部件密度。虽然这对于允许存储结构将大量数据存储在小芯片封装面积中是有利的，但是这可能是有害的，因为这使得存储结构比芯片的其他区域更容易受到泄漏电流的影响。因此，本发明的实施例提供了金属隔离测试电路、系统及其测试方法。本发明提供了在布局间距方面与实际存储结构类似的伪存储结构。然而，这些伪存储结构不是用作在操作期间存储数据的实际存储结构，而是用来表征IC设计中的泄漏电流和/或用来表征用于制造IC的制造工艺。

Description

金属隔离测试电路、系统及其测试方法
技术领域
本发明的实施例总体涉及集成电路领域，更具体地，涉及金属隔离测试电路、系统及其测试方法。
背景技术
摩尔定律指的是1965年由英特尔联合创始人戈登摩尔(Gordon Moore)通过观察制定的。他注意到，自集成电路发明以来，集成电路上每平方英寸晶体管的数量每年增加一倍。因此，每年印制在集成电路上的部件尺寸均比前一年有所减少，并且相邻晶体管的间距比前一年更加紧密。尽管增加的晶体管密度增加了最终IC的功能，但是相邻晶体管的紧密间距可能导致晶体管遭受不良金属层隔离或导致器件之间的泄漏电流，这降低了性能。
发明内容
根据本发明的一个方面，提供了一种测量泄漏电流的方法，包括：接收金属隔离测试电路，所述金属隔离测试电路包括设置在半导体衬底上的伪静态随机存取存储(SRAM)单元，其中，所述伪静态随机存取存储单元包括多个晶体管和设置在所述多个晶体管上方的互连结构，所述互连结构包括连接至所述伪静态随机存取存储单元中的多个节点的多个引脚；在所述多个引脚的第一引脚和第二引脚上施加第一电压偏置，并且在施加所述第一电压偏置的同时测量第一泄漏电流；在第三引脚和第四引脚上施加第二电压偏置，并且在施加所述第二电压偏置的同时测量第二泄漏电流；以及基于所述第一泄漏电流和所述第二泄漏电流来表征制造所述伪静态随机存取存储单元所用的工艺或设计规则。
根据本发明的另一个方面，提供了一种用于测量泄漏电流的系统，包括：伪静态随机存取存储(SRAM)单元，设置在半导体衬底上，其中，所述伪静态随机存取存储单元包括多个晶体管以及位于所述多个晶体管上方的互连结构，所述互连结构包括多个引脚，所述多个引脚连接至所述伪静态随机存取存储单元的互连结构中的多个金属1段；测试电路，被配置为：在第一引脚和第二引脚上施加第一电压偏置以在第一金属段和第二金属段之间引起泄漏电流，并且在施加所述第一电压偏置的同时测量第一泄漏电流；在所述第二引脚和第三引脚上施加第二电压偏置以在所述第二金属段和第三金属段之间引起泄漏电流，并且在施加所述第二电压偏置的同时测量第二泄漏电流；以及表征逻辑，基于所述第一泄漏电流和所述第二泄漏电流来表征制造所述伪静态随机存取存储单元所用的工艺或设计规则。
根据本发明的又一个方面，提供了一种金属隔离测试电路，包括：半导体衬底，包括多个晶体管；互连结构，设置在半导体衬底上方并且在所述多个晶体管上方，所述互连结构包括彼此堆叠的多个金属层，所述多个金属层包括多个下金属段和布置在所述多个下金属段上方的多个上金属段；其中，所述互连结构内的下金属段的第一子组通过最小横向间距彼此间隔开，所述最小横向间距小于对所述互连结构内的下金属段的第二子组进行分离的非最小横向间距；以及多个引脚，分别对应于所述多个上金属段，其中，所述多个引脚被配置为施加第一电压偏置，以在所述下金属段的第一子组内的第一下金属段和第二下金属段之间引起第一泄漏电流，并且还被配置为施加第二电压偏置，以在所述下金属段的第一子组内的第三下金属段和第四下金属段之间引起第二泄漏电流。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出了类似于去除了多个接触件的静态随机存取存储(SRAM)单元的金属隔离测试电路的一些实施例的示意图。
图1B说明根据一些实施例的SRAM单元的一些实施例的示意图。
图2A至图2B示出与图1A一致的金属隔离测试电路的一些实施例的布局图。图2A示出布局图的下层，而图2B示出布局图的上层。
图3A至图3D示出对应于图2A至图2B的布局图的一系列截面图。
图4示出使用金属隔离测试电路的一些实施例的流程图。
图5至图7示出使用与图4一致的金属隔离测试电路的流程的一些实施例的一系列布局图。
图8示出根据一些实施例的金属隔离测试电路的一些实施例的另一布局图。
图9A至图9D示出对应于图8的布局图的一系列截面图。
图10A示出仅由n型晶体管组成的金属隔离测试电路的一些实施例。
图10B示出仅由p型晶体管组成的金属隔离测试电路的一些实施例。
图11A至图11B提供了与图10A的金属隔离测试电路的一些实施例一致的布局图。
图12示出根据一些实施例的用于表征集成电路设计和/或制造工艺中的金属泄漏电流的系统。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。此外，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，并且因此可以在各种实施例中互换。例如，尽管在一些实施例中元件可以被称为“第一”元件，但是在其他实施例中该元件可以被称为“第二”元件。
集成电路通常包括设置在半导体衬底中或上方的数百万或数十亿个晶体管。每个晶体管通常包括一对源极/漏极区，源极/漏极区是注入到衬底中或在衬底中或上方外延生长的高掺杂区，以及布置在源极/漏极区之间的栅极区。将后段制程(BEOL)金属化堆叠件设置在衬底上方，并将晶体管彼此电连接以实现期望的功能。BEOL金属化堆叠件包括多个导电互连层，多个导电互连层布置在半导体衬底上方并且通过层间介电(ILD)层彼此隔离。在各种实施例中，ILD层可以包括低k介电层(即，具有小于约3.9的介电常数的电介质)、超低k介电层或氧化物(例如，二氧化硅)中的一个或多个。多个导电互连层包括金属线和金属通孔的交替层。通常为金属层分配能够反映它们在BEOL堆叠件中的位置的名称。例如，金属1(或金属0)层最靠近衬底，金属2层可以形成在金属1层的上方，金属3层可以形成在金属2层的上方等。每个金属层均包括与其他金属层上的导线相结合的导线，根据电路示意图将晶体管彼此连接。
当技术节点转向较小的特征尺寸时，晶体管及其BEOL金属化部件变得更密集地封装。对于给定的封装面积，密度的增加为IC提供了更多的功能，并且可以降低每个晶体管的工作电压和功耗。但是，密度的增加也会导致晶体管之间和/或BEOL金属化部件内的泄漏电流增加的可能性。例如，由于金属1层中的相邻金属线彼此非常靠近的事实，使得电子可能无意地从一条金属1线“泄漏”至相邻的金属1线，可能出现这种增加的泄漏电流风险。例如，在集成电路的操作期间，各个晶体管之间和/或BEOL互连结构内的通孔和/或金属线之间的偏置被偏置到不同的电压。根据存在的电压条件和介电结构的完整性，在晶体管之间和/或BEOL互连结构内的通孔和/或金属线之间可能发生不期望的泄漏电流。这种泄漏电流会降低器件的性能。因此，由于在晶圆上制造的晶体管的数量和密度，测试泄漏电流对准确表征IC设计本身和/或准确表征用于制造IC设计的制造工艺而言是非常重要的。
在本发明中，已经认识到，诸如静态随机存取存储(SRAM)结构的存储结构具有非常高的部件密度。这是因为存储结构通常使用与芯片上其他区域不同的设计规则(例如，芯片上的SRAM具有与芯片上的逻辑区域不同的设计规则)，这为存储结构提供了超密度布局。虽然这对于允许存储结构将大量数据存储在小芯片封装面积中是有利的，但是这可能是有害的，因为这使得存储结构比芯片的其他区域更容易受到泄漏电流的影响。本发明在各种实施例中利用这一点并且提供在布局间距方面与实际存储结构相似的伪存储结构。然而，这些伪存储结构不被用作在操作期间存储数据的实际存储结构，而是仅用于表征在IC设计中的泄漏电流和/或表征用于制造IC的制造工艺。例如，伪SRAM结构可以包括被布置为具有与实际SRAM单元相同的位置、尺寸和形状的晶体管，然而伪SRAM结构中的晶体管的可操作连接可以相对于实际SRAM单元被“打破”，例如，接触件可以从伪SRAM结构的布局中选择性地移除。移除接触件允许将各种偏置条件施加到这些伪SRAM结构，并且针对每种偏置条件来测量这些伪SRAM结构的泄漏电流。以这种方式，本发明的伪SRAM结构便于表征设计(例如，实际SRAM单元)的泄漏电流以及制造该设计的制造工艺。例如，如果形成在金属1与金属2之间的ILD层存在质量问题，则本文提供的伪SRAM结构和测试方法可能能够检测到该问题，并且允许修改IC设计和/或制造工艺以缓解该问题。
图1A示出了金属隔离测试电路100的一些实施例的示意图，金属隔离测试电路100具有与SRAM单元基本相同的示意图和布局，但其中去除了各种导电通路以允许施加测试偏置。因此，图1A是伪SRAM单元或结构的实例。金属隔离测试电路100由六个晶体管组成，包括第一n型存取晶体管102和第二n型存取晶体管112。金属隔离测试电路100还包括第一n型数据存储晶体管104、第二n型数据存储晶体管110、第一p型数据存储晶体管106和第二p型数据存储晶体管108。每个晶体管均具有源极(例如，第一晶体管102具有源极s1、第二晶体管104具有源极s2等)，并且每个晶体管均具有漏极(例如，第一晶体管102具有漏极d1、第二晶体管104具有漏极d2等)。
第一n型数据存储晶体管104和第一p型数据存储晶体管106形成第一伪反相器114，并且第二n型晶体管110和第二p型晶体管108形成第二伪反相器116。第一伪反相器114与第二伪反相器116交叉连接，从而建立互补的数据存储节点N1、N2。字线(WL)连接至存取晶体管102、112的栅极，并且一对互补位线BL、BLB沿着单元的外边缘延伸。
在实际SRAM单元100B(图1B中所示)中，位线BL连接至第一存取晶体管102的漏极区(d1)，并且可以通过使能(assert)字线WL而选择性地连接至第一数据存储节点N1。然而，在图1A的本金属隔离测试电路100中，BL通过间隙118与第一存取晶体管102的漏极(d1)间隔开，并且存储节点N1通过间隙120与第一存取晶体管102的源极(s1)间隔开。类似地，在图1B的实际SRAM单元100B中，反相位线BLB连接至第二存取晶体管112的漏极，并且可以通过使能字线WL选择性地连接至第二数据存储节点N2。然而，在图1A的本金属隔离测试电路100中，BLB通过间隙122与第二存取晶体管112的漏极d6间隔开，并且存储节点N2通过间隙124与第二存取晶体管112的源极s6间隔开。由此，相对于实际SRAM单元，在图1A的伪SRAM单元中已经去除了各种导电通路。
如下面将更详细地说明的那样，间隙118、120、122、124有利于将各种偏置条件施加至金属隔离测试电路100，以允许应用金属隔离测试。这些偏置条件的应用允许在测试期间以可靠的方式来测量该金属隔离测试电路100内的泄漏电流。此外，因为金属隔离测试电路是根据SRAM布局设计规则布置的，所以导电部件之间的部件尺寸和间距非常小，并且比对其他更大的部件(例如，芯片上的逻辑电路)进行泄漏电流评估时提供了更好的泄漏电流评估。
应该理解的是，在一些实施例中，金属隔离测试电路100设置在IC的第一区域中，而一个或多个SRAM单元100B设置在IC的第二区域中。因此，IC可以包括一个或多个全功能SRAM单元100B和一个或多个金属隔离测试电路100，二者均使用第一组设计规则进行验证，该第一组设计规则经过优化以允许超密度部件尺寸和小间距。IC还可以包括逻辑电路和/或其他电路，该逻辑电路和/或其他电路使用第二组设计规则进行验证，该第二组设计规则不允许像SRAM单元和金属隔离测试电路那样小的部件或密集地封装。因此，与SRAM单元和金属隔离电路相比，逻辑和/或其他电路的部件尺寸更大并且密度更小地封装在IC上。
图2A至图2B提供了与金属隔离测试电路100的一些实施例一致的布局图200A、200B。更具体地，图2A示出了布局的下层200A，而图2B示出了布局的上层200B。图2A中的下层包括有源层202、栅极层204、接触层206和金属1层208。图2B中的上层包括金属1层208、通孔210和金属2层212。因此，上层200B可叠加在下层200A上方以提供由六个晶体管102、104、106、108、110和112组成的布局，六个晶体管102、104、106、108、110和112与图1的示意图一致地可操作地进行连接。为了清楚起见，在图2A至图2B中，在两个布局200A、200B中再现了金属1层208以清楚地描绘各个部件/层彼此的对齐，并且将理解，为了清楚的目的，也可以存在附加层但已被省略。
参考图2A，图2A中的晶体管102、104、106、108、110和112(其对应于图1A的示意图中的相同的晶体管)由有源区202形成，有源区202由栅极层204桥接。有源区202包括p型有源区202A和n型有源区202B。晶体管102、104、106、108、110和112的有源区202的纵轴是平行的。栅极层204横跨有源区202的纵轴延伸。除了形成晶体管102、104、106、108、110和112的栅极之外，栅极层204通过将公共栅极端子连接在一起来互连晶体管102、104、106、108、110和112。根据实施方式，栅极层204可以由多晶硅和/或金属制成。接触件206将有源区202和/或栅极层204电连接至第一金属线208(例如，金属1层)。
参考图2B，通孔210将第一金属线208(例如，金属1层)电连接至第二金属线212(例如，金属2层)。如图2B所示，最近的相邻金属1线具有间距很小的边缘。此外，金属2线对应于可以施加电压偏置的引脚，即：第一引脚(引脚1)、第二引脚(引脚2)、第三引脚(引脚3)和第四引脚(引脚4)。本文中进一步描述的图5至图7将描述如何将偏置施加到这些引脚以测试泄漏电流。
然而，在转至图5至图7之前，图3A至图3D示出了如沿着图2A至图2B所示的截面线示出的金属隔离测试电路100的截面图。如图3A至图3D所示，可以在半导体衬底302中形成有源层202，并且可以在衬底之上形成栅极层204，并且栅极层204可以包括栅极电介质(例如，304)和导电栅极(例如，306)。可以在栅极层204上方设置金属1层208，并且可以在金属1层208上方形成金属2层212。接触件206将金属1层208连接至有源层202和/或将金属1层连接至栅极层204。通孔210将金属2层212连接至金属1层208。
最接近的第一金属线208的相邻边缘的紧密横向接近可以在器件操作期间产生金属1泄漏电流。为了测量该泄漏电流的程度，本发明的各个方面提供了用于通过将各种电压偏置条件应用于金属隔离测试电路的引脚来测量该泄漏电流的技术。因为该金属隔离测试电路100具有模仿SRAM单元的部件的间距的布局，尽管去除了多个接触件(传统SRAM单元的接触件已被去除的位置对应于间隙118、120、122和124)，但是，金属隔离测试电路提供了对实际SRAM单元中泄漏电流的精确描述。因此，当金属隔离测试电路100与SRAM单元位于同一芯片上时，金属隔离测试电路100的布局与SRAM单元的布局相同，包括晶体管和互连层的整体尺寸和位置和间距，除了SRAM单元100B在位置118、120、122和124中具有接触件，而金属隔离测试结构100在这些位置没有接触件之外。以下附图描述了这些技术可以如何实施的几个实例。
图4提供了示出通过使用金属隔离测试电路表征SRAM单元的泄漏电流以及制造SRAM单元的制造工艺的方法的流程图400。
在402处，在金属隔离测试电路的第一引脚和第二引脚上施加第一偏置条件，并且在施加第一偏置条件的同时测量第一泄漏电流。在一些实施例中，金属隔离测试电路是去除了一个或多个接触件的SRAM单元，诸如先前在图1A以及图2A至图2B中描述的。因此，金属隔离测试电路在晶体管布局以及其金属层与器件部件之间的间距方面对应于SRAM单元，但由于接触件已被移除的事实，所以金属隔离测试电路不是功能性SRAM器件。在本文中，该步骤的实例在图5中进一步示出。
在404处，在金属隔离测试电路的第二引脚和第三引脚上施加第二偏置条件，并且在施加第二偏置条件的同时测量第二泄漏电流。在本文中，该步骤的实例在图6中进一步示出。
在406处，在金属隔离测试电路的第二引脚和第四引脚上施加第三偏置条件，并且在施加第三偏置条件的同时测量第三泄漏电流。在本文中，该步骤的实例在图7中进一步示出。
在408处，基于第一、第二和第三泄漏电流来表征金属隔离测试电路和/或用于制造金属隔离测试电路的制造工艺。然后，基于这种表征，可以基于该表征来修改SRAM单元的设计和/或用于制造工艺中的制造工艺参数。例如，如果该表征表明设计的金属1层表现出过大的泄漏电流，则可以改变SRAM单元的设计布局以增加金属1线的最接近相邻边缘之间的横向间距。可选地，不改变SRAM单元的设计布局，可以改变制造工艺以降低介电常数和/或解决SRAM设计中的其他工艺问题以减少泄漏电流。
图5至图7示出了一系列布局图500至700，它们共同示出了与图4一致的方法400，其中用先前图1以及图2A至图2B示出和描述的金属隔离测试电路100来执行与图4一致的方法400。因为该方法致力于表征金属隔离的泄漏电流(在该实例中为金属1泄漏电流)，为了清晰起见，图5至图7的布局图仅示出来自图2A至图2B布局图中的金属1层和金属2层。
在图5中，在金属隔离测试电路的第一引脚(引脚1)和第二引脚(引脚2)上施加第一偏置条件。因此，例如，向第一引脚(引脚1)施加高电压，并且向第二引脚(引脚2)施加低电压。第一引脚(引脚1)通过通孔506、508连接至金属1部件502、504；并且第二引脚(引脚2)通过通孔514、516连接至金属1部件510、512。由于金属1部件502、504以及510、512的电压偏置和紧密接近，第一偏置条件可以在金属1部件之间引起第一泄漏电流(i1)。在一些实例中，可以通过向第一引脚(引脚1)施加从约6伏特(V)至约30V范围内的电压来实现第一偏置条件，其中，在一些实施例中，向第一引脚(引脚1)施加约14V。偏置条件也可以向第二引脚(引脚2)施加0V的电压，而第三引脚(引脚3)和第四引脚(引脚4)浮置。其他条件/电压在本发明的范围内，并且这些示例性电压不以任何方式进行限制。如可以通过参照图2A至图2B来查看图5所理解的那样，引脚1连接至金属隔离测试电路的WL和VSS节点，而引脚2连接至数据存储节点2(N2)和BL。因此，将该第一偏置条件施加至金属隔离测试电路用于表征SRAM单元的WL/VSS节点与N2/BL节点之间的泄漏电流。
在图6中，在金属隔离测试电路的第二引脚(引脚2)和第三引脚(引脚3)上施加第二偏置条件。因此，向第三引脚(引脚3)施加高电压并且向第二引脚(引脚2)施加低电压。第二引脚仍然通过通孔514、516连接至金属1部件510、512；而第三引脚通过通孔522、524连接至金属1部件518、520。由于金属1线彼此的电压偏置和紧密接近，第二偏置条件可以在金属1部件510、512以及518、520之间引起第二泄漏电流(i2)。在一些实例中，第二偏置条件可以通过向第三管脚施加约14V的电压并向第二管脚施加0V的电压，而第一管脚和第四管脚浮置来实现。如可以通过参照图2A至图2B来查看图6所理解的那样，引脚3连接至金属隔离测试电路的VDD节点，而引脚2连接至数据存储节点2(N2)和BL。因此，将该第二偏置条件施加至金属隔离测试电路用于表征SRAM单元的N2/BL(引脚2)与VDD(引脚3)节点之间的泄漏电流。
在图7中，在金属隔离测试电路的第二引脚(引脚2)和第四引脚(引脚4)上施加第三偏置条件。因此，向第四引脚(引脚4)施加高电压并且向第二引脚(引脚2)施加低电压。第二引脚仍然通过通孔514、516连接至金属1部件510、512；而第四引脚通过通孔530、532连接至金属1部件526、528。由于金属1线彼此的电压偏置和紧密接近，第三偏置条件可以引起金属1部件510、512之间的第三泄漏电流(i3)。在一些实例中，第三偏压条件可以通过向第四引脚施加约14V的电压并向第二引脚施加0V的电压，而第一引脚和第三引脚浮置来来实现。如可以通过参照图2A至图2B来查看图7所理解的那样，引脚4连接至数据存储节点1(N1)和BLB；而引脚2连接至数据存储节点2(N2)和BL。因此，将该第三偏压条件施加至金属隔离测试电路用于表征SRAM单元的N2/BL(引脚2)和N1/BLB(引脚4)节点之间的泄漏电流。
此外，在金属隔离测试电路100(其根据SRAM布局来布置，其中去除多个接触件)上测量这些泄漏电流i1(图5)、i2(图6)和i3(图7)，可最终用于修改SRAM布局和/或用于制造金属隔离测试电路和/或SRAM的制造工艺。例如，如果表征表明第一测量泄漏电流i1大于最大接受泄漏电流，则可以改变SRAM单元的设计布局以增加金属1部件502、504以及510、512的最近相邻边缘之间的横向间距。类似地，如果表征表明第二测量泄漏电流i2大于最大接受泄漏电流，则可以改变SRAM单元的设计布局以增加金属1部件510、512以及518、520的最接近相邻边缘之间的横向间距。此外，如果表征表明第三测量泄漏电流i3大于最大接受泄漏电流，则可以改变SRAM单元的设计布局以增加金属1部件502、504以及526、528的最接近相邻边缘之间的横向间距。
图8示出了根据本发明的金属隔离测试电路800的一些其他实施例的布局图。图8类似于先前图2A至图2B描述的布局200A、200B，然而，而图2A至图2B分为下层(图2A)和上层(图2B)。图8示出了单个布局图中的下层和上层，以在一个图中示出所有层的对齐方式。而且，除了之前在图2A至图2B中描述的部件之外，图8还包括在布局的第一边缘803处的附加p阱区域802；布局的第二边缘805处的附加p阱区域804；布局的第三边缘807处的附加n阱区域806和布局的第四边缘809处的附加n阱区域808。附加p阱区域802、804和附加n阱区域806、808可以形成横向包围金属隔离测试电路的六个晶体管102、104、106、108、110和112的环。
虽然图8示出了形成环的附加p阱区域802、804和附加n阱区域806、808，该环围绕对应于去除了接触件的单个SRAM单元的金属隔离测试电路；在其他实施例中，由802至808形成的环横向围绕与多个SRAM单元的阵列相对应的金属隔离测试电路，其中，多个SRAM单元中的每一个均具有去除的接触件。例如，在一些实施例中，由802至808形成的环围绕数千个去除了接触件的SRAM单元，诸如10,000个这样的单元，因为当实际SRAM单元被布置为阵列时这可以提供更加准确地表示泄漏电流。例如，当只有单个SRAM单元被环(例如，由阱区域802、804、806、808组成的环)包围时，与当多个SRAM单元的阵列被环包围时相比较；结构之间可能会出现一些小的差异。例如，由于单个SRAM单元和SRAM阵列之间的化学-机械-平面化-负载差异，可能会出现层厚度的变化，使得由环结构围绕的SRAM阵列更接近地类似于实际SRAM阵列中的层(例如，介电层)的实际厚度。此外，由单个独立SRAM单元与SRAM单元阵列中的电动力学引起的电场边缘效应的变化可以导致电流泄漏的小差异，其中由阱区域802、804、806、808组成的环围绕的SRAM单元阵列更接近模拟实际SRAM阵列的电流泄漏。
图9A至图9D示出了如沿着图8所示的截面线示出的金属隔离测试电路800的截面图。从图9A中可以看出，接触件810将引脚1欧姆地连接至附加p型区域802。如图9D所示，接触件812将引脚4连接至附加n型区域808(如图9D中的虚线所示，因为部件812和808位于截面线GG-HH之外)。
此外，根据图4的方法，可以在金属隔离测试电路800(其根据SRAM布局布置，其中多个接触件被移除)上测量泄漏电流i1、i2和i3。然后可以使用泄漏电流i1、i2和i3来修改SRAM布局和/或修改用于制造金属隔离测试电路(和/或实际SRAM单元)的制造工艺。
图10A示出金属隔离测试电路1000A的一些可选实施例的示意图。该金属隔离测试电路1000A具有与实际SRAM单元(参见图1B)大致相同的示意图，然而，不像实际SRAM单元中那样具有p型晶体管和n型晶体管的混合，该金属隔离测试电路1000A仅由n型晶体管构成。
金属隔离测试电路1000A由六个n型晶体管组成，包括第一n型存取晶体管1002和第二n型存取晶体管1012。金属隔离测试电路1000A还包括第一n型数据存储晶体管1004、第二n型数据存储晶体管1006、第三n型数据存储晶体管1008和第四n型数据存储晶体管1010。每个晶体管均具有源极(例如，第一存取晶体管1002具有源极s1，第一n型数据存储晶体管1004具有源极s2等)，并且每个晶体管均具有漏极(例如，第一存取晶体管1002具有漏极d1，第一n型数据存储晶体管1004具有漏极d2等)。
第一n型数据存储晶体管1004和第二n型数据存储晶体管1006形成第一伪反相器1014，并且第三n型数据存储晶体管1008和第四n型数据存储晶体管1010形成第二伪反相器1016。第一伪反相器1014与第二伪反相器1016交叉连接，从而建立互补的数据存储节点N1、N2。字线(WL)连接至存取晶体管1002、1012的栅极，并且一对互补位线BL、BLB沿着单元的外边缘延伸。
可选地，金属隔离测试电路1000A的所示出的n型晶体管中的每一个均可以由p型晶体管替代，诸如图10B的金属隔离测试电路1000B中示出的。金属隔离测试电路1000B由六个p型晶体管组成，包括第一p型存取晶体管1002B和第二p型存取晶体管1012B。金属隔离测试电路1000B还包括第一p型数据存储晶体管1004B、第二p型数据存储晶体管1006B、第三p型数据存储晶体管1008B和第四p型数据存储晶体管1010B。
图11A至图11B提供了与金属隔离测试电路1000A的一些实施例一致的布局图1100A、1100B。更具体地，图11A示出布局的下层1100A，而图11B示出布局的上层1100B。图11A中的下层包括有源层202、栅极层204、接触层206和金属1层208。图11B中的上层包括金属1层208、通孔210和金属2层212。因此，上层1100B可叠加在下层1100A上方以提供由六个n型晶体管1002、1004、1006、1008、1010和1012组成的布局，所述六个n型晶体管1002、1004、1006、1008、1010和1012与图10A的示意图1000A一致地可操作地连接。为了清楚起见，在图11A至图11B中，在两个布局1100A、1100B中再现了金属1层208以清楚地描绘各个部件/层彼此的对齐，并且应该理解的是，为了清楚的目的，也可以存在附加层但已被省略。
参考图11A，图11A中的晶体管1002、1004、1006、1008、1010和1012(其对应于图10A的示意图中的相同晶体管)由n型有源区202B形成，n型有源区202B由栅极层204桥接。栅极层204穿过n型有源区202B延伸。除了形成晶体管1002、1004、1006、1008、1010和1012的栅极之外，栅极层204通过将公共栅极端子连接在一起来互连晶体管1002、1004、1006、1008、1010和1012。根据实施方式，栅极层204可以由多晶硅和/或金属制成。接触件206以及接触件118c、120c、122c和124c将有源区202和/或栅极层204电连接至第一金属线208(例如金属1层)。
参考图11B，通孔210将第一金属线208(例如金属1层)电连接至第二金属线212(例如金属2层)。如图2B所示，最接近的相邻金属1线具有间距很小的边缘。此外，金属2线对应于可以施加电压偏置的引脚，即：第一引脚(引脚1)、第二引脚(引脚2)、第三引脚(引脚3)和第四引脚(引脚4)。此外，可以在金属隔离测试电路1000A上或根据图4的方法测量泄漏电流i1、i2和i3。然后可以使用泄漏电流i1、i2和i3来修改SRAM布局和/或修改用于制造金属隔离测试电路(和/或实际SRAM单元)的制造工艺。
图12示出了用于表征集成电路设计和/或制造工艺中的金属泄漏电流的系统1200。该系统包括伪存储单元1202、测试设备1204和表征逻辑1206。
伪存储单元1202包括设置在半导体衬底上的多个晶体管，例如，诸如图2A至图2B(例如100)所示。因此，伪存储单元1202包括互连结构，该互连结构由彼此堆叠且设置在多个晶体管上方的多条金属线组成。互连结构包括多个分离的金属1段，以及连接至多个金属1段的多个引脚。在切割之前对伪存储单元进行测试的实例中，衬底是半导体晶圆，而在其他实例中，衬底是仅为半导体晶圆的部分的单一管芯。
测试设备1204可以采取外部集成电路(IC)测试设备、片上电路或上述的组合的形式。当以外部IC测试设备的形式时，测试设备1200具有仅在测试期间临时压入与伪存储单元的引脚物理和电接触的引脚或探针。当这些引脚接触时，偏置电路1208在伪存储单元1202的第一引脚和第二引脚上施加第一电压偏置，以在伪存储单元的第一金属1段和第二金属1段之间产生泄漏电流(例如，参见图5中的第一偏置条件的施加)。在施加该第一电压偏置时，泄漏电流测量电路1210测量第一泄漏电流条件。在第一泄漏电流条件被测量之后，偏置电路1208在第二引脚和第三引脚上施加第二电压偏置，以引起第二金属1段和第三金属1段之间的泄漏电流(例如，参见图6中第二偏置条件的施加)。在施加该第二电压偏置时，泄漏电流电路1210测量第二泄漏电流。还可以施加/测量附加电压偏置和相应的附加泄漏电流，以更好地表征技术节点的泄漏电流。
然后表征逻辑1206表征基于第一泄漏电流和第二泄漏电流来制造伪存储单元1202的工艺或设计规则。基于这种表征，可以基于表征来修改伪存储单元的设计和/或用于制造工艺的制造工艺参数。例如，如果表征表明伪存储单元设计的金属1层表现出过大的泄漏电流，则可以改变伪存储单元(和/或实际存储单元和/或逻辑晶体管)的设计布局，以增加金属1线的最接近相邻边缘之间的横向间距。可选地，不改变伪存储单元和/或实际存储单元的设计布局，而是可以改变制造工艺以降低介电常数和/或利用实际存储设计解决其他工艺问题以减少泄漏电流。
鉴于上述情况，一些方法接收包括设置在半导体衬底上的伪静态随机存取存储(SRAM)单元的金属隔离测试电路。伪SRAM单元包括多个晶体管和设置在多个晶体管上方的互连结构。互连结构包括连接至伪SRAM单元中的多个节点的多个引脚。在多个引脚的第一引脚和第二引脚上施加第一电压偏置，并且在施加第一电压偏置的同时测量第一泄漏电流。在第三引脚和第四引脚上施加第二电压偏置，并且在施加第二电压偏置的同时测量第二泄漏电流。基于第一泄漏电流和第二泄漏电流来表征伪SRAM单元的制造工艺或设计规则。
在一些实施例中，该方法还包括：基于所述工艺或所述设计规则的表征，修改所述工艺、所述设计规则或实际静态随机存取存储单元设计。
在一些实施例中，所述伪静态随机存取存储单元和所述实际静态随机存取存储单元设计具有以彼此相同配置来布局的相同数目的晶体管，但是其中，相对于所述实际静态随机存取存储单元设计，在所述伪静态随机存取存储单元中选择性地移除接触件。
在一些实施例中，所述伪静态随机存取存储单元包括六个晶体管，所述六个晶体管中的每一个均具有第一导电类型，所述六个晶体管包括第一存取晶体管、第二存取晶体管、第一数据存储晶体管、第二数据存储晶体管、第三数据存储晶体管和第四数据存储晶体管。
在一些实施例中，所述第一引脚连接至第一金属1段，并且所述第二引脚连接至第二金属1段，所述第二金属1段与所述第一金属1段横向间隔开并且与所述第一金属1段最接近地相邻，使得所述第一电压偏置的施加引起所述第一泄漏电流的在所述第一金属1段与所述第二金属1段的最接近侧壁之间的的至少部分。
在一些实施例中，所述第一电压配置与所述第二电压配置之间的差大于10伏特。
一些其他实施例涉及一种用于测量泄漏电流的系统。该系统包括伪静态随机存取存储(SRAM)单元、测试电路和表征逻辑。伪SRAM单元设置在半导体衬底上，并且包括多个晶体管和多个晶体管上方的互连结构。互连结构包括连接至伪SRAM单元的互连结构中的多个金属1段的多个引脚。测试电路被配置为在第一引脚和第二引脚上施加第一电压偏置，以在第一金属1段和第二金属1段之间引起泄漏电流，并且在施加第一电压偏置的同时测量第一泄漏电流。测试电路还被配置为在第二引脚和第三引脚上施加第二电压偏置，以在第二金属1段和第三金属1段之间引起泄漏电流，并且在施加第二电压偏置的同时测量第二泄漏电流。表征逻辑基于第一泄漏电流和第二泄漏电流来表征伪SRAM单元的制造工艺或设计规则。
在一些实施例中，所述系统被配置为基于对制造所述伪静态随机存取存储单元所用的工艺或设计规则的表征来修改所述工艺、所述设计规则或实际静态随机存取存储单元设计。
在一些实施例中，所述伪静态随机存取存储单元和所述实际静态随机存取存储单元设计具有以彼此相同的配置来布局的相同数目的晶体管，但是其中，相对于所述实际静态随机存取存储单元设计，在所述伪静态随机存取存储单元中选择性地移除接触件。
在一些实施例中，所述伪静态随机存取存储单元包括六个晶体管，所述六个晶体管中的每一个均具有第一导电类型，所述六个晶体管包括第一存取晶体管、第二存取晶体管、第一数据存储晶体管、第二数据存储晶体管、第三数据存储晶体管和第四数据存储晶体管。
在一些实施例中，所述第一引脚具有对应于第一金属段的第一下部，并且所述第二引脚具有对应于第二金属段的第二下部，所述第二金属段与所述第一金属段横向间隔开并且与所述第一金属段最接近地相邻，使得所述第一电压偏置的施加引起所述第一泄漏电流的在所述第一金属段和所述第二金属段的最接近侧壁之间的至少部分。
在一些实施例中，所述第一电压配置与所述第二电压配置之间的差大于10伏特。
其他实施例涉及一种金属隔离测试电路。金属隔离测试电路包括包含多个晶体管的半导体衬底。互连结构设置在半导体衬底上方并且设置在多个晶体管上方。互连结构包括彼此堆叠的多个金属层。多个金属层包括多个金属1段和布置在多个金属1段上方的多个金属2段。互连结构内的金属1段的第一子组通过最小横向间距彼此间隔开，该最小横向间距小于对互连结构内的金属1段的第二子组进行分离的非最小横向间距。多个引脚分别对应于多个金属2段。多个引脚被配置为施加第一电压偏置，以在金属1段的第一子组内的第一金属1段和第二金属1段之间引起第一泄漏电流，并且还被配置为施加第二电压偏置，以在金属1段的第一子组内的第三金属1段和第四金属1段之间引起第二泄漏电流。
在一些实施例中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元，所述伪静态随机存取存储单元包括存取晶体管，所述存取晶体管的源极区和漏极区中的每一个均浮置。
在一些实施例中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元，所述伪静态随机存取存储单元包括一对交叉连接的反相器和包括一对存取晶体管，所述一对交叉连接的反相器建立第一互补数据存储节点和第二互补数据存储节点，所述一对存取晶体管的源极区和漏极区中的每一个均浮置。
在一些实施例中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元和实际静态随机存取存储单元，所述伪静态随机存取存储单元和所述实际静态随机存取存储单元具有彼此相同数量的晶体管、相同的有源区布局以及相同的下金属布局，但是其中，相对于所述实际静态随机存取存储单元，所述伪静态随机存取存储单元中选择性地移除了接触件。
在一些实施例中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元，其中，所述伪静态随机存取存储单元包括六个晶体管，所述六个晶体管中的每一个均具有第一导电类型，所述六个晶体管包括第一存取晶体管、第二存取晶体管、第一数据存储晶体管、第二数据存储晶体管、第三数据存储晶体管和第四数据存储晶体管。
在一些实施例中，所述第一导电类型为n型。
在一些实施例中，所述多个引脚中的第一引脚连接至第一下金属段，并且所述多个引脚中的第二引脚连接至第二下金属段，所述第二下金属段与所述第一下金属段横向间隔开并且与所述第一下金属段最接近地相邻，使得所述第一电压偏置的施加引起所述第一泄漏电流的在所述第一下金属段与所述第二下金属段的最接近侧壁之间的至少部分。
在一些实施例中，该金属隔离测试电路还包括：具有所述第一导电类型的第一阱区域，围绕所述伪静态随机存取存储单元的第一边缘和第二边缘设置；具有所述第一导电类型的第二阱区域，围绕所述伪静态随机存取存储单元的第三边缘和第四边缘设置，所述第一阱区域和所述第二阱区域彼此邻接以形成围绕所述伪静态随机存取存储单元的封闭环。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种测量泄漏电流的方法，包括：
接收金属隔离测试电路，所述金属隔离测试电路包括设置在半导体衬底上的伪静态随机存取存储(SRAM)单元，其中，所述伪静态随机存取存储单元包括多个晶体管和设置在所述多个晶体管上方的互连结构，所述互连结构包括连接至所述伪静态随机存取存储单元中的多个节点的多个引脚；
在所述多个引脚的第一引脚和第二引脚上施加第一电压偏置，并且在施加所述第一电压偏置的同时测量第一泄漏电流；
在第三引脚和第四引脚上施加第二电压偏置，并且在施加所述第二电压偏置的同时测量第二泄漏电流；以及
基于所述第一泄漏电流和所述第二泄漏电流来表征制造所述伪静态随机存取存储单元所用的工艺或设计规则。
2.根据权利要求1所述的方法，还包括：
基于所述工艺或所述设计规则的表征，修改所述工艺、所述设计规则或实际静态随机存取存储单元设计。
3.根据权利要求2所述的方法，其中，所述伪静态随机存取存储单元和所述实际静态随机存取存储单元设计具有以彼此相同配置来布局的相同数目的晶体管，但是其中，相对于所述实际静态随机存取存储单元设计，在所述伪静态随机存取存储单元中选择性地移除接触件。
4.一种用于测量泄漏电流的系统，包括：
伪静态随机存取存储(SRAM)单元，设置在半导体衬底上，其中，所述伪静态随机存取存储单元包括多个晶体管以及位于所述多个晶体管上方的互连结构，所述互连结构包括多个引脚，所述多个引脚连接至所述伪静态随机存取存储单元的互连结构中的多个金属1段；
测试电路，被配置为：
在第一引脚和第二引脚上施加第一电压偏置以在第一金属段和第二金属段之间引起泄漏电流，并且在施加所述第一电压偏置的同时测量第一泄漏电流；
在所述第二引脚和第三引脚上施加第二电压偏置以在所述第二金属段和第三金属段之间引起泄漏电流，并且在施加所述第二电压偏置的同时测量第二泄漏电流；以及
表征逻辑，基于所述第一泄漏电流和所述第二泄漏电流来表征制造所述伪静态随机存取存储单元所用的工艺或设计规则。
5.根据权利要求4所述的系统，其中，所述系统被配置为基于对制造所述伪静态随机存取存储单元所用的工艺或设计规则的表征来修改所述工艺、所述设计规则或实际静态随机存取存储单元设计。
6.根据权利要求5所述的系统，其中，所述伪静态随机存取存储单元和所述实际静态随机存取存储单元设计具有以彼此相同的配置来布局的相同数目的晶体管，但是其中，相对于所述实际静态随机存取存储单元设计，在所述伪静态随机存取存储单元中选择性地移除接触件。
7.一种金属隔离测试电路，包括：
半导体衬底，包括多个晶体管；
互连结构，设置在半导体衬底上方并且在所述多个晶体管上方，所述互连结构包括彼此堆叠的多个金属层，所述多个金属层包括多个下金属段和布置在所述多个下金属段上方的多个上金属段；
其中，所述互连结构内的下金属段的第一子组通过最小横向间距彼此间隔开，所述最小横向间距小于对所述互连结构内的下金属段的第二子组进行分离的非最小横向间距；以及
多个引脚，分别对应于所述多个上金属段，其中，所述多个引脚被配置为施加第一电压偏置，以在所述下金属段的第一子组内的第一下金属段和第二下金属段之间引起第一泄漏电流，并且还被配置为施加第二电压偏置，以在所述下金属段的第一子组内的第三下金属段和第四下金属段之间引起第二泄漏电流。
8.根据权利要求7所述的金属隔离测试电路，其中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元，所述伪静态随机存取存储单元包括存取晶体管，所述存取晶体管的源极区和漏极区中的每一个均浮置。
9.根据权利要求7所述的金属隔离测试电路，其中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元，所述伪静态随机存取存储单元包括一对交叉连接的反相器和包括一对存取晶体管，所述一对交叉连接的反相器建立第一互补数据存储节点和第二互补数据存储节点，所述一对存取晶体管的源极区和漏极区中的每一个均浮置。
10.根据权利要求7所述的金属隔离测试电路，其中，所述多个晶体管被布局为提供伪静态随机存取存储(SRAM)单元和实际静态随机存取存储单元，所述伪静态随机存取存储单元和所述实际静态随机存取存储单元具有彼此相同数量的晶体管、相同的有源区布局以及相同的下金属布局，但是其中，相对于所述实际静态随机存取存储单元，所述伪静态随机存取存储单元中选择性地移除了接触件。
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