KR102216891B1 - 메모리 셀에서의 금속 절연 테스팅 - Google Patents

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Abstract

본 개시에서, 정적 랜덤 액세스 메모리(SRAM) 구조와 같은 메모리 구조는 매우 높은 피처 밀도를 갖는다는 것이 인식되어 왔다. 이것이 메모리 구조가 작은 칩 풋 프린트에 많은 양의 데이터를 저장할 수 있게 하는 데 유리하지만, 메모리 구조가 칩의 다른 영역보다 누설 전류의 영향을 받기 쉽기 때문에 잠재적으로 해를 끼칠 수 있다. 따라서, 본 개시는 실제 메모리 구조에 대한 레이아웃 간격의 관점에서 유사한 의사 메모리 구조를 제공한다. 그러나, 동작 중에 데이터를 저장하는 실제 메모리 구조로 사용되기보다는, 이러한 의사 메모리 구조는 IC의 설계에서 누설 전류를 특성화하고/하거나 IC를 제조하기 위해 사용된 제조 공정을 특성화하는데 사용된다.

Description

메모리 셀에서의 금속 절연 테스팅 {METAL ISOLATION TESTING IN THE CONTEXT OF MEMORY CELLS}
관련 출원의 참조
본 출원은 2017년 8월 30일에 출원된 미국 가출원 번호 제62/552,191호의 우선권을 주장하며, 이에 의해 그 내용은 전체가 참고로 포함된다.
무어의 법칙(Murore's law)은 1965년 인텔의 공동 설립자인 고든 무어(Gordon Moore)가 한 관찰을 일컫는다. 그는 집적 회로 상의 평방 인치 당 트랜지스터의 수가 발명 이후 매년 두 배로 증가한 것을 발견했다. 따라서 해마다 집적 회로에 각인된 피처 크기는 전년도에 비해 감소하고 인접한 트랜지스터는 전년보다 점점 더 가까이 이격된다. 증가된 트랜지스터 밀도가 최종 IC에 대한 기능성을 증가시키지만, 인접한 트랜지스터의 근접성으로 인하여 트랜지스터가 불량한 금속 층 절연 문제를 가지거나 디바이스들 사이에 누설 전류를 초래할 수 있으며, 이는 성능을 저하시킨다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것을 유의해야 한다. 실제로, 다양한 피처들의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 몇몇 콘택(contact)이 제거된 SRAM(static random access memory) 셀과 유사한 금속 절연 테스트 회로(metal isolaton test circuit)의 일부 실시 예의 개략도를 도시한다.
도 1b는 일부 실시 예에 따른 SRAM 셀의 일부 실시 예의 개략도를 도시한다.
도 2a 및 도 2b는 도 1a와 일치하는 금속 절연 테스트 회로의 일부 실시 예의 레이아웃 뷰를 도시한다. 도 2a는 레이아웃 뷰의 하부 층을 도시하고, 도 2b는 레이아웃 뷰의 상부 층을 도시한다.
도 3a-3d는 도 2a-2b의 레이아웃 뷰에 대응하는 일련의 단면도를 도시한다.
도 4는 금속 절연 테스트 회로를 사용하는 일부 실시 예의 흐름도를 도시한다.
도 5-7은 도 4와 일치하는 금속 절연 테스트 회로를 사용하기 위한 흐름의 일부 실시 예의 일련의 레이아웃 뷰를 도시한다.
도 8은 일부 실시 예에 따른 금속 절연 테스트 회로의 일부 실시 예의 다른 레이아웃 뷰를 도시한다.
도 9a-9d는 도 8의 레이아웃 뷰에 대응하는 일련의 단면도를 도시한다.
도 10a는 n형 트랜지스터들로만 구성된 금속 절연 테스트 회로의 일부 실시 예들을 도시한다.
도 10b는 p형 트랜지스터들로만 구성된 금속 절연 테스트 회로의 일부 실시 예를 도시한다.
도 11a-11b는 도 10a의 금속 절연 테스트 회로의 일부 실시 예와 일치하는 레이아웃 뷰를 제공한다.
도 12는 일부 실시 예에 따른 집적 회로 설계 및/또는 제조 공정에서 금속 누설 전류를 특성화하기(characterize) 위한 시스템을 도시한다.
본 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 제1 피처 및 제2 피처 사이에 추가 피처가 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로 하며, 논의된 다양한 실시 예들 및/또는 구성들 간의 관계를 그 자체로 나타내지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "하부에(lower)", "상부에(above)" "상부에(upper)" 등과 같이 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위하여 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 부가하여 사용 시 또는 작동 중에 디바이스 또는 장치의 상이한 방향을 포함하도록 의도된다. 디바이스 또는 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(descriptor)도 마찬가지로 유사하게 해석될 수 있다. 또한, "제1", "제2", "제3", "제4" 등의 용어는 단지 일반적인 식별자일 뿐이며, 이와 같이 다양한 실시 예에서 상호 교환될 수 있다. 예를 들어, 일부 실시 예에서 요소는 "제1" 요소로 지칭될 수 있지만, 그 요소는 다른 실시 예에서는 "제2" 요소로 지칭될 수 있다.
집적 회로는 통상적으로 반도체 기판 내에 또는 반도체 기판 위에 배치된 수백만 또는 수십억 개의 트랜지스터를 포함한다. 각각의 트랜지스터는 전형적으로 기판 내에 주입되거나 기판 내 또는 기판 위에 에피택셜 성장되는 고도로 도핑된 영역인 한 쌍의 소스/드레인 영역, 및 소스/드레인 영역 사이에 배치된 게이트 영역을 포함한다. BEOL(back-end-of-line) 금속화(metallization) 스택이 기판 위에 배치되고, 트랜지스터를 서로 전기적으로 결합하여 원하는 기능을 구현한다. BEOL 금속화 스택은 반도체 기판 위에 배치되고 층간 유전체(inter layer dielectric, ILD) 층에 의해 서로 절연되는 복수의 도전성 상호 접속(interconnect) 층을 포함한다. 다양한 실시 예에서, ILD 층은 로우-k(low-k) 유전체 층(즉, 유전 상수가 약 3.9 미만인 유전체), 울트라 로우-k(ultra low-k) 유전체 층, 또는 산화물(예를 들어, 이산화규소) 중 하나 이상을 포함할 수 있다. 복수의 도전성 상호 접속 층은 금속 배선 및 금속 비아의 교호 층을 포함한다. 금속 층은 일반적으로 BEOL 스택에서 그들의 위치를 반영하기 위해 증가되는 이름으로 지정된다. 예를 들어, 금속1(또는 금속0) 층은 기판에 가장 가깝고, 금속2 층은 금속1 층 위에 형성될 수 있고, 금속3 층은 금속2 층 위에 형성될 수 있다. 각각의 금속 층은 다른 금속 층 상의 배선과 결합하여 트랜지스터를 회로도에 따라 서로 접속시키는 배선을 포함한다.
트랜지스터 및 그 BEOL 금속화 피처는 기술 노드가 더 작은 피처 크기로 갈수록 보다 조밀하게 패킹되고 있다. 이러한 증가된 밀도는 IC에 주어진 풋 프린트에 대해 더 많은 기능성을 제공하고 각 트랜지스터에 대한 작동 전압과 전력 소비를 감소시키는 경향이 있다. 그러나, 증가된 밀도는 또한 트랜지스터들 사이에서 및/또는 BEOL 금속화 특징들 내에서 증가된 누설 전류에 대한 가능성을 야기한다. 예를 들어, 금속1 층의 인접한 금속 배선이 서로 매우 가깝다는 사실로 인하여, 누설 전류에 대한 위험이 증가할 수 있어서, 전자가 한 금속1 배선으로부터 인접한 금속1 배선으로 우연히 "누출(leak)"될 수 있다. 예를 들어, 집적 회로의 동작 중에, 다양한 트랜지스터들 사이 및/또는 BEOL 상호 접속 구조 내의 비아들 및/또는 금속 배선들 사이에 바이어스는 상이한 전압으로 바이어스된다. 존재하는 전압 조건 및 유전체 구조의 완전성에 따라, 바람직하지 않은 누설 전류가 트랜지스터들 사이 및/또는 BEOL 상호 접속 구조 내의 비아들 및/또는 금속 배선들 사이에서 발생할 수 있다. 이 누설 전류는 디바이스 성능을 저하시킬 수 있다. 따라서, 웨이퍼 상에 제조되는 트랜지스터의 수 및 밀도로 인해, IC 설계 자체를 정확하게 특성화하고/하거나 IC 설계를 제조하기 위해 사용된 제조 공정을 정확하게 특성화하기 위해 누설 전류에 대한 테스트가 중요하다.
본 개시에서, SRAM 구조와 같은 메모리 구조는 매우 높은 피처 밀도를 갖는다는 것이 인식되어 왔다. 이는 메모리 구조가 종종 칩 상의 다른 영역과는 상이한 설계 룰을 사용하기 때문이고(예를 들어, 칩 상의 SRAM은 칩 상의 로직 영역과 상이한 설계 룰을 가짐), 이는 메모리 구조를 위한 초고밀도(ultra-dense) 레이아웃을 용이하게 한다. 이것은 메모리 구조가 작은 칩 풋 프린트에 많은 양의 데이터를 저장할 수 있게 하는 데 유리하지만, 메모리 구조가 칩의 다른 영역보다 누설 전류의 영향을 받기 쉽게 한다는 면에서 잠재적으로 해를 끼칠 수 있다. 다양한 실시 예들에서의 본 개시는 이를 이용하고 레이아웃 간격의 관점에서 실제 메모리 구조와 유사한 의사 메모리 구조를 제공한다. 그러나, 동작 중에 데이터를 저장하는 실제 메모리 구조로 사용되기보다는, 이러한 의사 메모리 구조는 IC의 설계에서의 누설 전류를 특성화하고/하거나 IC를 제조하기 위해 사용된 제조 공정을 특성화하기 위해 단독으로 사용된다. 예를 들어, 의사 SRAM 구조는 실제 SRAM 셀과 동일한 위치, 크기 및 형상을 갖도록 레이아웃된 트랜지스터를 포함할 수 있지만, 의사 SRAM 구조에서 트랜지스터의 동작 가능 결합은 실제 SRAM 셀에 비해 "끊어질(broken)" 수 있다 - 예를 들어 콘택은 의사 SRAM 구조의 레이아웃으로부터 선택적으로 제거될 수 있다. 콘택을 제거함으로써 다양한 바이어스 조건이 이러한 의사 SRAM 구조에 인가될 수 있으며, 이들 의사 SRAM 구조에 대한 누설 전류가 각각의 바이어스 조건에 대해 측정된다. 이러한 방식으로, 본 개시의 의사 SRAM 구조는 설계가 제조되는 제조 공정뿐만 아니라 설계(예를 들어, 실제 SRAM 셀)에 대한 누설 전류의 특성화를 용이하게 한다. 예를 들어, 금속1과 금속2 사이에 ILD 층이 형성되는 것에 의해 품질 문제가 있는 경우, 본 명세서에 제공된 의사 SRAM 구조 및 테스트 방법은 이 문제를 검출할 수 있고, IC 설계 및/또는 제조 공정이 이 문제를 완화하기 위해 변경될 수 있게 한다.
도 1a는 금속 절연 테스트 회로(100)의 일부 실시 예의 개략도를 도시하는데, 이는 SRAM 셀과 실질적으로 동일하지만 테스트 바이어싱이 인가될 수 있도록 다양한 도전 경로가 제거된 개략도(schematic) 및 레이아웃을 갖는다. 따라서, 도 1a는 의사 SRAM 셀 또는 구조의 예이다. 금속 절연 테스트 회로(100)는 제1 n형 액세스 트랜지스터(102) 및 제2 n형 액세스 트랜지스터(112)를 포함하는 6개의 트랜지스터로 구성된다. 금속 절연 테스트 회로(100)는 또한 제1 n형 데이터 저장 트랜지스터(104), 제2 n형 데이터 저장 트랜지스터(110), 제1 p형 데이터 저장 트랜지스터(106), 및 제2 p형 데이터 저장 트랜지스터(108)를 포함한다. 각각의 트랜지스터는 소스를 가지고(예를 들어, 제1 트랜지스터(102)는 소스(s1)를 가지고, 제2 트랜지스터(104)는 소스(s2)를 가지고), 각각의 트랜지스터는 드레인을 가진다(예를 들어, 제1 트랜지스터(102)는 드레인(d1)을 가지고, 제2 트랜지스터(104)는 드레인(d2)을 갖는다).
제1 n형 데이터 저장 트랜지스터(104) 및 제1 p형 데이터 저장 트랜지스터(106)는 제1 의사-인버터(114)를 형성하고, 제2 n형 트랜지스터(110) 및 제2 p형 트랜지스터(108)은 제2 의사-인버터(116)를 형성한다. 제1 의사-인버터(114)는 제2 의사-인버터(116)와 교차 결합되어, 상보적인 데이터 저장 노드(N1, N2)를 설정한다. 워드 라인(WL)은 액세스 트랜지스터(102, 112)의 게이트에 결합되고, 한쌍의 상보 비트 라인(BL, BLB)은 셀의 외측 에지를 따라 연장된다.
(도 1b에 도시된) 실제 SRAM 셀(100B)에서, 비트 라인(BL)은 제1 액세스 트랜지스터(102)의 소스 영역(s1)에 결합되고, 워드 라인(WL)의 어써션(assertion)에 의해 제1 데이터 저장 노드(N1)에 선택적으로 결합될 수 있다. 그러나, 도 1a의 본 금속 절연 테스트 회로(100)에서, BL은 제1 액세스 트랜지스터(102)의 드레인(d1)으로부터 갭(118) 만큼 이격되고, 저장 노드(N1)는 제1 액세스 트랜지스터(102)의 소스(s1)으로부터 갭(120) 만큼 이격된다. 유사하게, 도 1b의 실제 SRAM 셀(100B)에서, 비트 라인-바(bitline-bar, BLB)는 제2 액세스 트랜지스터(112)의 드레인에 결합되고, 워드 라인(WL)의 어써션에 의해 제2 데이터 저장 노드(N2)에 선택적으로 결합될 수 있다. 그러나, 도 1a의 본 금속 절연 테스트 회로(100)에서, BLB는 제2 액세스 트랜지스터(112)의 드레인(d6)으로부터 갭(122) 만큼 이격되고, 저장 노드(N2)는 제2 액세스 트랜지스터(112)의 소스(s6)으로부터 갭(124) 만큼 이격된다. 따라서, 실제 SRAM 셀에 비해, 다양한 도전 경로가 도 1a의 의사 SRAM 셀에서 제거되었다.
아래에서 더 자세히 이해되는 바와 같이, 갭(118, 120, 122, 124)은 금속 절연 테스트가 인가될 수 있도록, 다양한 바이어스 조건이 금속 절연 테스트 회로(100)에 인가되는 것을 용이하게 한다. 이러한 바이어스 조건의 인가는 이 금속 절연 테스트 회로(100) 내의 누설 전류가 테스트 동안 신뢰성 있는 방법으로 측정되도록 한다. 또한, SRAM 레이아웃 설계 룰에 따라 금속 절연 테스트 회로가 레이아웃되기 때문에, 도전 피처 사이의 피처 크기와 간격이 매우 작아서, 다른 더 큰 피처(예를 들어, 칩 상의 논리 회로)가 누설 전류에 대해 평가되었던 것보다, 누설 전류의 더 양호한 평가를 제공한다.
일부 실시 예들에서, 금속 절연 테스트 회로(100)는 IC의 제1 영역에 배치되는 반면, 하나 이상의 SRAM 셀들(100B)은 IC의 제2 영역에 배치된다는 것을 인식할 것이다. 따라서, IC는 하나 이상의 완전히 기능적인 SRAM 셀(100B) 및 하나 이상의 금속 절연 테스트 회로(100)를 포함할 수 있으며, 이들 모두는 초고밀도 피처 크기 및 작은 간격을 허용하도록 최적화된 제1 세트의 설계 룰을 사용하여 검증된다. 또한 IC는 SRAM 셀 및 금속 절연 테스트 회로처럼 작거나 조밀하게 패킹된 피처를 허용하지 않는 제2 세트의 설계 룰을 사용하여 검증되는 로직 회로 및/또는 다른 회로를 포함할 수 있다. 따라서, 로직 및/또는 다른 회로는 SRAM 셀 및 금속 분리 회로와 비교하여 IC 상에 더 크고 덜 조밀하게 패킹된 피처 크기를 갖는다.
도 2a-2b는 금속 절연 테스트 회로(100)의 일부 실시 예와 일치하는 레이아웃 뷰(200A, 200B)를 제공한다. 보다 구체적으로, 도 2a는 레이아웃의 하부(lower) 층(200A)을 도시하고, 도 2b는 레이아웃의 상부(upper) 층(200B)을 도시한다. 도 2a의 하부 층은 활성 층(202), 게이트 층(204), 콘택 층(206) 및 금속1 층(208)을 포함한다. 도 2b의 상부 층은 금속1 층(208), 비아(210) 및 금속2 층(212)을 포함한다. 따라서, 상부 층(200B)은 하부 층(200A) 상부에 중첩되어, 도 1의 개략도와 일치하여 동작 가능하게 결합된 6개의 트랜지스터(102, 104, 106, 108, 110 및 112)로 이루어진 레이아웃을 제공할 수 있다. 명료성을 위해, 도 2a-2b에서, 금속1 층(208)은 레이아웃들(200A, 200B) 모두에서 재생되어 다양한 피처들/층들의 서로와의 정렬을 명확하게 나타낼 수 있으며, 추가의 층들이 또한 존재할 수 있지만 명료함의 목적으로 생략되었다는 것을 인식할 것이다.
도 2a를 참조하면, (도 1a의 개략도 내의 동일한 트랜지스터에 해당하는) 도 2a의 트랜지스터(102, 104, 106, 108, 110 및 112)는 게이트 층(204)에 의해 브리지된 활성 영역(202)에 의해 형성된다. 활성 영역(202)은 p형 활성 영역(202a) 및 n형 활성 영역(202b)을 포함한다. 트랜지스터(102, 104, 106, 108, 110, 및 112)의 활성 영역(202)의 길이 방향 축은 평행하다. 게이트 층(204)은 활성 영역(202)의 길이 방향 축을 가로질러 이어진다. 트랜지스터(102, 104, 106, 108, 110, 및 112)의 게이트의 형성에 더하여, 게이트 층(204)은 공통 게이트 단자들을 함께 결합함으로써 트랜지스터(102, 104, 106, 108, 110, 및 112)를 상호 접속한다. 게이트 층(204)은 구현에 따라 폴리실리콘 및/또는 금속으로 만들어질 수 있다. 콘택(206)은 활성 영역들(202) 및/또는 게이트 층(204)을 제1 금속 라인들(208)(예컨대, 금속1 층)에 전기적으로 결합시킨다.
도 2b를 참조하면, 비아(210)는 제1 금속 라인(208)(예를 들어, 금속1 층)을 제2 금속 라인(212)(예를 들어, 금속2 층)에 전기적으로 결합시킨다. 도 2b에서 알 수 있는 바와 같이, 가장 근접한 이웃하는 금속1 라인은 근접하게 이격된 에지를 갖는다. 또한 금속2 라인은 전압 바이어스가 인가될 수 있는 핀, 즉 제1 핀(pin1), 제2 핀(pin2), 제3 핀(pin3) 및 제4 핀(pin4)에 대응한다. 본 명세서에서 추가로 설명된 도 5-7은 누설 전류를 테스트하기 위해 이들 핀에 바이어스가 어떻게 인가되는지 설명할 것이다.
그러나, 도 5-7로 돌아가기 전에, 도 3a-3d는 도 2a-2b에 도시된 단면 라인을 따라 도시된 바와 같이, 금속 절연 테스트 회로(100)의 단면도를 도시한다. 도 3a-3d에 도시된 바와 같이, 활성 층(202)은 반도체 기판(302) 내에 형성될 수 있고 게이트 층(204)은 기판 위에 형성될 수 있고 게이트 유전체(예를 들어, 304) 및 도전성 게이트 전극(예를 들어, 306)을 포함할 수 있다. 금속1 층(208)은 게이트 층(204) 위에 배치될 수 있고, 금속2 층(212)은 금속1 층(208) 위에 형성될 수 있다. 콘택(206)은 금속1 층(208)을 활성 층(202)에 결합하고/하거나 금속1 층을 게이트 층(204)에 결합한다. 비아(210)는 금속2 층(212)을 금속1 층(208)에 결합한다.
가장 근접한 제1 금속 라인(208)의 이웃 에지의 가까운 측면 근접은 디바이스 동작 동안 금속1 누설 전류를 야기할 수 있다. 이러한 누설 전류의 정도를 측정하기 위해, 본 개시의 양태들은 금속 절연 테스트 회로의 핀들에 다양한 전압 바이어스 조건들을 인가함으로써 이 누설 전류를 측정하는 기술들을 제공한다. 이러한 금속 절연 테스트 회로(100)는 몇몇 콘택이 제거되었지만(종래의 SRAM 셀의 콘택이 제거된 위치가 갭(118, 120, 122 및 124)에 대응함), SRAM 셀에 대한 피처의 간격을 모방한 레이아웃을 갖기 때문에, 금속 절연 테스트 회로는 실제 SRAM 셀에서의 누설 전류의 정확한 묘사를 제공한다. 따라서, 금속 절연 테스트 회로(100)가 SRAM 셀과 동일한 칩 상에 있을 때, 금속 절연 테스트 회로(100)의 레이아웃은 SRAM 셀의 레이아웃과 동일하며, 트랜지스터 및 상호 접속 층의 전체 크기 및 위치 및 간격을 포함하며, 금속 절연 테스트 구조(100)가 이들 위치에서 콘택이 결여된 반면, SRAM 셀(100B)은 위치(118, 120, 122 및 124)에 콘택을 갖는다는 점을 제외한다. 다음 도면들은 이러한 기술을 구현하는 방법에 대한 몇 가지 예를 보여준다.
도 4는 금속 절연 테스트 회로의 사용에 의해 SRAM 셀이 제조되는 제조 공정에 대해 그리고 SRAM 셀에 대해 누설 전류를 특성화하는 방법을 도시하는 흐름도(400)를 제공한다.
402에서, 제1 바이어스 조건이 금속 절연 테스트 회로의 제1 핀 및 제2 핀에 인가되고, 제1 바이어스 조건이 인가되는 동안 제1 누설 전류가 측정된다. 일부 실시 예에서, 금속 절연 테스트 회로는 도 1a 및 도 2a-2b에서 이전에 설명된 바와 같이, 하나 이상의 콘택이 제거된 SRAM 셀이다. 따라서, 금속 절연 테스트 회로는 트랜지스터 레이아웃 및 그 금속 층과 디바이스 피처 사이의 간격 면에서 SRAM 셀에 해당하지만, 콘택이 제거되었기 때문에 기능적 SRAM 디바이스는 아니다. 이 단계의 예가 본 명세서에서 도 5에 더 도시되어 있다.
404에서, 제2 바이어스 조건이 금속 절연 테스트 회로의 제2 핀 및 제3 핀 에 인가되고, 제2 바이어스 조건이 인가되는 동안 제2 누설 전류가 측정된다. 이 단계의 예가 본 명세서에서 도 6에 더 도시되어 있다.
406에서, 제3 바이어스 조건이 금속 절연 테스트 회로의 제2 핀 및 제4 핀에 인가되고, 제3 바이어스 조건이 인가되는 동안 제3 누설 전류가 측정된다. 이 단계의 예가 본 명세서에서 도 7에 더 도시되어 있다.
408에서, 금속 절연 테스트 회로를 제조하는데 사용된 금속 절연 테스트 회로 및/또는 제조 공정은 제1, 제2 및 제3 누설 전류에 기초하여 특성화된다. 그 다음, 이 특성화에 기초하여, 제조 공정에서 사용되는 SRAM 셀에 대한 설계 및/또는 제조 공정 파라미터가 특성화에 기초하여 수정될 수 있다. 예를 들어, 설계의 금속1 층이 과도한 누설 전류를 나타내는 것으로 특성화가 보여준다면, SRAM 셀의 설계 레이아웃을 변경하여 금속1 라인의 가장 인접한 이웃 에지 사이의 측면 간격을 증가시킬 수 있다. 대안으로, SRAM 셀의 설계 레이아웃을 변경하는 대신에, 제조 공정이 변경되어 유전 상수를 감소시키고/시키거나 SRAM 설계와 관련된 다른 공정 문제를 해결하여 누설 전류를 감소시킬 수 있다.
도 5-7은 도 1 및 도 2a-2b에 앞서 도시되고 기술된 금속 절연 테스트 회로(100)로 도 4와 일치하는 방법(400)을 집합적으로 도시하는 일련의 레이아웃 뷰(500-700)를 도시한다. 이 방법은 금속 절연에 대한 누설 전류(이 예에서 금속1 누설 전류)를 특성화하기 위해 노력하기 때문에, 도 5-7의 레이아웃 뷰는 명확성을 위해 도 2a-2b로부터의 금속1 및 금속2 층만을 보여준다.
도 5에서, 제1 바이어스 조건은 금속 절연 테스트 회로의 제1 핀(pin1) 및 제2 핀(pin2)에 인가된다. 따라서, 예를 들어, 제1 핀(pin1)에 고전압이 인가되고 제2 핀(pin2)에 낮은 전압이 인가된다. 제1 핀(pin1)은 비아(506, 508)를 통해 금속1 피처(502, 504)에 결합된다; 제2 핀(pin2)은 비아(514, 516)를 통해 금속1 피처(510, 512)에 결합된다. 전압 바이어스 및 금속1 피처들(502, 504 및 510, 512)의 가까운 근접성 때문에, 제1 바이어스 조건은 금속1 피처 사이에 제1 누설 전류(i1)를 유도할 수 있다. 일부 예에서, 제1 바이어스 조건은 대략 6볼트(V) 내지 대략 30V의 범위의 전압을 제1 핀(pin1)에 인가함으로써 구현될 수 있으며, 일부 실시 예에서는 대략 14V가 제1 핀(pin1)에 인가된다. 바이어스 조건은 또한 제2 핀(pin2)에 0V의 전압을 인가할 수 있는 반면, 제3 핀(pin3) 및 제4 핀(pin4)은 플로팅 상태로 남겨진다. 다른 조건/전압은 이 개시의 범위 내에 있으며, 이들 예시적인 전압은 어떠한 방식으로도 제한하지 않는다. 도 2a-2b를 참조하여 도 5를 검토함으로써 이해할 수 있는 바와 같이, pin1은 금속 절연 테스트 회로의 WL 및 Vss 노드에 묶여 있는 반면, pin2는 데이터 저장 노드 2(N2) 및 BL에 묶여 있다. 따라서, 이 제1 바이어스 조건을 금속 절연 테스트 회로에 인가하는 것은 SRAM 셀의 WL/VSS 노드와 N2/BL 노드 사이의 누설 전류를 특성화하는데 사용된다.
도 6에서, 제2 바이어스 조건은 금속 절연 테스트 회로의 제2 핀(pin2) 및 제3 핀(pin3)에 인가된다. 따라서, 제3 핀(pin3)에는 고전압이 인가되고, 제2 핀(pin2)에는 저전압이 인가된다. 제2 핀은 여전히 비아(514, 516)를 통해 금속1 피처(510, 512)에 결합되는 반면; 제3 핀은 비아(522, 524)를 통해 금속1 피처(518, 520)에 결합된다. 전압 바이어스 및 금속1 라인들의 서로 가까운 근접성 때문에, 제2 바이어스 조건은 금속1 피처(510, 512 및 518, 520) 사이에 제2 누설 전류(i2)를 유도할 수 있다. 일부 예에서, 제2 바이어스 조건은 제3 핀에 약 14V의 전압을 인가하고 제2 핀에 0V의 전압을 인가함으로써 구현될 수 있는 반면, 제1 핀 및 제4 핀은 플로팅 상태로 남겨진다. 도 2a-2b를 참조하여 도 6을 검토함으로써 이해할 수 있는 바와 같이, pin3은 금속 절연 테스트 회로의 VDD 노드에 묶여 있는 반면, pin2는 데이터 저장 노드 2(N2) 및 BL에 묶여 있다. 따라서, 이 제2 바이어스 조건을 금속 절연 테스트 회로에 인가하는 것은 SRAM 셀의 N2/BL(pin2)와 VDD(pin3) 노드 사이의 누설 전류를 특성화하는데 사용된다.
도 7에서, 제3 바이어스 조건은 금속 절연 테스트 회로의 제2 핀(pin2)과 제4 핀(pin4)에 인가된다. 따라서, 제4 핀(pin4)에는 고전압이 인가되고, 제2 핀(pin2)에는 저전압이 인가된다. 제2 핀은 여전히 비아(514, 516)를 통해 금속1 피처(510, 512)에 결합되는 반면; 제4 핀은 비아(530, 532)를 통해 금속1 피처(526, 528)에 결합된다. 전압 바이어스 및 금속1 라인들의 서로 가까운 근접성 때문에, 제3 바이어스 조건은 금속1 피처(510, 512) 사이에 제3 누설 전류(i3)를 유도할 수 있다. 일부 예에서, 제3 바이어스 조건은 제4 핀에 약 14V의 전압을 인가하고 제2 핀에 0V의 전압을 인가함으로써 구현될 수 있는 반면, 제1 핀 및 제3 핀은 플로팅 상태로 남겨진다. 도 2a-2b를 참조하여 도 5를 검토함으로써 이해할 수 있는 바와 같이, pin4는 데이터 저장 노드 1(N1) 및 BLB에 묶여 있는 반면, pin2는 데이터 저장 노드 2(N2) 및 BL에 묶여 있다. 따라서, 이 제3 바이어스 조건을 금속 절연 테스트 회로에 인가하는 것은 SRAM 셀의 N2/BL(pin2)와 N1/BLB(pin 4) 노드 사이의 누설 전류를 특성화하는데 사용된다.
다시, 이러한 누설 전류 i1(도 5), i2(도 6) 및 i3(도 7)은 (몇몇 콘택이 제거된 SRAM 레이아웃에 따라 레이아웃된) 금속 절연 테스트 회로(100) 상에서 측정되고, 금속 절연 테스트 회로 및/또는 SRAM을 제조하는데 사용되는 SRAM 레이아웃 및/또는 제조 공정을 수정하는데 궁극적으로 사용될 수 있다. 예를 들어, 특성화가 제1 측정된 누설 전류(i1)가 최대 수용 누설 전류(maximum accept leakage current)보다 큰 것을 나타내면, SRAM 셀의 설계 레이아웃은 금속1 피처(502, 504 및 510, 512)의 가장 인접한 이웃 에지들 사이의 측면 간격을 증가시키도록 변경될 수 있다. 유사하게, 특성화가 제2 측정된 누설 전류(i2)가 최대 수용 누설 전류보다 큰 것을 나타내면, SRAM 셀의 설계 레이아웃은 금속1 피처(510, 512 및 518, 520)의 가장 인접한 이웃 에지들 사이의 측면 간격을 증가시키도록 변경될 수 있다. 또한, 특성화가 제3 측정된 누설 전류(i3)가 최대 수용 누설 전류보다 큰 것을 나타내면, SRAM 셀의 설계 레이아웃은 금속1 피처(502, 504 및 526, 528)의 가장 인접한 이웃 에지들 사이의 측면 간격을 증가시키도록 변경될 수 있다.
도 8은 본 개시에 따른 금속 절연 테스트 회로(800)의 일부 다른 실시 예의 레이아웃 뷰를 도시한다. 그러나, 도 8은 도 2a-2b에 이전에 설명된 레이아웃(200A, 200B)과 유사한 반면, 도 2a-2b는 하부 층(도 2a)과 상부 층(도 2b)으로 나뉘어 있었다. 도 8은 하나의 도면에서 모든 층의 정렬을 보여주기 위하여 단일 레이아웃 뷰에서 하부 층과 상부 층을 도시한다. 또한, 도 2a-2b에서 이전에 기술된 피처에 부가하여, 도 8은 또한 레이아웃의 제1 에지(803)에 추가적인 p-웰 영역(802); 레이아웃의 제2 에지(805)에 추가적인 p-웰 영역(804); 제3 에지(807)에서 추가적인 n-웰 영역(806) 및 레이아웃의 제4 에지(809)에서 추가적인 n-웰 영역(808)을 포함한다. 추가적인 p-웰 영역(802, 804) 및 추가적인 n-웰 영역(806, 808)은 금속 절연 테스트 회로의 6개의 트랜지스터(102, 104, 106, 108, 110 및 112)를 측 방향으로 둘러싸는 링을 형성할 수 있다.
도 8은 콘택이 제거된 단일 SRAM 셀에 대응하는 금속 절연 테스트 회로를 둘러싸는 링을 형성하는 추가적인 p-웰 영역(802, 804) 및 추가적인 n-웰 영역(806, 808)을 도시하지만; 다른 실시 예에서, 802-808에 의해 형성된 링은 콘택이 각각 제거된 다수의 SRAM 셀의 어레이에 대응하는 금속 절연 테스트 회로를 측 방향으로 둘러싸고 있다. 예를 들어, 일부 실시 예들에서, 802-808에 의해 형성된 링은 실제 SRAM 셀들이 어레이로 배열될 때 누설 전류의 보다 정확한 표현을 제공할 수 있기 때문에 10,000개의 SRAM 셀들과 같은 콘택이 제거된 수천 개의 SRAM 셀들을 둘러싸고 있다. 예를 들어, 단일 SRAM 셀만이 링(예를 들어, 웰 영역들(802, 804, 806, 808)로 구성된 링)에 의해 둘러싸일 때와 대비하여, 다수의 SRAM 셀들의 어레이가 링에 의해 둘러싸일 때, 구조들 사이에 많은 작은 차이가 발생할 수 있다. 예를 들어, 단일 SRAM 셀과 SRAM 어레이 사이의 화학-기계-평탄화-로딩 차이로 인해 층 두께의 변화가 발생할 수 있으므로, 링 구조에 의해 둘러싸인 SRAM 어레이는 실제 SRAM 어레이에서 층들(예를 들어 유전체 층들)의 실제 두께와 더 유사하다. 또한, 단일 독립형 SRAM 셀 대 SRAM 셀의 어레이에서 전기 역학으로 인한 전기장 에지 효과의 변화는 전류 누설의 작은 차이를 초래할 수 있으며, 웰 영역(802, 804, 806, 808)으로 구성된 링에 의해 둘러싸인 SRAM 셀의 어레이는 실제 SRAM 어레이의 전류 누설을 더 가까이 흡사하다.
도 9a-9d는 도 8에 도시된 단면 라인을 따라 도시된 바와 같이, 금속 절연 테스트 회로(800)의 단면도를 도시한다. 도 9a에서 알 수 있는 바와 같이, 콘택(810)은 pin1을 추가적인 p형 영역(802)에 저항적으로(ohmically) 결합한다. 도 9d에서 알 수 있는 바와 같이, 콘택(812)은 pin4를 추가적인 n형 영역(808)(도 9d의 파선으로 표시됨)에 결합하는데, 이는 피처(812 및 808)가 단면 라인(GG-HH) 외부에 있기 때문이다.
다시, 누설 전류(i1, i2 및 i3)는 도 4의 방법에 따라 (몇몇 콘택이 제거된 SRAM 레이아웃에 따라 레이아웃된) 금속 절연 테스트 회로(800) 상에서 측정될 수 있다. 누설 전류(i1, i2, 및 i3)는 그 후 SRAM 레이아웃을 수정하고/하거나 금속 절연 테스트 회로(및/또는 실제 SRAM 셀)를 제조하는데 사용되는 제조 공정을 수정하는데 사용될 수 있다.
도 10a는 금속 절연 테스트 회로(1000A)의 몇몇 대안적인 실시 예의 개략도를 도시한다. 이 금속 절연 테스트 회로(1000A)는 실제 SRAM 셀(도 1b 참조)과 실질적으로 동일한 개략도를 가지지만, 실제 SRAM 셀에서와 같이 p형 트랜지스터와 n형 트랜지스터의 혼합을 갖기보다는, 이 금속 절연 테스트 회로(1000A)는 n형 트랜지스터들로만 구성된다.
금속 절연 테스트 회로(1000A)는 제1 n형 액세스 트랜지스터(1002) 및 제2 n형 액세스 트랜지스터(1012)를 포함하는 6개의 n형 트랜지스터로 구성된다. 금속 절연 테스트 회로(1000A)는 또한 제1 n형 데이터 저장 트랜지스터(1004), 제2 n형 데이터 저장 트랜지스터(1006), 제3 n형 데이터 저장 트랜지스터(1008) 및 제4 n형 데이터 저장 트랜지스터(1010)를 포함한다. 각 트랜지스터는 소스를 가지고(예를 들어, 제1 액세스 트랜지스터(1002)는 소스(s1)을 가지고, 제1 n형 데이터 저장 트랜지스터(1004)는 소스(s2)를 가지고), 각 트랜지스터는 드레인을 가진다(예를 들어, 제1 액세스 트랜지스터(1002)는 드레인(d1)을 가지고, 제1 n형 데이터 저장 트랜지스터(1004)는 드레인(d2)을 갖는다.)
제1 n형 데이터 저장 트랜지스터(1004) 및 제2 n형 데이터 저장 트랜지스터(1006)는 제1 의사-인버터(1014)를 형성하고, 제3 n형 데이터 저장 트랜지스터(1008) 및 제4 n형 데이터 저장 트랜지스터(1010)는 제2 의사-인버터(1016)를 형성한다. 제1 의사-인버터(1014)는 제2 의사-인버터(1016)와 교차 결합되어, 이에 의해 상보적인 데이터 저장 노드(N1, N2)를 확립한다. 워드 라인(WL)은 액세스 트랜지스터(1002, 1012)의 게이트에 결합되고, 한 쌍의 상보 비트 라인(BL, BLB)은 셀의 외측 에지를 따라 연장된다.
대안으로, 금속 절연 테스트 회로(1000A)의 예시된 n형 트랜지스터 각각은 도 10b의 금속 절연 테스트 회로(1000B)에 도시된 것과 같은 p형 트랜지스터로 대체될 수 있다. 금속 절연 테스트 회로(1000B)는 제1 p형 액세스 트랜지스터(1002b) 및 제2 p형 액세스 트랜지스터(1012b)를 포함하는 6개의 p형 트랜지스터로 구성된다. 금속 절연 테스트 회로(1000B)는 또한 제1 p형 데이터 저장 트랜지스터(1004b), 제2 p형 데이터 저장 트랜지스터(1006B), 제3 p형 데이터 저장 트랜지스터(1008B) 및 제4 p형 데이터 저장 트랜지스터(1010b)를 포함한다.
도 11a-11b는 금속 절연 테스트 회로(1000A)의 일부 실시 예와 일치하는 레이아웃 뷰(1100A, 1100B)를 제공한다. 보다 구체적으로, 도 11a는 레이아웃의 하부 층(1100A)을 도시하는 반면, 도 11b는 레이아웃의 상부 층(1100B)을 도시한다. 도 11a의 하부 층은 활성 층(202), 게이트 층(204), 콘택 층(206), 및 금속1 층(208)을 포함한다. 도 11b의 상부 층은 금속1 층(208), 비아(210) 및 금속2 층(212)을 포함한다. 따라서, 도 10a의 개략도(1000A)와 일치하게 동작 가능하게 결합된 6개의 n형 트랜지스터(1002, 1004, 1006, 1008, 1010, 및 1012)로 구성된 레이아웃을 제공하기 위하여 상부 층(1100B)이 하부 층(1100A) 위에 중첩될 수 있다. 명료성을 위해, 도 11a-11b에서, 금속1 층(208)은 다양한 피처들/층들의 서로의 정렬을 명확하게 묘사하기 위해 두 레이아웃(1100A, 1100B)에서 재현되었으며, 추가적인 층들이 또한 존재할 수 있지만 명료성을 위해 생략되었다는 것을 인식할 것이다.
도 11a를 참조하면, (도 10a의 개략도에서 동일한 트랜지스터에 대응하는) 도 11a의 트랜지스터(1002, 1004, 1006, 1008, 1010 및 1012)는 게이트 층(204)에 의해 브리지된 n형 활성 영역(202b)에 의해 형성된다. 게이트 층(204)은 n형 활성 영역(202b)을 가로 질러 이어진다. 트랜지스터(1002, 1004, 1006, 1008, 1010 및 1012)의 게이트를 형성하는 것 이외에, 게이트 층(204)은 공통 게이트 단자를 함께 결합함으로써 트랜지스터(1002, 1004, 1006, 1008, 1010 및 1012)를 상호 접속한다. 게이트 층(204)은 구현에 따라 폴리실리콘 및/또는 금속으로 만들어질 수 있다. 콘택(118c, 120c, 122c, 124c)뿐만 아니라 콘택(206)은 활성 영역(202) 및/또는 게이트 층(204)을 제1 금속 라인(208)(예컨대, 금속1 층)에 전기적으로 결합한다.
도 11b를 참조하면, 비아(210)는 제1 금속 라인(208)(예를 들어, 금속1 층)을 제2 금속 라인(212)(예를 들어, 금속2 층)에 전기적으로 결합시킨다. 도 2b에서 알 수 있는 바와 같이, 가장 근접한 이웃 금속1 라인은 근접하게 이격된 에지를 갖는다. 또한, 금속2 라인은 전압 바이어스가가 인가될 수 있는 핀, 즉 제1 핀(pin1), 제2 핀(pin2), 제3 핀(pin3) 및 제4 핀(pin4)에 대응한다. 다시, 누설 전류(i1, i2 및 i3)는 금속 절연 테스트 회로(1000A) 상에서 또는 도 4의 방법에 따라 측정될 수 있다. 그 후 누설 전류(i1, i2 및 i3)는 SRAM 레이아웃을 수정하고/하거나 금속 절연 테스트 회로(및/또는 실제 SRAM 셀)를 제조하는 데 사용되는 제조 공정을 수정하는데 사용될 수 있다.
도 12는 집적 회로 설계 및/또는 제조 공정에서 금속 누설 전류를 특성화하기 위한 시스템(1200)을 도시한다. 상기 시스템은 의사 메모리 셀(1202), 테스트 장비(1204) 및 특성화 로직(1206)을 포함한다.
의사 메모리 셀(1202)은 예를 들어, 도 2a-2b에 도시된 바와 같이(예를 들어, 100), 반도체 기판 상에 배치된 복수의 트랜지스터를 포함한다. 따라서, 의사 메모리 셀(1202)은 복수의 금속 라인이 서로 적층되어 복수의 트랜지스터 위에 배치된 상호 접속 구조를 포함한다. 상호 접속 구조는 복수의 개별 금속1 세그먼트와, 복수의 금속1 세그먼트에 결합되는 복수의 핀을 포함한다. 유사 메모리 셀이 다이싱 전에 테스트되는 경우, 기판은 반도체 웨이퍼인 반면, 다른 경우에 기판은 단지 반도체 웨이퍼의 일부분인 절단된(singulated) 다이이다.
테스트 장비(1204)는 외부 집적 회로(IC) 테스트 장비, 온-칩 회로 또는 이들의 조합의 형태를 취할 수 있다. 외부 IC 테스트 장비의 형태인 경우, 테스트 장비(1200)는 테스트 동안에만 의사 메모리 셀의 핀들과 물리적 및 전기적 접촉을 위해 일시적으로 가압되는 핀들 또는 바늘들을 갖는다. 이러한 핀들이 접촉될 때, 바이어싱 회로(1208)는 의사 메모리 셀(1202)의 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하여, 의사 메모리 셀의 제1 금속1 세그먼트와 제2 금속1 세그먼트 사이의 누설 전류를 유도한다(예를 들어, 도 5의 제1 바이어스 조건의 인가를 참조하라). 이러한 제1 전압 바이어스가 인가되는 동안, 누설 전류 측정 회로(1210)는 제1 누설 전류 조건을 측정한다. 제1 누설 전류 조건이 측정된 후에, 바이어싱 회로(1208)는 제2 금속1 세그먼트 및 제3 금속1 세그먼트 사이의 누설 전류를 유도하기 위해 제2 핀 및 제3 핀 양단에 제2 전압 바이어스를 인가한다(예를 들어, 도 6의 제1 바이어스 조건의 인가를 참고하라). 이러한 제2 전압 바이어스가 인가되는 동안, 누설 전류 회로(1210)는 제2 누설 전류를 측정한다. 기술 노드에 대한 누설 전류를 더 잘 특성화하기 위해 추가적인 전압 바이어스 및 해당 추가 누설 전류가 또한 인가/측정될 수도 있다.
그 후 특성화 로직(1206)은 의사 메모리 셀(1202)이 제1 누설 전류 및 제2 누설 전류에 기초하여 제조되는 공정 또는 설계 룰을 특성화한다. 이러한 특성화에 기초하여, 의사 메모리 셀에 대한 설계 및/또는 제조 공정에서 사용되는 제조 공정 파라미터가 특성화에 기초하여 수정될 수 있다. 예를 들어, 특성화가 의사 메모리 셀 설계의 금속1 층이 과도한 누설 전류를 나타내는 것을 보여주면, 의사 메모리 셀(및/또는 실제 메모리 셀 및/또는 논리 트랜지스터)의 설계 레이아웃은 금속1 라인의 가장 인접한 이웃 에지 사이의 측면 간격을 증가시키도록 변경될 수 있다. 대안적으로, 의사 메모리 셀 및/또는 실제 메모리 셀의 설계 레이아웃을 변경하는 대신에 제조 공정은 누설 전류를 감소시키기 위해 유전 상수를 감소시키고/시키거나 실제 메모리 설계의 다른 공정 문제를 해결하도록 변경될 수 있다.
전술한 견지에서, 일부 방법은 반도체 기판 상에 배치된 의사 SRAM 셀을 포함하는 금속 절연 테스트 회로를 수용한다. 의사 SRAM 셀은 복수의 트랜지스터 및 상기 복수의 트랜지스터 위에 배치된 상호 접속 구조를 포함한다. 상호 접속 구조는 의사 SRAM 셀의 복수의 노드에 결합되는 복수의 핀을 포함한다. 제1 전압 바이어스가 복수의 핀 중 제1 및 제2 핀 양단에 인가되고, 제1 전압 바이어스가 인가되는 동안 제1 누설 전류가 측정된다. 제3 및 제4 핀 양단에 제2 전압 바이어스가 인가되고, 제2 전압 바이어스가 인가되는 동안 제2 누설 전류가 측정된다. 의사 SRAM 셀이 제조되는 공정 또는 설계 룰은 제1 누설 전류 및 제2 누설 전류에 기초하여 특성화된다.
일부 다른 실시 예는 누설 전류를 측정하는 시스템에 관한 것이다. 이 시스템은 의사 SRAM 셀, 테스트 회로 및 특성화 로직을 포함한다. 의사 SRAM 셀은 반도체 기판 상에 배치되고, 복수의 트랜지스터 및 복수의 트랜지스터 위의 상호 접속 구조를 포함한다. 상호 접속 구조는 의사 SRAM 셀의 상호 접속 구조에서 복수의 금속1 세그먼트에 결합되는 복수의 핀을 포함한다. 테스트 회로는 제1 금속1 세그먼트 및 제2 금속1 세그먼트 사이에 누설 전류를 유도하기 위하여 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하고, 제1 전압 바이어스가 인가되는 동안 제1 누설 전류를 측정하도록 구성된다. 테스트 회로는 또한 제2 금속1 세그먼트 및 제3 금속1 세그먼트 사이에 누설 전류를 유도하기 위하여 제2 핀 및 제3 핀 양단에 제2 전압 바이어스를 인가하고, 제2 전압 바이어스가 인가되는 동안 제2 누설 전류를 측정하도록 구성된다. 특성화 로직은 제1 누설 전류 및 제2 누설 전류에 기초하여 의사 SRAM 셀이 제조되는 공정 또는 설계 룰을 특성화한다.
다른 실시 예는 금속 절연 테스트 회로에 관한 것이다. 금속 절연 테스트 회로는 복수의 트랜지스터를 포함하는 반도체 기판을 포함한다. 상호 접속 구조는 반도체 기판 위에 그리고 복수의 트랜지스터 위에 배치된다. 상호 접속 구조는 서로 적층된 복수의 금속 층을 포함한다. 복수의 금속 층은 복수의 금속1 세그먼트 및 복수의 금속1 세그먼트 위에 배열된 복수의 금속2 세그먼트를 포함한다. 상호 접속 구조 내의 금속1 세그먼트의 제1 서브 그룹은 상호 접속 구조 내의 금속1 세그먼트의 제2 서브 그룹을 분리하는 비-최소(non-minimun) 측면 간격보다 작은 최소 측면 간격만큼 서로 이격되어 있다. 복수의 핀은 각각 복수의 금속2 세그먼트에 대응한다. 상기 복수의 핀은 제1 전압 바이어스를 인가하여 금속1 세그먼트의 제1 서브 그룹 내의 제1 및 제2 금속1 세그먼트 사이에 제1 누설 전류를 유도하도록 구성되고, 제2 전압 바이어스를 인가하여 금속1 세그먼트의 제1 서브 그룹 내의 제3 및 제4 금속1 세그먼트 사이에 제2 누설 전류를 유도하도록 또한 구성된다.
전술된 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 여기서 다양한 변경, 대체 및 변형을 행할 수 있다는 것을 인식해야 한다.
<부기>
1. 방법에 있어서,
반도체 기판 상에 배치된 의사 SRAM(static random access memory) 셀을 포함하는 금속 절연 테스트 회로(metal isolation test circuit)를 수신하는 단계로서, 상기 의사 SRAM 셀은 복수의 트랜지스터, 및 상기 복수의 트랜지스터 위에 배치된 상호 접속 구조(interconnect structure)를 포함하며, 상기 상호 접속 구조는 상기 의사 SRAM 셀 내의 복수의 노드에 결합된 복수의 핀을 포함하는 것인 상기 수신하는 단계;
상기 복수의 핀 중 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하고, 상기 제1 전압 바이어스가 인가되는 동안 제1 누설 전류를 측정하는 단계;
제3 핀 및 제4 핀 양단에 제2 전압 바이어스를 인가하고, 상기 제2 전압 바이어스가 인가되는 동안 제2 누설 전류를 측정하는 단계; 및
상기 제1 누설 전류 및 상기 제2 누설 전류에 기초하여 의사 SRAM 셀이 제조되는 공정 또는 설계 룰을 특성화(characterize)하는 단계
를 포함하는 방법.
2. 제1항에 있어서,
상기 공정 또는 상기 설계 룰의 특성화에 기초하여, 상기 공정, 상기 설계 룰, 또는 실제 SRAM 셀 설계를 수정하는 단계를 더 포함하는 방법.
3. 제2항에 있어서, 상기 의사 SRAM 셀 및 상기 실제 SRAM 셀 설계는, 서로 동일한 구성에서 레이아웃된 동일한 수의 트랜지스터를 가지지만, 상기 실제 SRAM 셀 설계에 관련하여 상기 의사 SRAM 셀에서 콘택이 선택적으로 제거되는 것인 방법.
4. 제1항에 있어서, 상기 의사 SRAM 셀은 제1 도전형을 각각 갖는 6개의 트랜지스터를 포함하고, 상기 6개의 트랜지스터는, 제1 액세스 트랜지스터, 제2 액세스 트랜지스터, 제1 데이터 저장 트랜지스터, 제2 데이터 저장 트랜지스터, 제3 데이터 저장 트랜지스터, 및 제4 데이터 저장 트랜지스터를 포함하는 것인 방법.
5. 제1항에 있어서, 상기 제1 핀은 제1 금속1 세그먼트에 결합되고, 상기 제2 핀은, 상기 제1 금속1 세그먼트로부터 측 방향으로 이격되고 상기 제1 금속1 세그먼트의 가장 가까운 이웃인 제2 금속1 세그먼트에 결합되어, 상기 제1 전압 바이어스의 인가가 상기 제1 금속1 세그먼트 및 상기 제2 금속1 세그먼트의 가장 가까운 측벽들 사이에서 상기 제1 누설 전류의 적어도 일부를 유도하는 것인 방법.
6. 제1항에 있어서, 상기 제1 전압 바이어스와 상기 제2 전압 바이어스 사이의 차이는 10 볼트보다 큰 것인 방법.
7. 누설 전류를 측정하기 위한 시스템에 있어서,
반도체 기판 상에 배치되고, 복수의 트랜지스터, 및 상기 복수의 트랜지스터 위의 상호 접속 구조를 포함하는 의사 SRAM 셀 - 상기 상호 접속 구조는 상기 의사 SRAM 셀의 상호 접속 구조에서 복수의 금속1 세그먼트에 결합되는 복수의 핀을 포함함 - ;
제1 금속 세그먼트와 제2 금속 세그먼트 사이에 누설 전류를 유도하기 위해 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하고, 상기 제1 전압 바이어스가 인가되는 동안 제1 누설 전류를 측정하고; 상기 제2 금속 세그먼트와 제3 금속 세그먼트 사이에 누설 전류를 유도하기 위해 상기 제2 핀 및 제3 핀 양단에 제2 전압 바이어스를 인가하고, 상기 제2 전압 바이어스가 인가되는 동안 제2 누설 전류를 측정하도록 구성된 테스트 회로; 및
상기 제1 누설 전류 및 상기 제2 누설 전류에 기초하여 상기 의사 SRAM 셀이 제조되는 공정 또는 설계 룰을 특성화하는 특성화 로직
을 포함하는 누설 전류 측정 시스템.
8. 제7항에 있어서, 상기 시스템은 상기 의사 SRAM 셀이 제조되는 상기 공정 또는 설계 룰의 특성화에 기초하여 상기 공정, 상기 설계 룰, 또는 실제 SRAM 셀 설계을 수정하도록 구성되는 것인 누설 전류 측정 시스템.
9. 제8항에 있어서, 상기 의사 SRAM 셀 및 상기 실제 SRAM 셀 설계는 서로 동일한 구성에서 레이아웃된 동일한 수의 트랜지스터를 가지지만, 콘택이 상기 실제 SRAM 셀 설계와 관련하여 상기 의사 SRAM 구조에서 선택적으로 제거되는 것인 누설 전류 측정 시스템.
10. 제7항에 있어서, 상기 의사 SRAM 셀은 제1 도전형을 각각 갖는 6개의 트랜지스터를 포함하고, 상기 6개의 트랜지스터는 제1 액세스 트랜지스터, 제2 액세스 트랜지스터, 제1 데이터 저장 트랜지스터, 제2 데이터 저장 트랜지스터, 제3 데이터 저장 트랜지스터 및 제4 데이터 저장 트랜지스터를 포함하는 것인 누설 전류 측정 시스템.
11. 제7항에 있어서, 상기 제1 핀은 제1 금속1 세그먼트에 대응하는 제1 하부(lower) 부분을 가지고, 상기 제2 핀은 상기 제1 금속 세그먼트로부터 측 방향으로 이격되고 상기 제1 금속 세그먼트의 가장 가까운 이웃인 제2 금속 세그먼트에 대응하는 제2 하부 부분을 가져서, 상기 제1 전압 바이어스의 인가는 상기 제1 금속 세그먼트 및 상기 제2 금속 세그먼트의 가장 가까운 측벽들 사이에서 상기 제1 누설 전류의 적어도 일부를 유도하는 것인 누설 전류 측정 시스템.
12. 제7항에 있어서, 상기 제1 전압 바이어스와 상기 제2 전압 바이어스 사이의 차이는 10 볼트보다 큰 것인 누설 전류 측정 시스템.
13. 금속 절연 테스트 회로에 있어서,
복수의 트랜지스터를 포함하는 반도체 기판;
반도체 기판 위에 그리고 상기 복수의 트랜지스터 위에 배치되는 상호 접속 구조 - 상기 상호 접속 구조는 서로 적층된 복수의 금속 층을 포함하고, 상기 복수의 금속 층은 복수의 하부(lower) 금속 세그먼트, 및 상기 복수의 하부 금속 세그먼트 위에 배열된 복수의 상부(upper) 금속 세그먼트를 포함함 - ; 및
상기 복수의 상부 금속 세그먼트에 각각 대응하는 복수의 핀
을 포함하고,
상기 상호 접속 구조 내의 하부 금속 세그먼트의 제1 서브 그룹은, 상기 상호 접속 구조 내의 하부 금속 세그먼트의 제2 서브 그룹을 분리하는 비-최소(non-minimum) 측면 간격보다 작은 최소 측면 간격만큼 서로로부터 이격되어 있으며,
상기 복수의 핀은, 제1 전압 바이어스를 인가하여, 상기 하부 금속 세그먼트의 제1 서브 그룹 내에서 제1 및 제2 하부 금속 세그먼트 사이에 제1 누설 전류를 유도하도록 구성되고, 제2 전압 바이어스를 인가하여, 상기 하부 금속 세그먼트의 제1 서브 그룹 내에서 제3 및 제4 하부 금속 세그먼트 사이에 제2 누설 전류를 유도하도록 또한 구성되는 것인 금속 절연 테스트 회로.
14. 제13항에 있어서, 상기 복수의 트랜지스터는, 소스 영역과 드레인 영역이 각각 플로팅되는 액세스 트랜지스터를 포함하는 의사 SRAM 셀을 제공하도록 레이아웃되는 것인 금속 절연 테스트 회로.
15. 제13항에 있어서, 상기 복수의 트랜지스터는, 제1 및 제2 상보 데이터 저장 노드를 설정하는 한 쌍의 교차 결합된 인버터를 포함하고, 소스 영역과 드레인 영역이 각각 플로팅되는 한 쌍의 액세스 트랜지스터를 포함하는 의사 SRAM 셀을 제공하도록 레이아웃되는 것인 금속 절연 테스트 회로.
16. 제13항에 있어서, 상기 복수의 트랜지스터는 의사 SRAM 셀 및 실제 SRAM 셀을 제공하도록 레이아웃되고, 상기 의사 SRAM 셀 및 상기 실제 SRAM 셀은 서로 동일한 수의 트랜지스터, 동일한 활성 영역 레이아웃 및 동일한 하부 금속 레이아웃을 가지지만, 상기 실제 SRAM 셀에 관련하여 상기 의사 SRAM 셀에서 콘택이 선택적으로 제거되는 것인 금속 절연 테스트 회로.
17. 제13항에 있어서, 상기 복수의 트랜지스터는 의사 SRAM 셀을 제공하도록 레이아웃되고, 상기 의사 SRAM 셀은 제1 도전형을 각각 갖는 6개의 트랜지스터를 포함하고, 상기 6개의 트랜지스터는 제1 액세스 트랜지스터, 제2 액세스 트랜지스터, 제1 데이터 저장 트랜지스터, 제2 데이터 저장 트랜지스터, 제3 데이터 저장 트랜지스터 및 제4 데이터 저장 트랜지스터를 포함하는 것인 금속 절연 테스트 회로.
18. 제17항에 있어서, 상기 제1 도전형은 n형인 것인 금속 절연 테스트 회로.
19. 제13항에 있어서, 상기 복수의 핀 중 제1 핀은 제1 하부 금속 세그먼트에 결합되고, 상기 복수의 핀 중 제2 핀은 상기 제1 하부 금속 세그먼트로부터 측 방향으로 이격되고 상기 제1 하부 금속 세그먼트의 가장 가까운 이웃인 제2 하부 금속 세그먼트에 결합되어서, 상기 제1 전압 바이어스의 인가는 상기 제1 하부 금속 세그먼트 및 상기 제2 하부 금속 세그먼트의 가장 가까운 측벽들 사이에서 상기 제1 누설 전류의 적어도 일부를 유도하는 것인 금속 절연 테스트 회로.
20. 제16항에 있어서,
상기 의사 SRAM 셀의 제1 에지 및 제2 에지 주위에 배치된 상기 제1 도전형의 제1 웰 영역; 및
상기 의사 SRAM 셀의 제3 에지 및 제4 에지 주위에 배치된 상기 제1 도전형의 제2 웰 영역
을 더 포함하고,
상기 제1 웰 영역과 상기 제2 웰 영역이 서로 인접하여 상기 의사 SRAM 셀을 둘러싸는 폐쇄 링을 형성하는 것인 금속 절연 테스트 회로.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 상에 배치된 의사 SRAM(static random access memory) 셀을 포함하는 금속 절연 테스트 회로(metal isolation test circuit)를 수용(receive)하는 단계로서, 상기 의사 SRAM 셀은 복수의 트랜지스터, 및 상기 복수의 트랜지스터 위에 배치된 상호 접속 구조(interconnect structure)를 포함하며, 상기 상호 접속 구조는 상기 의사 SRAM 셀 내의 복수의 노드에 결합된 복수의 핀을 포함하는 것인 상기 수용하는 단계;
    상기 복수의 핀 중 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하고, 상기 제1 전압 바이어스가 인가되는 동안 제1 누설 전류를 측정하는 단계;
    제3 핀 및 제4 핀 양단에 제2 전압 바이어스를 인가하고, 상기 제2 전압 바이어스가 인가되는 동안 제2 누설 전류를 측정하는 단계; 및
    상기 제1 누설 전류 및 상기 제2 누설 전류에 기초하여 의사 SRAM 셀이 제조되는 공정 또는 설계 룰을 특성화(characterize)하는 단계
    를 포함하고,
    상기 제1 핀은 제1 금속1 세그먼트에 결합되고, 상기 제2 핀은, 상기 제1 금속1 세그먼트로부터 측 방향으로 이격되고 상기 제1 금속1 세그먼트의 가장 가까운 이웃인 제2 금속1 세그먼트에 결합되어, 상기 제1 전압 바이어스의 인가가 상기 제1 금속1 세그먼트 및 상기 제2 금속1 세그먼트의 가장 가까운 측벽들 사이에서 상기 제1 누설 전류의 적어도 일부를 유도하는 것인 방법.
  2. 제1항에 있어서,
    상기 공정 또는 상기 설계 룰의 특성화에 기초하여, 상기 공정, 상기 설계 룰, 또는 실제 SRAM 셀 설계를 수정하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 상기 의사 SRAM 셀 및 상기 실제 SRAM 셀 설계는 서로 동일한 구성에서 레이아웃된 동일한 수의 트랜지스터를 가지지만, 상기 실제 SRAM 셀 설계에 관련하여 상기 의사 SRAM 셀에서 콘택이 선택적으로 제거되는 것인 방법.
  4. 제1항에 있어서, 상기 의사 SRAM 셀은 제1 도전형을 각각 갖는 6개의 트랜지스터를 포함하고, 상기 6개의 트랜지스터는, 제1 액세스 트랜지스터, 제2 액세스 트랜지스터, 제1 데이터 저장 트랜지스터, 제2 데이터 저장 트랜지스터, 제3 데이터 저장 트랜지스터, 및 제4 데이터 저장 트랜지스터를 포함하는 것인 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 전압 바이어스와 상기 제2 전압 바이어스 사이의 차이는 10 볼트보다 큰 것인 방법.
  7. 누설 전류를 측정하기 위한 시스템에 있어서,
    반도체 기판 상에 배치되고, 복수의 트랜지스터, 및 상기 복수의 트랜지스터 위의 상호 접속 구조를 포함하는 의사 SRAM 셀 - 상기 상호 접속 구조는 상기 의사 SRAM 셀의 상호 접속 구조에서 복수의 금속1 세그먼트에 결합되는 복수의 핀을 포함함 - ;
    제1 금속 세그먼트와 제2 금속 세그먼트 사이에 누설 전류를 유도하기 위해 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하고, 상기 제1 전압 바이어스가 인가되는 동안 제1 누설 전류를 측정하고; 상기 제2 금속 세그먼트와 제3 금속 세그먼트 사이에 누설 전류를 유도하기 위해 상기 제2 핀 및 제3 핀 양단에 제2 전압 바이어스를 인가하고, 상기 제2 전압 바이어스가 인가되는 동안 제2 누설 전류를 측정하도록 구성된 테스트 회로; 및
    상기 제1 누설 전류 및 상기 제2 누설 전류에 기초하여 상기 의사 SRAM 셀이 제조되는 공정 또는 설계 룰을 특성화하는 특성화 로직
    을 포함하고,
    상기 제1 핀은 제1 금속 세그먼트에 대응하는 제1 하부(lower) 부분을 가지고, 상기 제2 핀은 상기 제1 금속 세그먼트로부터 측 방향으로 이격되고 상기 제1 금속 세그먼트의 가장 가까운 이웃인 제2 금속 세그먼트에 대응하는 제2 하부 부분을 가져서, 상기 제1 전압 바이어스의 인가는 상기 제1 금속 세그먼트 및 상기 제2 금속 세그먼트의 가장 가까운 측벽들 사이에서 상기 제1 누설 전류의 적어도 일부를 유도하는 것인 누설 전류 측정 시스템.
  8. 금속 절연 테스트 회로에 있어서,
    복수의 트랜지스터를 포함하는 반도체 기판;
    반도체 기판 위에 그리고 상기 복수의 트랜지스터 위에 배치되는 상호 접속 구조 - 상기 상호 접속 구조는 서로 적층된 복수의 금속 층을 포함하고, 상기 복수의 금속 층은 복수의 하부(lower) 금속 세그먼트, 및 상기 복수의 하부 금속 세그먼트 위에 배열된 복수의 상부(upper) 금속 세그먼트를 포함함 - ; 및
    상기 복수의 상부 금속 세그먼트에 각각 대응하는 복수의 핀
    을 포함하고,
    상기 상호 접속 구조 내의 하부 금속 세그먼트의 제1 서브 그룹은, 상기 상호 접속 구조 내의 하부 금속 세그먼트의 제2 서브 그룹을 분리하는 비-최소(non-minimum) 측면 간격보다 작은 최소 측면 간격만큼 서로로부터 이격되고,
    상기 복수의 핀은, 상기 복수의 핀 중 제1 핀 및 제2 핀 양단에 제1 전압 바이어스를 인가하여, 상기 하부 금속 세그먼트의 제1 서브 그룹 내에서 제1 및 제2 하부 금속 세그먼트 사이에 제1 누설 전류를 유도하도록 구성되고, 상기 복수의 핀 중 제3 핀 및 제4 핀 양단에 제2 전압 바이어스를 인가하여, 상기 하부 금속 세그먼트의 제1 서브 그룹 내에서 제3 및 제4 하부 금속 세그먼트 사이에 제2 누설 전류를 유도하도록 또한 구성되는 것인 금속 절연 테스트 회로.
  9. 제8항에 있어서, 상기 복수의 트랜지스터는, 소스 영역과 드레인 영역이 각각 플로팅되는 액세스 트랜지스터를 포함하는 의사 SRAM 셀을 제공하도록 레이아웃되는 것인 금속 절연 테스트 회로.
  10. 제8항에 있어서, 상기 복수의 트랜지스터는, 제1 및 제2 상보 데이터 저장 노드를 설정하는 한 쌍의 교차 결합된 인버터를 포함하고, 소스 영역과 드레인 영역이 각각 플로팅되는 한 쌍의 액세스 트랜지스터를 포함하는 의사 SRAM 셀을 제공하도록 레이아웃되는 것인 금속 절연 테스트 회로.
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