CN1386283A - 包含sram存储器的集成电路及其测试方法 - Google Patents

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Abstract

一种集成电路包含带有一对交叉耦合的反相器(100、102)的静态存储单元(10)。反相器的输出通过存取晶体管(104、106)的主电流沟道耦合在位线(12a、12b)上。该集成电路在正常与测试模式中操作。在测试模式中使存取晶体管的电导性与存储单元的驱动强度之比相对较高,同时将基本上相等的电压作用在位线上(例如通过在字线上作用一电压使存取晶体管比在正常模式中存取期间更导电)。当这导致该单元反转时便检测到错误。

Description

包含SRAM存储器的集成电路及其测试方法
本发明的领域为SRAM存储单元的测试。
测试是集成存储器制造中不可缺少的步骤。标准测试包含写数据到存储单元中及随后读取该存储单元以检测该存储单元是否已保持该数据。正常的写与读允许检测存储单元中的若干电路错误，但并非所有错误。需要附加措施来检测其它错误。
美国专利号5,835,429描述了测试不能永久保持数据的弱SRAM存储单元的方法。美国专利号5,559,745公开了类似的测试技术。单元是通过用降低的字线电压写入数据测试的。字线电压控制将存储单元连接到位线上的存取晶体管的电导性。通过降低字线电压使存取晶体管在写期间电导性较差。结果只微弱地将数据写入该单元中。这足以写入弱存储单元中，但不足于写入正常的“强”存储单元。从而，在弱写入之后从单元中读出数据时便暴露出弱单元。
美国专利号5,930,185也公开了为了测试目的在写期间降低字线电压，但在这一情况中将有缺陷的单元与正常单元区分开，因为有缺陷的单元并不保持弱写入的数据。
新研制的集成电路制造工艺不断地缩小用在SRAM存储单元中的晶体管的尺度。结果，存储单元中的不同晶体管的参数之间的差异变得相对地更为重要。已发现如果差异太大，存储单元的噪声容限便降低到不能接受的低水平。这是难于测试的，因为这会占用非常长的时间来确定非常大的存储器中的所有单元如何响应噪声。
本发明的目的之一为测试静态存储单元的噪声容限。
权利要求1中陈述按照本发明测试SRAM存储单元的方法。按照本发明，将数据写入SRAM存储单元并读回。在其间，使存取晶体管的电导性与静态存储单元中的反相器的驱动强度之比高于正常模式期间之比，例如通过在存储单元的字线上施加超出电源范围的电压，从而使存取晶体管比正常使用期间更导电，同时在位线上施加基本上相等的电压。
这样，存取晶体管与位线起作用向存储单元提供比在正常模式中相对地高的负载。这移位存储单元中的电压，模仿噪声的后果。如果该单元具有足够的噪声容限，一旦字线上的电压返回到正常它便返回到其原始状态。如果否，该存储单元的状态将反转，这是通过读出该单元的内容检出的。为了支持这一测试，按照本发明的SRAM器件包含用于在测试模式中将超出其正常范围的电压施加在字线上，同时将基本上相等的电压作用在位线上的装置。
下面利用附图更详细地描述按照本发明的方法与器件的上述与其它优越方面，附图中
图1示出带SRAM存储器的一部分电路
图2a、b示出SRAM单元的相位图
图3a、b示出测试期间出现在SRAM存储器中的电压
图4示出测试方法的流程图。
图1示出SRAM存储器的一部分。图1示出一SRAM存储单元10、第一与第二位线12a、b、字线14、行解码器16、读/写电路18、测试控制电路17及高压源19。通常，存储器包含象存储单元10那样的存储单元的行与列的矩阵，但为了清楚起见，只示出一个存储单元10。SRAM存储单元10包含第一与第二反相器100、102及第一与第二存取晶体管104、106，第一反相器100的输出耦合在第二反相器102的输入上。第二反相器102的输出耦合在第一反相器100的输入上。第一存取晶体管104的沟道耦合在第一反相器100的输出与第一位线12a之间。第二存取晶体管106的沟道耦合在第二反相器102的输出与第二位线12b之间。存取晶体管104、106的门电极耦合在字线14上。位线12a、b耦合在读写电路18上。字线耦合在行解码器16上。高压源19通过测试控制电路17耦合在行解码器16上。测试控制器具有耦合在行解码器16的地址输入上与读/写电路18的地址与数据输入上的输出。
通常，存在若干字线14，各耦合在存储矩阵的一行中的存储单元的存取晶体管上及行解码器16的对应输出上，但为了清楚起见只示出一条字线14。类似地，存储器通常包含若干位线对12a、b，各耦合在一列存储单元10的存取晶体管104、106的沟道上及读/写电路18上，但为了清楚起见只示出一对位线12a、b。
当要从或向存储器读取或写入数据时，将地址施加在存储器上。在正常模式中，这一地址是从图1中所示的电路外部提供的，例如从数据处理电路(未示出)。将一部分地址提供给行解码器16，作为应答，行解码器选择一条字线14并将正电源电压VDD作用在所选择的字线14上。其它字线(未示出)的电压保持在相反的电源电压上。
将另一部分地址作用在读/写电路18上，后者在应答中选择一对位线12a、b。在接收到读启动信号时，读/写电路18允许存储单元10驱动所选择的位线12a、b的电压与/或电流通过所选择的行中的存储单元的存取晶体管104、106的沟道。读/写电路18检测到这一驱动并用于确定存储单元10的状态。在接收到写启动信号时，读/写电路18将连接到存储单元10上的位线12a、b之一驱动到逻辑低并将位线12a、b中另一条驱动到逻辑高。当存取晶体管104、106导电时，位线12a、b上的电压强制存储单元10采取由位线12a、b中哪一条为高及哪一条为低所确定的状态。
在正常操作中SRAM存储单元10在两种状态之一中。在第一状态中第一反相器100的输出为逻辑高而第二反相器102的输出为逻辑低。在第二状态中第一反相器100的输出为逻辑低而第二反相器102的输出为逻辑高。
图2a示出存储单元的操作。这一图示出在稳定条件下作为第一反相器100的输入电压V1(水平标出的)的函数的第一反相器100的输出电压V2(垂直标出的)的第一曲线20。这一图还示出在稳定条件下作为第二反相器102的输入电压(与第一反相器100的输出电压相同比例垂直标出的)的函数的第二反相器102的输出电压(与第一反相器100的输入电压相同比例这一次水平标出的)的第二曲线22。两条曲线20、22相交在三点24、26、28上。这些点24、26、28对应于反相器100、102可能一起稳定的输入/输出电压。然而，这些点之一(中间的点28)与存储器操作无关，因为这一点28对应于亚稳态，即如果存在最小的扰动便能将输入/输出电压从其驱开的状态。其它两点24、26对应于存储单元10的稳态。
当输入/输出电压V1、V2的组合不在稳定点24、26、28之一上时(例如由于噪声)，反相器100、102会将输入/输出电压V1、V2驱回稳定点24、26之一。到达稳定点24、26中哪一个取决于输入/输出电压V1、V2的初始值。如果这一值在边界线29的一侧，将到达第一稳定点24。如果这一值在边界线29的另一侧，则将到达第二稳定点26。边界线29通过亚稳定点28。粗略地说，这一点对应于水平方向上的第一反相器100的阈电压及垂直方向上的第二反相器102的阈电压。
图2a示出在反相器100、102相等地匹配时出现的边界线29的位置。在这一情况中，边界线29对于从这些状态的对应的偏移是在距这两个稳定状态24、26相同的距离上。这意味着在存储单元10从一种状态24、26反转到另一种状态24、26之前需要相同的噪声量(从稳定点24、26的偏移)。当反相器100、102不是相等地匹配时，边界线29更接近一种状态24、26。这意味着从对应于最接近边界线29的点24、26的状态反转存储单元10需要较小的扰动。为了存储单元的可靠操作，反相器100、102的参数不可相差太大。否则电路中不可避免的噪声反转存储单元10的状态的危险性太高。
按照本发明，存储单元10的可靠性是通过令存取晶体管104、106比通常存取时更导电同时将位线12a、b驱动到基本上相等的电压上进行测试的。通过在字线14上作用比正常写或读时高的电压使得存取晶体管104、106比正常写或读期间更导电。从而，提高了存取晶体管104、106的电导性与反相器100、102的驱动强度之比。(作为替代，可通过降低存储单元10的电源电压或两者的组合来实现这一点)。
图2b示出使存取晶体管104、106相对于反相器100、102的驱动强度更导电同时将两条位线12a、b都驱动到正电源电压的效应。实际上存取晶体管104、106现在构成对反相器100、102的提高的附加NMOS负载。这一附加负载将曲线20、22(稳定条件下的输入/输出关系)移位到较高的输出电压，借此将稳定点24、26移位到更接近取自图2a的边界线29。一方面存取晶体管104、106的电导性与另一方面反相器100、102的驱动强度之比的增加越大，稳定点的移位越大。如果由于反相器100、102之间的不对称而导致边界线29太接近图2a的原始稳定点24、26之一，图2b的稳定点甚至会移位跨越边界线29。结果，一旦关闭存取晶体管104、106时，存储单元10将不返回到其原始状态。这能通过读取存储单元10作为状态改变检测到。
图3a示出带有在VDD＝1伏的电源电压上操作的相等反相器100、102的存储单元10的这一效应的模拟。该图示出作为时间的函数的反相器100、102之一的输出电压。在第一时间点30之前，未存取该单元而输出电压是在对应于存储在存储单元10中的数据的初始值上。在第一时间点与第二时间点32之间，在两条位线12a、b上作用电压VDD而使存取晶体管104、106导电。示出了若干曲线，展示不同字线电压的输出电压：1V、1.5V、1.75V与2V。可看出在作用增加的字线电压的时段中反相器100、102的输出电压上升。第二时间点32之后，使存取晶体管104、106不导电。结果是如果字线电压并不太高，输出电压返回到其原始值。
图3b示出反相器100、102中带有下拉晶体管(未示出)的存储单元10的输出电压，晶体管分别具有宽度0.6微米与0.7微米。可看出，如果作用了充分高的字线电压，输出电压并不返回到其原始值，揭露反相器100、102的不等性并从而揭露对噪声容限的问题。因此在这一情况中用高于1伏低于2伏的字线电压可检测出不等性问题。这一测试期间字线的精确的最小与最大要求值取决于存储单元10的设计、存储单元10中使用的部件(晶体管与/或电阻器等)的参数及电源电压。对于较高的电源电压，需要作用较高的字线电压来检错。因此最好在最低的可操作电源电压上执行测试。从而，图1中所示的按照本发明的电路具有正常操作模式与测试模式。
图4示出测试模式中采取的步骤。在第一步骤41中，首先将逻辑1或0正常地写入该存储单元。在第二步骤42中，读/写电路将基本上相等的位线电压作用在位线12a、b上同时存取晶体管104、106是导电的(在传统SRAM中两条位线12a、b都在读写电路18中通过相等的负载(未示出)连接在正电源Vdd上，这些负载提供基本上相等的位线电压的作用)。也是在第二步骤42中，行解码器16将来自高压源19的电压作用在字线14上。这一电压高于正常操作模式中作用在字线上的电压。在第二步骤的末尾，将字线电压降低到正常值。此后，在第三步骤43中，正常地读出存储单元10的内容，以便检测该存储单元10是否反转。
为了检测两个方向上的噪声容限问题，在第一步骤41中将逻辑1写入存储单元10之后以及在第一步骤41中将逻辑0写入后都执行这一过程。当存储单元10是存储单元矩阵的一部分时，为该矩阵的接连的行重复这些步骤，各行是连接在不同字线上的。如果愿意，可通过同时将提高中的字线电压作用在若干字线上，或通过同时将较低的电源电压作用在若干或所有存储单元上来加速测试。如果它们具有不足的噪声容限，这将强制若干或所有行中的单元反转。同时提高若干字线的字线电压需要能同时激活若干字线的行解码器电路16。然而，这可能在测试模式之外没有任何用处，因此可能希望一次一字线地作用高电压。降低存储单元的电源电压更容易实现。升高字线电压之后可在任何时间上执行反转单元的检测，例如在升高任何其它行的字线电压之前，或者在升高了所有行的字线电压之后。通过一次读出一列(位线12a、b的对)并将结果与原始写入该存储单元中的值进行比较来执行反转单元检测，但最好同时读取及比较所有位线的值以加速测试。例如当读/写电路18具有所有位线12a、b的并行输出时这是可能的。
这一测试可在用于控制步骤执行的集成电路中的控制电路17的控制下，或者在外部测试器的控制下(在这一情况中可省略测试控制电路)作为筑入式自检的一部分执行。类似地，高压源19可以是集成电路中的升压电路或简单地用于作用高压的连接片，该连接片在正常使用期间连接在VDD上。
应指出在存储单元10的矩阵中这一测试无需附加电路。因此，本发明有可能测试噪声容限，这是认为在正常存储器矩阵(没有增加存储器的基板面积作为代价)中难于测试的。

Claims (9)

1.一种测试包含静态存储单元的集成电路的方法，该集成电路包括一对位线与一条字线，该静态存储单元包含一对反相器与一对存取晶体管，各反相器具有耦合在另一反相器的输出上的输入，各位线通过存取晶体管中各自的一个的主电流沟道耦合在反相器中各自的一个的输出上，各存取晶体管具有耦合在字线上的控制电极，该集成电路可在正常模式与测试模式中操作，本方法包括测试模式中的下述步骤：将基本上相等的电压施加在位线上同时将控制电压施加在字线上并将使存取晶体管的电导性与反相器的驱动强度之比高于正常模式中存取期间的电源电压作用在静态存储单元上；
读取该存储单元；
当由于施加步骤导致单元的状态反转时检测到错误。
2.按照权利要求1的方法，施加步骤包括将控制电压施加在字线上使得存取晶体管的电导性高于在正常模式中的存取期间。
3.按照权利要求1的方法，包括分别将第一与第二互相相反的逻辑值写入存储单元之后，第一与第二次执行所述步骤。
4.一种可在正常模式与测试模式中操作的集成电路，该集成电路包括：
一对位线与一条字线，
一静态存储单元，该静态存储单元包含一对反相器与一对存取晶体管，各反相器具有耦合在另一反相器的输出上的输入，各位线通过存取晶体管中各自的一个的主电流沟道耦合在反相器中各自的一个输出上，各存取晶体管具有耦合在字线上的控制电极，
耦合在字线上用于在测试模式中将电压施加在字线上的高压源，该电压使存取晶体管比在正常模式中存取期间更导电。
5.按照权利要求4的集成电路，包括耦合在存储单元上并可在正常模式之间切换的测试控制电路，该测试控制电路配置成用于在测试模式期间控制所述电压的施加，在作用电压的同时将基本上相等的电压在位线上，随后检测在施加所述电压期间存储单元的状态是否已反转。
6.按照权利要求3的集成电路，将测试控制电路配置成分别将第一与第二互相相反的逻辑值写入该存储单元之后，第一与第二次施加所述电压及检测所述反转。
7.一种可在正常模式与测试模式中操作的集成电路，包括
一对位线及一条字线，
静态存储单元，该静态存储单元包含一对反相器及一对存取晶体管，各反相器具有耦合在另一反相器的输出上的输入，各位线通过存取晶体管中各自的一个的主电流沟道耦合在反相器中各自的一个的输出上，各存取晶体管具有耦合在字线上的控制电极，
将静态存储单元的电源输入耦合在字线上供在测试模式中将电源电压作用在存储单元上的低压源，该电压使反相器的驱动强度小于在正常模式中的存取期间。
8.按照权利要求7的集成电路，包括耦合在存储单元上并可在正常模式之间切换的测试控制电路，该测试控制电路配置成用于在测试模式期间控制所述电压的施加，在施加电压的同时将基本上相等的电压施加在位线上，随后检测该存储单元的状态是否已在所述电压的作用期间反转。
9.按照权利要求7的集成电路，该测试控制电路配置成在分别将第一与第二互相相反的逻辑值写入存储单元之后，第一与第二次作用所述电压及检测所述反转。
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