CN1971761B - 半导体存储器件以及半导体存储器件的工作方法 - Google Patents

半导体存储器件以及半导体存储器件的工作方法 Download PDF

Info

Publication number
CN1971761B
CN1971761B CN200610163741.7A CN200610163741A CN1971761B CN 1971761 B CN1971761 B CN 1971761B CN 200610163741 A CN200610163741 A CN 200610163741A CN 1971761 B CN1971761 B CN 1971761B
Authority
CN
China
Prior art keywords
channel transistor
phase inverter
storage unit
inverter
analog switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200610163741.7A
Other languages
English (en)
Other versions
CN1971761A (zh
Inventor
岩田周祐
黑川义元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1971761A publication Critical patent/CN1971761A/zh
Application granted granted Critical
Publication of CN1971761B publication Critical patent/CN1971761B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

半导体存储器件以及半导体存储器件的工作方法当在TFT等的晶体管特性不均匀以及从RF电路供给的电源不稳定的情况下制造SRAM时，在现有技术的一个存储单元具有六个晶体管的结构中，当读出时产生存储单元保持的值被改写的误写入。SRAM的存储单元通过使写入电路和读出电路分开，可以进行稳定的工作。此外，考虑写入的时序，由此，提供一种不产生误写入并可以更可靠地进行写入工作的SRAM。

Description

半导体存储器件以及半导体存储器件的工作方法
技术领域
本发明涉及具有存储功能的半导体器件(半导体存储器件)以及该器件的工作方法。
背景技术
随着LSI(大规模集成电路)的处理变得复杂，在LSI内部存在的存储器件(存储器)的容量也在增大。特别是，在CPU(CentralProcessing Unit；中央处理单元)中内置的高速缓冲存储器等，其容量会非常大。高速缓冲存储器是为了储存使用频度高的数据来实现处理速度的高速化而使用的存储器，从而随着CPU的处理能力的提高，需要的容量也变大。结果，在LSI的面积整体中高速缓冲存储器占有的比例非常大。由于面积大，因此在LSI整体上芯片的成品率、功耗等受到的影响变大。
图5示出现有的存储单元。反相环路108是由两个N沟道型晶体管111、113和两个P沟道型晶体管112、114构成的。存储单元的输入端子104是电源线，而输入端子105是地线，将电源电压通过电源线和地线提供给存储单元。
N沟道型晶体管106、107的栅极端子和存储单元的输入端子103互相连接。此外，N沟道型晶体管106、107的漏极端子分别连接到存储单元的输入端子101、102，而源极端子分别连接到反相环路108的节点109、110。
在将值(也被称为数据)写入到图5所示的存储单元的情况下，将作为写入的字线的输入端子103保持为HIGH状态，并且，使N沟道型晶体管106、107处于导通状态。此时，对写入到端子101保持写入的值、写入到端子102的值反转后的值进行保持，将值写入到存储单元。
在从图5所示的存储单元将值读出的情况下，将输入端子103保持为HIGH状态，并且，使N沟道型晶体管106、107处于导通状态。此时，将输入端子101、102保持为HIGH状态和LOW状态之间的电位(下面，记为中间电位)，从存储单元读出值，并在读出电路中对电位差进行放大读出值。
使用6个晶体管的存储单元可以构成SRAM(Static RandomAccess Memory；静态随机存取存储器)。在像这样制造SRAM的情况下，需要由于来自输入端子101、102的电流不改写存储单元的值。具体而言，在读出时使N沟道型晶体管106、107处于导通的情况下，需要由于来自保持为中间电位的输入端子101、102的电流不改写存储单元的值。
然而，如果晶体管的阈值电压等的不均匀较大，当读出时存储单元的值被改写。RF电路对于晶体管的阈值电压敏感，特别是，在使用薄膜晶体管作为晶体管的情况下，由于晶体管的阈值电压的不均匀导致产生误动作。
下面，将参照图5给予说明如下情况：如果晶体管的阈值电压的不均匀较大，当读出时存储单元的值被改写，此时，使电源电压为5V。
当读出时输入端子101、102保持为中间电位，并且，由经过变为导通状态的N沟道型晶体管106、107流到存储单元的电流和从在存储单元中的反相环路108内的晶体管供给的电流，决定反相环路108内的电位。
如果这些晶体管的阈值电压的不均匀在设计时已经估计的范围内，当读出时不发生存储单元的值的误写入。说明如下情况：例如，在N沟道型晶体管113的阈值电压提高，P沟道型晶体管112的阈值电压较低，在节点109为5V、节点110保持为0V的状态下，N沟道型晶体管106、107导通，即，输入端子处于导通。
当N沟道型晶体管106、107处于导通状态时，从输入端于101经过N沟道型晶体管106流入电流。此时，由于从电源经过处于导通状态的P沟道型晶体管112流过的电流，节点109的电位瞬时地降低到低于电源电压5V，成为稍高于中间电位2.5V的电位。因此，由N沟道型晶体管113和P沟道型晶体管114构成的反相器的输出的节点110上升到高于0V。
此时，因为N沟道型晶体管113的阈值电压高，并且，流过在稍高于中间电位的电位下的N沟道型晶体管113的电流值变小，所以，来自P沟道型晶体管114的电流变大，节点110被改写为5V。
这样，在晶体管特性的不均匀较大的情况下，图5所示的6个晶体管的结构不适于制作SRAM，因此，通过区别写入端口和读出端口，可以在读出时不写入错误的值。例如，通过在专利文献1所公开的区别写入端口和读出端口的结构，可以在读出时不写入错误的值。并且，通过利用区别写入端口和读出端口的结构，可以实现存储单元的高集成化，由此，在专利文献1中将其作为课题。
[专利文献1]日本专利申请公开公号08-161890公报
在专利文献1所记载的存储单元的结构中，通过区别写入端口和读出端口，不会发生当读出时的误写入。然而，当采用该存储单元的结构时，在读出电路中需要预充电电路等的复杂电路。预充电电路设置在读出电路中，在除了读出以外的期间，将读出用数据线保持为HIGH状态。
发明内容
于是，本发明的课题在于提供一种在晶体管特性不均匀的情况下也不发生误写入并且不需要复杂的读出电路的SRAM。
鉴于上述问题，本发明是一种区别写入端口和读出端口的存储单元，其特征在于，不需要预充电电路等的复杂电路。
下面，具体地示出本发明。
本发明的一个方面是一种半导体存储器件，其包括：模拟开关；连接到模拟开关的输入端子(也被称为第一端子、输入输出端子)的第一数据线；连接到模拟开关的输出端子(也被称为第二端子、输入输出端子)的第一反相器；连接到第一反相器的输出端子的第二反相器；连接到第二反相器的输入端子及模拟开关的输出端子的时钟反相器；连接到时钟反相器的输出端子的第二数据线，其中，多个字线分别连接到模拟开关及时钟反相器。
另外，本发明的另一方面是一种半导体存储器件，其包括：模拟开关；连接到模拟开关的输入端子的第一数据线；连接到模拟开关的输出端子的第一反相器；连接到第一反相器的输出端子的第二反相器；连接到第二反相器的输入端子及模拟开关的输出端子的时钟反相器；连接到时钟反相器的输出端子的第二数据线，其中，第一字线连接到构成模拟开关的第一晶体管的栅极，第二字线连接到构成模拟开关的第二晶体管的栅极，第三字线连接到构成时钟反相器的第三晶体管的栅极，第四字线连接到构成时钟反相器的第四晶体管的栅极。
另外，本发明的另一方面是一种半导体存储器件的工作方法，其中，所述半导体存储器件包括：模拟开关；连接到模拟开关的输入端子的第一数据线；连接到模拟开关的输出端子的第一反相器；连接到第一反相器的输出端子的第二反相器；连接到第二反相器的输入端子及模拟开关的输出端子的时钟反相器；连接到时钟反相器的输出端子的第二数据线，并且，多个字线分别连接到模拟开关及时钟反相器，并且，该半导体存储器件的工作方法包括如下步骤：通过将连接到模拟开关的字线之一保持为HIGH状态并将其他字线保持为LOW状态，由此，写入基于从第一数据线输入的数据的值；通过将连接到时钟反相器的字线之一保持为HIGH状态并将其他字线保持为LOW状态，由此，写入从所述第二数据线读出被写入的值。
本发明的另一方面是一种半导体存储器件的工作方法，其中，所述半导体存储器件包括；模拟开关；连接到模拟开关的输入端子的第一数据线；连接到模拟开关的输出端子的第一反相器；连接到第一反相器的输出端子的第二反相器；连接到第二反相器的输入端子及模拟开关的输出端子的时钟反相器；连接到时钟反相器的输出端于的第二数据线，并且，第一字线连接到构成模拟开关的第一晶体管的栅极，第二字线连接到构成模拟开关的第二晶体管的栅极，第三字线连接到构成时钟反相器的第三晶体管的栅极，第四字线连接到构成时钟反相器包括的第四晶体管的栅极，并且，该半导体存储器件的工作方法包括如下步骤：通过使第一字线为HIGH状态并使第二字线为LOW状态，由此，写入根据从第一数据线输入的数据的值；以及，通过使第三字线为HIGH状态并使第四字线为LOW状态，从第二数据线读出被写入的值。
在本发明的半导体存储器件中，模拟开关具有N沟道型晶体管和P沟道型晶体管。此外，在本发明的半导体存储器件中，时钟反相器包括多个N沟道型晶体管和多个P沟道型晶体管。
本发明的另一方面是一种半导体存储器件的工作方法，其中，所述半导体存储器件包括存储单元，并且，所述存储单元包括：模拟开关；第一反相器；第二反相器；时钟反相器。接通模拟开关，关断时钟反相器，将数据写入到所述存储单元。关断模拟开关，接通时钟反相器，从存储单元读出数据。
通过使用本发明的半导体存储器件和其工作方法，在晶体管的特性不均匀的情况下也能够可靠地进行写入和读出。
附图说明
图1为表示本发明的存储单元结构的附图。
图2为表示一般的SRAM的时序图。
图3为表示本发明的SRAM的第一时序图。
图4为表示本发明的SRAM的第二时序图。
图5为表示一般的SRAM的存储单元的结构图。
图6A至6D为表示本发明的无线芯片的制造步骤的附图。
图7A至7C为表示本发明的无线芯片的制造步骤的附图。
图8A和8B为表示本发明的无线芯片的制造步骤的附图。
图9A至9C为表示可以安装本发明的SRAM的无线芯片中的天线形状的附图。
图10为表示安装本发明的SRAM的CPU的方框图。
图11为表示安装本发明的SRAM的无线芯片的照片。
图12为表示安装本发明的SRAM的无线芯片的方框图。
图13A和13B为表示本发明的存储单元所具有的模拟开关的附图。
图14A和14B为表示本发明的存储单元所具有的时钟反相器的附图。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。但是，本发明可以通过多种不同的方式来实施，所属领域的技术人员可以很容易地理解一个事实就是，其方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。此外，在用于说明本实施方式的所有附图中，相同的部分或具有相同功能的部分使用相同的符号，省略其重复说明。
实施方式1
图1示出本发明的SRAM的存储单元的电路图。在图1中，存储单元200包括模拟开关205、双栅极的反相器206、反相器207、以及时钟反相器208。因为双栅极的反相器206的电流供给能力低，所以，可以在写入时可靠地写入。因此，在本实施方式中，使用双栅极的反相器而进行说明，但是，也可以使用单栅极的反相器。
并且，双栅极的反相器具有双栅极的N沟道型晶体管和双栅极的P沟道型晶体管。双栅极的晶体管包括两个栅电极和两个沟道形成区域。因为双栅极的晶体管包括两个沟道形成区域，所以，沟道长度长。由于双栅极的晶体管的沟道长度长，所以，电流的供给能力低。此外，为了降低电流的供给能力，可以将晶体管的沟道宽度设计得较短。
模拟开关205的输入端子连接到输入布线209，布线(下面，记为内部节点)211连接到输出端子。如图13(A)和(B)所示，模拟开关具有N沟道型晶体管和P沟道型晶体管，并且，这些晶体管的一个的电极之间或其他的电极之间彼此连接。图13(A)示出具有(1)至(4)的端子的模拟开关205的电路符号，图13(B)示出相当于图13(A)的电路图。输入布线203连接到构成模拟开关的N沟道型晶体管的栅极，输入布线202连接到构成模拟开关的P沟道型晶体管的栅极。
时钟反相器208的输入端子连接到内部节点211，输出端子连接到存储单元200的输出布线210。如图14(A)和(B)所示，时钟反相器208具有多个N沟道型晶体管和多个P沟道型晶体管，并且，这些晶体管顺序串联连接。图14(A)示出具有(1)至(4)的端子的时钟反相器208的电路符号，图14(B)示出相当于图14(A)的电路图。构成时钟反相器208的N沟道型开关的输入端子即N沟道型晶体管与存储单元200的输入布线204连接，P沟道型开关的输入端子即P沟道型晶体管与存储单元200的输入布线201连接。
反相器207的输入端子连接到内部节点211，输出端子连接到双栅极结构的反相器206的输入端子。双栅极的反相器206的输出端子连接到内部节点211。
下面，对将值写入到本实施方式的存储单元200的情况进行说明。输入布线203、202是用于写入的字线，与译码器连接。在写入时，输入布线203保持为HIGH状态，输入布线202保持为LOW状态，在除了写入以外时，输入布线203保持为LOW状态，输入布线202保持为HIGH状态。并且，HIGH状态和LOW状态分别表示相对的电压值为高状态和低状态，将HIGH状态设为“1”，将LOW状态设为“0”。输入布线209是用于写入的字线，在写入“1”的情况下保持为HIGH状态，在写入“0”的情况下保持为LOW状态。
当输入布线203保持为HIGH状态、输入布线202保持为LOW状态时，模拟开关205处于导通状态。根据由输入布线209供给的电压、电流和来自双栅极的反相器206的电压、电流的大小，决定存储单元200的内部节点211的电位。当内部节点211的电压超过反相器207的阈值电压时，反相器207的输出电位反转，因此，从双栅极反相器206输出的值也反转，存储单元200的值被改写。将这种电位反转后的信号记为反转信号。在本实施方式的存储单元200中，作为反相器206，使用双栅极的反相器。因为双栅极结构的反相器206电流供给能力低，所以，可以在写入时可靠地写入。这样，从输入布线202、203将信号写入到当写入时所使用的电路中。
下面，说明从本实施方式的存储单元200读出值的情况。输入布线201、204是用于读出的字线，连接有译码器。在读出时，根据WE(WRITE ENABLE)信号和ADDR(ADDRESS、ADDR信号、ADDRESS信号)通过译码器进行声明(asserting)，以使输入布线204处于HIGH状态并输入布线201处于LOW状态。除了读出时以外，输入布线204保持为LOW状态，输入布线201保持为HIGH状态。输出布线210是用于读出的数据线，在输入布线204被置位为HIGH状态下，输入布线201被声明为LOW状态的情况下，时钟反相器208处于导通状态，将对内部节点211的电位进行反转后的值输出到输出布线210。这样，在读出端口中使用输入布线201、204。
在本实施方式的存储单元200结构中，在写入时根据双栅极的反相器206和存储器的写入电路的电流的大小决定内部节点211的电位。然而，如果写入电路取充分大的栅极宽度，当晶体管的阈值电压不均匀时也可以可靠地写入。
即，只要构成作为写入电路的模拟开关205的晶体管的栅极宽度取得充分大，在存储单元200包括的晶体管的阈值电压不均匀的情况下也可以确实地将数据写入到存储单元。此外，只要驱动输入布线209的电路包括的晶体管的栅极宽度取得充分大，在存储单元200包括的晶体管的阈值不均匀的情况下也可以确实地将数据写入到存储单元。
此外，由于存储单元的写入端口和读出端口分开，即，写入时用的输入布线(输入布线209)和读出时用的输入布线(输入布线210)不同，因此，存储器中保持的电荷不会影响到在读出时保持存储单元的值的端口，没有在读出时发生误写入的可能性。另外，使用本实施方式的存储单元制造SRAM，存储单元保持的值在读出时被保持，因此读出电路不需要复杂电路。
实施方式2
在SRAM中，在使作为字线的输入布线202、203分别为HIGH状态、LOW状态、将值写入到存储单元时，如果不考虑时序，发生误写入。参照图2说明发生误写入的时序。
在图2中，CLK(CLOCK)信号是指时钟信号。WE(WRITEENABLE)信号是指定针对存储单元的值的写入期间的信号，该信号处于HIGH状态的期间成为针对存储单元值的写入期间。ADDR(ADDRESS)表示写入值的存储单元的地址。WDATA(WRITEDATA)表示由ADDR指定的被写入到存储单元的值。
并且，在设置有多个存储单元200的存储单元阵列的周围，设置写入/读出电路和译码器。将CLK信号、WE信号、WDATA输入到写入/读出电路。将CLK信号、ADDR输入到译码器。输入布线209和输出布线210连接到写入/读出电路。输入布线201至204连接到译码器。
此外，将RE(Read Enable)信号和RDATA(READ DATA)输入到写入/读出电路。RDATA是从存储单元200读出的值。
在图2中，因为在期间301、304中WE信号处于LOW状态，所以，不对于存储单元进行值的写入。期间302是将WDATA307写入到ADDR305的期间，期间303是将WDATA308写入到ADDR306的存储单元的期间。成为问题的是在从期间302到期间303的SRAM状态跃迁时，即，从期间302到期间303的工作切换时。在该状态跃迁时，从期间302到期间303WE信号继续处于HIGH状态。
在由于晶体管的特性、阈值电压的不均匀等，ADDR总线保持的值从ADDR305转变到ADDR306的时刻比WDATA从WDATA307转变到WDATA308的时刻稍晚的情况下，因为WE信号仍保持为HIGH状态，所以，WDATA307变为WDATA308。本来，将WDATA307的值写入到ADDR305的存储单元，将WDATA308的值写入到ADDR306的存储单元，然而，在这种情况下，ADDR305、306的存储单元都被写入WDATA308的值。这样，SRAM在如下情况下有可能发生误写入：当WE信号处于HIGH状态时，由于晶体管的特性、阈值电压的不均匀等，ADDR总线和WDATA变化。
因此，在使用TFT等电气特性的不均匀较大的晶体管来制造SRAM的情况下，若不考虑时序，会产生发生误写入。于是，在本实施方式中，参照图3说明进行考虑以不发生误写入的时序。与图2相同，CLK(CLOCK)信号是时钟信号。WE(WRITE ENABLE)信号是指定针对存储单元的值的写入期间的信号，该信号处于HIGH状态的期间成为写入期间。ADDR(ADDRESS)表示将写入值的存储单元的地址。WDATA(WRITE DATA)表示由ADDR信号指定的被写入到存储单元的值。
在期间401、403、404、406中WE信号处于LOW状态。在期间402中WE信号处于HIGH状态，因此，ADDR407的存储单元的WE信号变成HIGH状态，并且，将值409写入到ADDR407存储单元。WE信号在期间405中也处于HIGH状态，因此，ADDR408的存储单元的WE信号变成HIGH状态，并且，值410写入到ADDR408的存储单元。
在以图3所示的时序来驱动SRAM的情况下，当从期间401切换到期间402时，WE信号变成HIGH状态，ADDR407的存储单元的WE信号变成HIGH状态。在期间402中将值409写入到ADDR407的存储单元，并且，在从期间402到期间403工作切换的时刻WE信号变成LOW状态。这样，如果以在ADDR和WDATA不变化的范围内的时刻使WE信号保持为HIGH状态，不会发生误写入。
本实施方式所示的驱动方法，可以使用一个系统时钟使其工作。因此，为了等待ADDR和WDATA变化，WE信号在HIGH状态的一个时钟期间的前后各需要一个时钟，需要共计3时钟的时间。
这样，在本发明的存储单元中，写入端口和读出端口彼此分开，并且，通过以在ADDR和WDATA不变化的范围内的时刻将WE信号保持为HIGH状态，不会发生误写入。
实施方式3
在本实施方式中，参照图4说明如下方法：与上述实施方式不同，使用正时钟和负时钟来驱动，以使不会引起误写入。
CLK1和CLK2是时钟信号，具有HIGH状态和LOW状态彼此反转的关系。利用该关系，可以在WE信号处于HIGH状态的一个时钟期间的前后备需要的半个时钟共计2时钟的时间内进行写入，而不发生误写入。具体而言，由CLK1的上升沿驱动ADDR和WDATA，由CLK2的上升沿驱动WE。
下面，说明通过本实施方式的驱动时序的写入工作。ADDR、WDATA在切换为期间501的时序的CLK1的上升沿变化。然后，在期间501至504之间，ADDR和WDATA是固定的。WE信号在期间501到期间502工作切换的CLK2的上升沿的时刻变成HIGH状态，并且，ADDR509的存储单元的写入信号变成HIGH状态。在期间502、503之间，ADDR509的存储单元的值被改写，ADDR509的存储单元的写入信号在从期间503到期间504工作切换的CLK2的上升沿的时刻变成LOW状态。此时，ADDR509的字线由ADDR总线和WE信号控制，因此，ADDR509不变化、WE信号变化，由此，ADDR509的字线与WE信号的变化同样地变化。
接着，ADDR、WDATA在从期间504到期间505工作切换的CLK1的上升沿的时刻变化。然后，在期间505至508之间，保持分别写入ADDR和WDATA的地址和值。WE信号在从期间505到期间506工作切换的CLK2的上升沿时刻变成HIGH状态，ADDR510的存储单元的写入信号变成HIGH状态。在期间506、507之间改写ADDR510的存储单元的值，ADDR510的存储单元的写入信号在从期间507到期间508工作切换的CLK2的上升沿的时刻变成LOW状态。
这样，与实施方式3相同，通过以在ADDR和WDATA不变化的范围内的时刻将WE信号保持为HIGH状态，不发生误写入。并且，通过使用具有反转关系的两个系统，与使用一个时钟系统的情况相比，可以在较少的时间内进行写入。
实施方式4
在本实施方式中，说明具有本发明的存储单元的无线芯片的制造方法。
在图6(A)中，在具有绝缘表面的衬底(下面记为绝缘衬底)600上依次形成剥离层601、绝缘层602、半导体膜603。绝缘衬底600可以使用玻璃衬底、石英衬底、由硅构成的衬底、金属衬底、塑料衬底等。此外，通过抛光可以使绝缘衬底600薄型化。通过使用薄型化后的绝缘衬底，可以实现完成品的轻量化、薄型化。
可以使用选自钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、铌(Nb)、钕(Nd)、镍(Ni)、钴(Co)、镐(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、硅(Si)的元素或者以上述元素为主要成分的合金材料或化合物材料来形成剥离层601。剥离层601可以采用上述元素等的单层结构或上述元素等的叠层结构。这种剥离层可以通过采用CVD法、溅射法或电子束等来形成。在本实施例中，采用CVD法形成钨(W)。此时，优选使用O2、N2或N2O进行等离子体处理。于是，可以简单方便地进行后面的剥离步骤。此外，剥离层601可以选择性地形成在绝缘衬底600上，而不需要形成在整个绝缘衬底上。即，只要后面可以剥离绝缘衬底600即可，形成剥离层601的区域没有限制。
作为绝缘膜602，可以使用氧化硅、氮化硅等的无机材料。通过使用氮化硅，可以防止来自绝缘衬底600的杂质元素的侵入。此外，绝缘层602可以采用单层结构或叠层结构。在绝缘层602具有叠层结构的情况下，通过将这种氮化硅使用于任何一个层，由此，发挥其效果。
作为半导体膜603，可以使用含有硅的材料。可以采用CVD法或溅射法来形成半导体膜603。半导体膜603的结晶结构可以是非晶、结晶、微晶中的任何一种。半导体膜603的结晶性越高，可以提高薄膜晶体管的迁移率，因此为优选。此外，微晶或非晶也是优选的，因为在彼此邻接的半导体膜之间没有结晶状态的不均匀。
为了形成具有结晶性的半导体膜，存在直接形成在绝缘层602上的情况，在本实施方式中，还可以通过对于形成在绝缘层602上的非晶半导体膜进行加热来形成。例如，通过加热炉或照射激光对于非晶半导体膜进行加热处理。其结果是，可以形成结晶性高的半导体膜。此时，为了使加热温度降低，可以使用促进结晶化的金属元素。例如，通过将镍(Ni)添加到非晶半导体膜的表面上，进行加热处理，可以降低温度。结果，可以在耐热性低的绝缘衬底上形成结晶半导体膜。此外，在使用激光照射的情况下，因为可以选择性地加热半导体膜，所以，不受绝缘衬底的耐热性的限制。
如图6(B)所示，将半导体膜603加工为预定的形状。加工可以采用使用以光刻法形成的掩模的蚀刻。蚀刻可以采用干法蚀刻或湿法蚀刻。
以覆盖被加工后的半导体膜603的方式形成起到栅极绝缘膜604的作用的绝缘层。可以使用无机材料形成栅极绝缘膜604，例如，可以使用氮化硅、氧化硅来形成。可以在形成栅极绝缘膜604之前或之后进行等离子体处理。等离子体处理可以使用氧等离子体或氢等离子体。通过这种等离子体处理，可以除去栅极绝缘膜604的被形成面或栅极绝缘膜604的表面的杂质。
然后，在半导体膜603上中间夹有栅极绝缘膜604地形成作为栅电极605的导电层。栅电极605可以具有单层结构或叠层结构。栅电极605可以使用如下材料：选自钛(Ti)，钨(W)，钽(Ta)，钼(Mo)，钕(Nd)，钴(Co)，镐(Zr)，锌(Zn)，钌(Ru)，铑(Rh)，钯(Pd)，锇(Os)，铱(Ir)，铂(Pt)，铝(Al)，金(Au)，银(Ag)，铜(Cu)，铟(In)的元素；或者以上述元素为主要成分的合金材料或化合物材料。
如图6(C)所示，在栅电极605侧面上形成作为侧壁607的绝缘体。可以使用无机材料或有机材料来形成侧壁607。作为无机材料，可举出氧化硅、氮化硅。例如，当以覆盖栅电极605的形式形成氧化硅、进行各向同性蚀刻时，可以只在栅电极的侧面上残留，并且可以使用它作为侧壁。作为各向同性蚀刻，可以使用干法蚀刻或湿法蚀刻。当加工侧壁607时，栅极绝缘膜604也被蚀刻而除去。结果，半导体膜603的一部分被露出。
使用侧壁607及栅电极605，以自对准地将杂质元素添加到半导体膜603。结果，在半导体膜603上形成具有不同的浓度的杂质区域。设置在侧壁607下边的杂质区域609与形成在被露出的半导体膜603中的杂质区域相比，为低浓度。这样，通过使每个杂质区域的浓度不同，可以防止短沟道效应。
如图6(D)所示，以覆盖半导体膜603、栅电极605等的方式形成绝缘层611、612。覆盖半导体膜603、栅电极605等的绝缘层611、612可以采用单层结构，然而，优选如本实施方式所示那样采用叠层结构。这是因为，通过使用无机材料形成绝缘层611可以防止杂质的侵入，并且，通过应用使用CVD法的无机材料，可以使用绝缘层611中的氢来终止半导体膜603中的悬空键的缘故。然后，通过使用有机材料形成绝缘层612，可以提高平整性。作为有机材料，可以使用聚酰亚胺、丙烯、聚酰胺、聚酰胺酰亚胺、抗蚀剂或苯并环丁烯、硅氧烷、聚硅氮烷。硅氧烷具有由硅(Si)和氧(O)的键而构成的骨架结构。作为取代基，使用至少含有氢的有机基(例如，烃基、芳香烃)。作为取代基，既可以使用氟基。此外，作为取代基，可以使用至少含有氢的有机基和氟基。以具有硅(Si)和氮(N)的键的聚合物为原始材料来形成聚硅氮烷。
然后，形成布线613，所述布线613穿过绝缘层611、612、栅极绝缘膜604，并与杂质区域608连接。布线613可以采用单层结构或叠层结构，可以使用如下材料形成布线613：选自钛(Ti)；钨(W)；钽(Ta)；钼(Mo)；钕(Nd)；钴(Co)；镐(Zr)；锌(Zn)；钌(Ru)；铑(Rh)；钯(Pd)；锇(Os)；铱(Ir)；铂(Pt)；铝(Al)；金(Au)；银(Ag)；铜(Cu)；铟(In)的元素，或者以上述元素为主要成分的合金材料。在形成布线613的同时，可以将其他的布线形成在绝缘层612上。所述其他的布线相当于引导布线。
这样，可以形成薄膜晶体管(TFT)615以及TFT群616。TFT群是指构成具有一定功能的电路的TFT集合，可以构成本发明的SRAM。
如图7(A)所示，在绝缘层612上形成绝缘层620。与绝缘层611、612相同，可以使用无机材料或有机材料来形成绝缘层620。以穿过绝缘层620的方式形成布线621。可以与布线613同样地形成布线621。通过设置在绝缘层620中的开口部分，布线621在区域622中与布线613电连接。在区域622中，可以将后面形成的存储元件的共同电极接地。此外，使用与布线621相同的层形成焊盘623。通过设置在绝缘层620中的开口部分，焊盘623在区域624中与布线619电连接。
如图7(B)所示，在绝缘层620上形成绝缘层630。与绝缘层611、612相同，可以使用无机材料或有机材料来形成绝缘层630。绝缘层630设置有开口部分。将绝缘层630的开口部分的侧面加工为锥形。
在设置在薄膜晶体管(TFT)615的开口部分中，形成有机化合物层631。可以采用气相淀积法、溅射法来形成有机化合物层631。可以使用已知的电致发光材料形成这种有机化合物层。然后，以覆盖有机化合物631、绝缘层630的一部分的形式形成布线632。可以与布线621同样地形成布线632。形成有布线632的区域成为存储区域及接触区域。布线632成为存储元件的共同电极。如上述那样形成的有机存储器起到ROM(Read Only Memory；只读存储器)的作用。
如图7(C)所示，形成天线640。此时，对于焊盘623进行热压合，电连接天线640。这样，形成包括形成有引导布线等的布线区域644、具有有机存储器的ROM区域642、具有TFT群的SRAM区域643、焊盘区域645、以及接触区域646的无线芯片。而且，焊盘区域和存储区域在某种程度上分离地设置。结果，可以写入数据，而不受到当天线压合时的应力影响。
此外，优选在绝缘衬底600的柔性低的状态下进行天线压合。因此，在本实施方式中，示出在天线压合之后倒置到薄膜衬底的方式。
如图8(A)所示，通过除去剥离层601，剥离绝缘衬底600。剥离层601可以物理地或化学地除去。例如，通过对于半导体膜603的加热处理等，也可以使剥离层601的结晶结构变化。然后，设置开口部分，以便剥离层601的一部分露出，并且对于露出的剥离层601照射激光。通过对于剥离层601照射激光，可以给予剥离的起点。于是，可以对于绝缘衬底600和薄膜晶体管等进行物理地剥离，甚至有时薄膜晶体管从绝缘衬底600会由膜的应力自然地剥落，而不通过膜的应力特别施加力。或者，形成达到剥离层601的开口部分，通过开口部分导入蚀刻剂，可以利用化学反应除去剥离层601。
然后，如图8(B)所示，对薄膜衬底650进行贴合。在薄膜衬底650的表面具有粘合性的情况下，可以直接贴合在一起。此外，在没有粘合性的情况下，通过粘合剂对薄膜衬底650进行贴合。
并且，可以形成在薄膜衬底上倒置有薄膜晶体管等无线芯片。
实施方式5
在本实施方式中，对应用于具有本发明的存储元件的无线芯片的形成在天线用衬底上的天线的形状进行说明。
作为无线芯片的信号传输方式，可以应用电磁耦合方式或电磁感应方式(例如，13.56MHz带)。在使用电磁耦合方式的情况下，因为利用由磁场密度的变化而导致的电磁感应，所以，将起到天线作用的导电层形成为环状(例如，环形天线)或螺旋状(例如，螺旋天线)。
此外，在应用微波方式(例如UHF频带(860至960MHz频带)、2.45GHz频带等)作为无线芯片的信号传输方式的情况下，考虑到用于传输信号的电磁波的波长，决定起到天线作用的导电层的长度等的形状。例如，可以将起到天线作用的导电层形成为线状(例如，偶极天线)、平整的形状(例如，平板天线)、或者丝带状等。此外，起到天线作用的导电层的形状不局限于线状，也可以考虑到电磁波的波长以曲线状、弯曲的形状或组合上述形状的形状。
图9(A)示出以使起到天线作用的导电层成为宽度窄的线状、并且具有矩形的方式来形成的例子。在图9(A)中，在形成有起到天线作用的导电层(偶极天线)582a的天线用衬底581上贴附有具有存储区域等的集成电路583。
图9(B)示出将起到天线作用的导电层形成为宽度宽的线状的例子。在图9(B)中，在形成有起到天线作用的导电层(平板天线)582b的天线用衬底581上贴附有具有存储区域等的集成电路583。
图9(C)示出将起到天线作用的导电层形成为丝带状(也记为扇状)的例子。在图9(C)中，在形成有起到天线作用的导电层582c的天线用衬底581上贴附有具有存储区域等的集成电路583。
起到天线作用的导电层用导电材料在天线用衬底上使用CVD法、溅射法、丝网印刷或凹版印刷等的印刷法、液滴喷出法、分配器法、镀法等形成。使用如下材料以单层结构或叠层结构来形成导电材料：选自铝(Al)；钛(Ti)；银(Ag)；铜(Cu)；金(Au)；铂(Pt)；镍(Ni)；钯(Pd)；钽(Ta)；钼(Mo)；铟(In)的元素，或者以上述元素为主要成分的合金材料或化合物材料。
例如，在使用丝网印刷法来形成起到天线作用的导电层的情况下，可以通过选择性地印刷将粒径为几nm至几十μm的导电体粒子溶解或分散到有机树脂中的导电胶进行设置。作为导电体粒子，可以使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)以及钛(Ti)等中的任何一种以上的金属粒子、卤化银的微粒子、或者分散性纳米粒子。此外，导电胶所包含的有机树脂可以使用选自起到金属粒子的粘合剂、溶剂、分散剂、以及覆盖剂作用的有机树脂中的一种或多种。典型地，可以举出环氧树脂、硅树脂等的有机树脂。此外，当形成导电层时，优选在挤出导电胶之后进行焙烧。例如，当使用以银为主要成分的微粒子(例如粒径为1nm或更大至100nm或更小)作为导电胶的材料时，通过以150～300℃的温度范围焙烧并使它固化，可以形成导电层。此外，也可以使用以焊料或不包含铅的焊料为主要成分的微粒子，在这种情况下优选使用粒径为20μm或更小的微粒子。焊料或不包含铅的焊料具有低成本的优点。
除了上述材料以外，还可以将陶瓷或铁氧体等应用于天线。
此外，在应用电磁耦合方式或电磁感应方式的情况下，与金属接触地设置具有天线的无线芯片的情况下，优选在该半导体器件和金属之间设置具有导磁率的磁性材料。这是因为，伴随磁场的变化在金属中流过涡电流，并且，由于所述涡电流所引起的反磁场，使磁场的变化减弱，降低通信距离。因此，通过在无线芯片和金属之间设置具有导磁率的材料，可以抑制金属的涡电流，并且可以抑制通信距离的下降。并且，作为磁性材料，可以使用具有高导磁率且高频率损失小的铁氧体或金属薄膜。
这样，可以提供粘合有在天线用衬底上形成的天线的无线芯片。
实施例1
在本实施例中，示出在塑料衬底上形成了具有本发明的存储元件的无线芯片的方式。并且，本实施方式中的无线芯片为进行无线通讯，具有RF电路，在运算电路中具有CPU。
表1示出本发明的无线芯片的通讯规格。
表1
为通讯而使用13.56MHz频带的无线信号，通讯规格、通讯协议部分按照ISO/IEC15693。本发明的无线芯片通过天线用该无线信号供给电源电压。本发明的无线芯片具有外部天线，然而，也可以是与电路一体形成的内置天线。数据传送速度为26.48k位/s，从读出器/写入器到无线芯片的数据代码为脉冲位置调制，从无线芯片到读出器/写入器的数据代码采用曼彻斯特方式。
表2示出本发明的无线芯片的概要。
表2
Figure G061G3741720061211D000181
*不包括天线
如上所述，可以通过在柔性衬底上使用薄膜晶体管来形成本发明的无线芯片，因此，可以提供103mg的非常轻的无线芯片。
接下来，图10示出本发明的无线芯片的方框结构。本发明的无线芯片550具有无线用电路551和逻辑电路570。无线用电路551具有谐振电容552、电源电路553、系统复位电路554、时钟发生器555、解调电路556、调制电路557等。谐振电容552可以与外部天线一起构成谐振电路。电源电路553具有整流电路和保持电容，可以生成电源电压。系统复位电路554可以生成系统复位信号，时钟发生器555可以生成系统时钟信号。解调电路556具有LPF(Low Pass Filter；低通滤波器)，可以从无线信号抽出数据。调制电路557可以通过曼彻斯特方式来将数据重叠到无线信号。这些电路可以由薄膜晶体管形成。
逻辑电路570具有控制器560、CPU571、ROM572、RAM573等，控制器560具有时钟控制电路561、控制寄存器562、接收数据寄存器563、发送数据寄存器564、无线用接口567、CPU用接口568。RAM573可以应用本发明的存储单元。这些电路等可以由薄膜晶体管形成。解调电路556及调制电路557可以通过无线用接口567与控制寄存器562、接受数据寄存器563、发送数据寄存器564进行信号的交换。时钟发生器555由时钟控制电路561控制，时钟控制电路561根据控制寄存器562来工作。控制寄存器562、接受数据寄存器563以及发送数据寄存器564可以通过CPU用接口568与CPU571、ROM572以及RAM573进行信号的交换。
无线芯片具有的CPU可以为8位CISC，并且，可以由2相不重叠时钟工作的触发器构成。通过由2相不重叠时钟工作的触发器构成，可以防止由于时钟脉冲相位差的不均匀或者TFT特性的不均匀引起的误工作，可谋求提高可靠性。可以将2KB的掩模ROM应用于ROM572，并且，可以存储程序或密钥等。可以将本发明的存储单元用于RAM573。例如，可以应用作为电容为64B的本发明的SRAM单元，该存储单元可以作为CPU的工作区域来使用。这样，对存储单元的电路构成进行研究，以便谋求提高写入/读出的可靠性。此外，控制器560具有作为本无线芯片的状态机的作用。
在本无线芯片中，作为密码处理的算法，可以采用SAFER(SecureAnd Fast Encryption Routine)。SAFER主要由8位运算构成的、应用于8位的CPU中的算法。在具有本无线芯片的无线芯片中，可以安装在接受密码文件之后使用密钥译码并发送明文的功能。当然，本无线芯片可以采用DES、AES等的其他密码处理的算法。
图11示出形成在玻璃衬底上的无线芯片700和形成在柔性衬底上的无线芯片701的照片。这样，本发明的无线芯片可以作得非常薄。
无线芯片700具有集成电路705、天线706以及玻璃衬底707。无线芯片701具有集成电路702、柔性衬底703以及天线704。集成电路705设置在玻璃衬底707上。集成电路702和天线704设置在薄膜衬底703上。
此外，在图12中，示出在无线芯片的放大照片中记载方框图。在图12中，可以将本发明的存储单元的结构应用于RAM区域。
本申请根据2005年11月25日在日本专利局受理的日本专利申请编号2005-341104做出，通过引用引入该申请的全部内容。

Claims (16)

1.一种半导体存储器件，包括：
模拟开关；
第一反相器；
第二反相器；以及
时钟反相器，
其中：
所述模拟开关的第一端子电连接到第一数据线，
所述模拟开关的第二端子电连接到所述第一反相器的输入端子、所述第二反相器的输出端子以及所述时钟反相器的输入端子，
所述第一反相器的输出端子电连接到所述第二反相器的输入端子，
所述时钟反相器的输出端子电连接到第二数据线，
所述模拟开关和所述时钟反相器中的每个电连接到至少一个字线，
电连接到所述模拟开关的所述字线不同于电连接到所述时钟反相器的所述字线，
所述第一反相器与所述第二反相器中的每个包含N沟道型晶体管和P沟道型晶体管，
包含在所述第一反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是双栅极晶体管，并且
包含在所述第二反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是单栅极晶体管。
2.根据权利要求1所述的半导体存储器件，其中，所述模拟开关包括N沟道型晶体管和P沟道型晶体管，并且其中所述N沟道型晶体管和P沟道型晶体管中的每个是薄膜晶体管。
3.根据权利要求1所述的半导体存储器件，其中所述N沟道型晶体管和P沟道型晶体管中的每个是薄膜晶体管。
4.根据权利要求1所述的半导体存储器件，其中，所述时钟反相器包括N沟道型晶体管和P沟道型晶体管。
5.根据权利要求1所述的半导体存储器件，其中，所述时钟反相器包括N沟道型晶体管和P沟道型晶体管，并且，其中所述N沟道型和P沟道型晶体管中的每个是薄膜晶体管。
6.根据权利要求1所述的半导体存储器件，还包括柔性衬底，其中所述模拟开关、所述第一反相器、所述第二反相器以及所述时钟反相器设置在所述柔性衬底上。
7.一种使用权利要求1所述的半导体存储器件的无线芯片。
8.一种半导体存储器件，包括：
模拟开关；
第一反相器；
第二反相器；以及
时钟反相器，
其中：
所述模拟开关的第一端子电连接到第一数据线，
所述模拟开关的第二端子电连接到所述第一反相器的输入端子、所述第二反相器的输出端子以及所述时钟反相器的输入端子，
所述第一反相器的输出端子电连接到所述第二反相器的输入端子，
所述时钟反相器的输出端子电连接到第二数据线，
包含在所述模拟开关中的第一晶体管的栅极电连接到第一字线，
包含在所述模拟开关中的第二晶体管的栅极电连接到第二字线，
包含在所述时钟反相器中的第三晶体管的栅极电连接到第三字线，
包含在所述时钟反相器中的第四晶体管的栅极电连接到第四字线，
所述第一反相器与所述第二反相器中的每个包含N沟道型晶体管和P沟道型晶体管，
包含在所述第一反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是双栅极晶体管，并且
包含在所述第二反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是单栅极晶体管。
9.根据权利要求8所述的半导体存储器件，其中，所述模拟开关包括N沟道型晶体管和P沟道型晶体管，并且其中所述N沟道型晶体管和P沟道型晶体管中的每个是薄膜晶体管。
10.根据权利要求8所述的半导体存储器件，其中所述N沟道型晶体管和P沟道型晶体管中的每个是薄膜晶体管。
11.根据权利要求8所述的半导体存储器件，其中，所述时钟反相器包括N沟道型晶体管和P沟道型晶体管。
12.根据权利要求8所述的半导体存储器件，其中，所述时钟反相器包括N沟道型晶体管和P沟道型晶体管，并且，其中所述N沟道型晶体管和P沟道型晶体管中的每个是薄膜晶体管。
13.根据权利要求8所述的半导体存储器件，还包括柔性衬底，其中所述模拟开关、所述第一反相器、所述第二反相器以及所述时钟反相器设置在所述柔性衬底上。
14.一种使用权利要求8所述的半导体存储器件的无线芯片。
15.一种半导体存储器件的工作方法，所述半导体存储器件包括模拟开关、第一反相器、第二反相器以及时钟反相器，
其中：
所述模拟开关的第一端子电连接到第一数据线，
所述模拟开关的第二端子电连接到所述第一反相器的输入端子、所述第二反相器的输出端子以及所述时钟反相器的输入端子，
所述第一反相器的输出端子电连接到所述第二反相器的输入端子，
所述时钟反相器的输出端子电连接到第二数据线，
所述模拟开关和时钟反相器中的每个电连接到至少一个字线，
电连接到所述模拟开关的所述字线不同于电连接到所述时钟反相器的所述字线，
存储单元包括所述第一反相器、第二反相器以及时钟反相器，
接通所述模拟开关，切断所述时钟反相器，将数据写入到所述存储单元，
切断所述模拟开关，接通所述时钟反相器，从所述存储单元读出数据，
所述第一反相器与所述第二反相器中的每个包含N沟道型晶体管和P沟道型晶体管，
包含在所述第一反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是双栅极晶体管，并且
包含在所述第二反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是单栅极晶体管。
16.一种半导体存储器件的工作方法，所述半导体存储器件包括模拟开关、第一反相器、第二反相器以及时钟反相器，
其中：
所述模拟开关的第一端子电连接到第一数据线，
所述模拟开关的第二端子电连接到所述第一反相器的输入端子、所述第二反相器的输出端子以及所述时钟反相器的输入端子，
所述第一反相器的输出端子电连接到所述第二反相器的输入端子，
所述时钟反相器的输出端子电连接到第二数据线，
包含在所述模拟开关中的第一晶体管的栅极电连接到第一字线，
包含在所述模拟开关中的第二晶体管的栅极电连接到第二字线，
包含在所述时钟反相器中的第三晶体管的栅极电连接到第三字线，
包含在所述时钟反相器中的第四晶体管的栅极电连接到第四字线，
存储单元包括所述第一反相器、第二反相器以及时钟反相器，
接通所述模拟开关，切断所述时钟反相器，将数据写入到所述存储单元，
切断所述模拟开关，接通所述时钟反相器，从所述存储单元读出数据，
所述第一反相器与所述第二反相器中的每个包含N沟道型晶体管和P沟道型晶体管，
包含在所述第一反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是双栅极晶体管，并且
包含在所述第二反相器中的每个所述N沟道型晶体管和所述P沟道型晶体管是单栅极晶体管。
CN200610163741.7A 2005-11-25 2006-11-24 半导体存储器件以及半导体存储器件的工作方法 Expired - Fee Related CN1971761B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005341104 2005-11-25
JP2005341104 2005-11-25
JP2005-341104 2005-11-25

Publications (2)

Publication Number Publication Date
CN1971761A CN1971761A (zh) 2007-05-30
CN1971761B true CN1971761B (zh) 2012-07-04

Family

ID=37860751

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610163741.7A Expired - Fee Related CN1971761B (zh) 2005-11-25 2006-11-24 半导体存储器件以及半导体存储器件的工作方法

Country Status (5)

Country Link
US (1) US7613030B2 (zh)
EP (1) EP1791132B1 (zh)
JP (1) JP5417506B2 (zh)
CN (1) CN1971761B (zh)
DE (1) DE602006016537D1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7588957B2 (en) * 2007-10-17 2009-09-15 Applied Materials, Inc. CVD process gas flow, pumping and/or boosting
KR101448903B1 (ko) * 2007-10-23 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제작방법
CN102280138B (zh) * 2011-03-31 2013-07-24 西安华芯半导体有限公司 具有累积写入特征的存储方法、存储器和存储系统
US9911470B2 (en) 2011-12-15 2018-03-06 Nvidia Corporation Fast-bypass memory circuit
CN103632712A (zh) * 2012-08-27 2014-03-12 辉达公司 存储单元和存储器
US9685207B2 (en) 2012-12-04 2017-06-20 Nvidia Corporation Sequential access memory with master-slave latch pairs and method of operating
US10141930B2 (en) 2013-06-04 2018-11-27 Nvidia Corporation Three state latch
CN109637923B (zh) * 2018-11-14 2021-06-11 惠科股份有限公司 一种显示基板及其制作方法和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353251A (en) * 1992-09-21 1994-10-04 Sharp Kabushiki Kaisha Memory cell circuit with single bit line latch
CN1386283A (zh) * 2000-05-09 2002-12-18 皇家菲利浦电子有限公司 包含sram存储器的集成电路及其测试方法
CN1402353A (zh) * 2001-08-10 2003-03-12 三菱电机株式会社 半导体存储器
US20050213415A1 (en) * 2004-03-23 2005-09-29 Takahiro Matsuzawa Static memory cell and SRAM device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS563838Y2 (zh) * 1974-09-19 1981-01-28
JPS5345939A (en) * 1976-10-07 1978-04-25 Sharp Corp Ram circuit
JPS57141097A (en) * 1981-02-25 1982-09-01 Toshiba Corp Storage circuit
DE3684249D1 (en) * 1985-12-06 1992-04-16 Siemens Ag Gate array anordnung in cmos-technik.
DE3714813A1 (de) * 1987-05-04 1988-11-17 Siemens Ag Cmos-ram speicher auf einer gate array-anordnung
US4996523A (en) 1988-10-20 1991-02-26 Eastman Kodak Company Electroluminescent storage display with improved intensity driver circuits
US4933899A (en) * 1989-02-01 1990-06-12 Cypress Semiconductor Bi-CMOS semiconductor memory cell
JPH052888A (ja) * 1991-06-27 1993-01-08 Kawasaki Steel Corp ゲートアレイ用メモリセル回路
JPH06162777A (ja) * 1992-11-25 1994-06-10 Mitsubishi Electric Corp 記憶回路装置
US5898619A (en) * 1993-03-01 1999-04-27 Chang; Ko-Min Memory cell having a plural transistor transmission gate and method of formation
JPH08161890A (ja) 1994-12-02 1996-06-21 Fujitsu Ltd メモリセル回路及びマルチポート半導体記憶装置
JPH1050064A (ja) * 1996-08-02 1998-02-20 Nec Corp メモリセル回路
JP2845839B2 (ja) * 1996-09-25 1999-01-13 静岡日本電気株式会社 無線選択呼出受信機
US6097651A (en) * 1999-06-30 2000-08-01 Quicklogic Corporation Precharge circuitry in RAM circuit
JP3620427B2 (ja) * 1999-11-30 2005-02-16 セイコーエプソン株式会社 表示制御装置及び電子機器
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US20030076282A1 (en) 2001-10-19 2003-04-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
TWI273539B (en) 2001-11-29 2007-02-11 Semiconductor Energy Lab Display device and display system using the same
KR100468780B1 (ko) * 2002-12-18 2005-01-29 삼성전자주식회사 더블 포트 반도체 메모리 장치
US6775180B2 (en) * 2002-12-23 2004-08-10 Intel Corporation Low power state retention
US7099189B1 (en) * 2004-10-05 2006-08-29 Actel Corporation SRAM cell controlled by non-volatile memory cell
US7327260B2 (en) * 2005-05-19 2008-02-05 International Business Machines Corporation System and method to record environmental condition on an RFID tag

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353251A (en) * 1992-09-21 1994-10-04 Sharp Kabushiki Kaisha Memory cell circuit with single bit line latch
CN1386283A (zh) * 2000-05-09 2002-12-18 皇家菲利浦电子有限公司 包含sram存储器的集成电路及其测试方法
CN1402353A (zh) * 2001-08-10 2003-03-12 三菱电机株式会社 半导体存储器
US20050213415A1 (en) * 2004-03-23 2005-09-29 Takahiro Matsuzawa Static memory cell and SRAM device

Also Published As

Publication number Publication date
CN1971761A (zh) 2007-05-30
EP1791132A3 (en) 2008-01-23
JP5417506B2 (ja) 2014-02-19
JP2013030265A (ja) 2013-02-07
DE602006016537D1 (de) 2010-10-14
EP1791132A2 (en) 2007-05-30
EP1791132B1 (en) 2010-09-01
US7613030B2 (en) 2009-11-03
US20070121372A1 (en) 2007-05-31

Similar Documents

Publication Publication Date Title
CN1971761B (zh) 半导体存储器件以及半导体存储器件的工作方法
CN102270317B (zh) 半导体器件及其工作方法
US8330249B2 (en) Semiconductor device with driver circuit and memory element
JP5641840B2 (ja) 半導体装置
US7994607B2 (en) Semiconductor device and manufacturing method thereof
CN1971913B (zh) 半导体装置
JP5296360B2 (ja) 半導体装置およびその作製方法
CN101313365B (zh) 半导体器件及其操作方法
JP2007172813A (ja) 半導体記憶装置及び半導体記憶装置の動作方法
JP5072330B2 (ja) 半導体装置
JP2007172814A (ja) 半導体装置及びその動作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120704

Termination date: 20211124

CF01 Termination of patent right due to non-payment of annual fee