CN1402353A - 半导体存储器 - Google Patents

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Abstract

本发明的课题是得到一种耐软错误性高的半导体存储器。该半导体存储器备有SRAM存储单元。NMOS晶体管Q1、Q4是驱动用晶体管，NMOS晶体管Q3、Q6是传输用晶体管，PMOS晶体管Q2、Q5是负载晶体管。NMOS晶体管Q7是为了附加电阻用的晶体管。NMOS晶体管Q7的栅极被连接在电源1上。并且，NMOS晶体管Q7的源、漏极中的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。NMOS晶体管Q7的源－漏间的电阻可以通过栅长度和栅宽度及源、漏的杂质浓度等进行调整，例如是数10kΩ程度。

Description

半导体存储器
[发明的详细说明]
[发明所属的技术领域]
本发明涉及半导体存储器，更特定地涉及备有SRAM(静态随机存取存储器)存储单元的半导体存储器的结构。
[背景技术描述]
图24是表示现有SRAM存储单元结构的电路图。NMOS晶体管Q1、Q4是驱动用晶体管(也可称为“驱动晶体管”)，NMOS晶体管Q3、Q6是传输用晶体管(也可称为“存取晶体管”)，PMOS晶体管Q2、Q5是负载晶体管，有时也形成电阻元件代替PMOS晶体管Q2、Q5。
NMOS晶体管Q1、Q4的各源极被连接在给出GND电位的电源2上。PMOS晶体管Q2、Q5的各源极被连接在给出规定的电源电位(Vdd)的电源1上。NMOS晶体管Q1及PMOS晶体管Q2的各漏极被连接在存储节点ND1上。NMOS晶体管Q4及PMOS晶体管Q5的各漏极被连接在存储节点ND2上。存储节点ND1连接NMOS晶体管Q4及PMOS晶体管Q5的各栅极。存储节点ND2连接NMOS晶体管Q1及PMOS晶体管Q2的各栅极。NMOS晶体管Q3的栅极连接字线WL、源极连接存储节点ND1、漏极连接位线BL0。NMOS晶体管Q6的栅极连接字线WL、源极连接存储节点ND2、漏极连接位线BL1。
图25原理性地示出了现有SRAM存储单元结构的俯视图。在硅衬底上局部地形成元件隔离绝缘膜4，通过元件隔离绝缘膜4规定元件形成区域。图24所示的NMOS晶体管Q1都具有n+型的源区5及漏区6。并且，PMOS晶体管Q2都具有p+型的源区8及漏区9。同样，NMOS晶体管Q4都具有n+型的源区10及漏区11。并且，PMOS晶体管Q5都具有型p+的源区13及漏区14。另外，NMOS晶体管Q3都具有n+型的源区6及漏区15，NMOS晶体管Q6都具有n+型的源区11及漏区16。
NMOS晶体管Q1及PMOS晶体管Q2具有共同的栅结构7，栅结构7与NMOS晶体管Q4及PMOS晶体管Q5的各漏区11、14连接。同样，NMOS晶体管Q4及PMOS晶体管Q5具有共同的栅结构12，栅结构12与NMOS晶体管Q1及PMOS晶体管Q2的各漏区6、9连接。另外，NMOS晶体管Q3、Q6具有共同的栅结构17，栅结构17具有字线WL的功能。
[本发明要解决的课题]
但是，还存在如下问题：如果说与现有这样的半导体存储器有关，则容易发生从封装材料等中发射的α射线等电离性放射线入射到存储单元而使存储信息被破坏的现象(软错误)。
例如，参照图24，假定存储节点ND1的电位为高电平，存储节点ND2的电位为低电平。在这种状况下，当α射线入射NMOS晶体管Q1的漏区时，由于α射线的照射而产生大量电子-空穴对。产生的电子被NMOS晶体管Q1的漏极收集，使存储节点ND1的电位从高电平变化为低电平。于是，存储节点ND1的电位变化被传递到NMOS晶体管Q4及PMOS晶体管Q5，使存储节点ND2的电位从低电平变化为高电平。并且，存储节点ND2的电位变化被传递到NMOS晶体管Q1及PMOS晶体管Q2。作为以上结果，半导体存储器的存储信息遭到破坏。
本发明是为解决这样的问题而完成的，其目的在于获得高的耐软错误性的半导体存储器。
[解决课题的方法]
本发明中第一方面所述的存储器是备有静态随机存取存储单元的半导体存储器。该静态随机存取存储单元具有通过第一存储节点相互连接的第一驱动用晶体管、第一负载元件和第一传输用晶体管；以及通过第二存储节点相互连接的第二驱动用晶体管、第二负载元件和第二传输用晶体管，第一驱动用晶体管具有的第一栅电极被连接在第二存储节点上，第二驱动用晶体管具有的第二栅电极被连接在第一存储节点上，该半导体存储器的特征在于：还备有覆盖第一栅电极的一部分而形成的第一保护膜，没有被第一保护膜覆盖部分的第一栅电极有在第一栅绝缘膜上依次层叠第一半导体层和第一金属-半导体化合物层的结构，被第一保护膜覆盖部分的第一栅电极有在第一栅绝缘膜上形成第一半导体层，在第一半导体层上不形成第一金属-半导体化合物层的结构。
并且，本发明中第二方面所述的半导体存储器就是第一方面所述的半导体存储器，其特征在于：还备有覆盖第二栅电极的一部分而形成的第二保护膜，没有被第二保护膜覆盖部分的第二栅电极有在第二栅绝缘膜上依次层叠第二半导体层和第二金属-半导体化合物层的结构，被第二保护膜覆盖部分的第二栅电极有在第二栅绝缘膜上形成第二半导体层，在第二半导体层上不形成第二金属-半导体化合物层的结构。
并且，本发明中第三方面所述的半导体存储器是备有静态随机存取存储单元的半导体存储器，该静态随机存取存储单元具有通过第一存储节点相互连接的第一驱动用晶体管、第一负载元件和第一传输用晶体管；以及通过第二存储节点相互连接的第二驱动用晶体管、第二负载元件和第二传输用晶体管，第一驱动用晶体管具有的第一栅电极被连接在第二存储节点上，第二驱动用晶体管具有的第二栅电极被连接在第一存储节点上，该半导体存储器的特征在于：还包括具有与第一栅电极连接的第一杂质导入区和与第二存储节点连接的第二杂质导入区的第一电阻附加用晶体管，第一栅电极通过第一电阻附加用晶体管与第二存储节点连接。
并且，本发明中第四方面所述的半导体存储器就是第三方面所述的半导体存储器，其特征在于：还备有与第一及第二负载元件连接的、给出规定的电源电位的电源，第一电阻附加用晶体管是NMOS晶体管，第一电阻附加用晶体管的栅电极与电源连接。
并且，本发明中第五方面所述的半导体存储器就是第三方面所述的半导体存储器，其特征在于：还备有与第一及第二驱动用晶体管连接的、给出GND电位的电源，第一电阻附加用晶体管是PMOS晶体管，第一电阻附加用晶体管的栅电极与上述电源连接。
并且，本发明中第七方面所述的半导体存储器就是第三方面所述的半导体存储器，其特征在于：第一电阻附加用晶体管还具有与第一及第二杂质导入区的导电类型相同导电类型的沟道区，第一电阻附加用晶体管的栅电极与第一或第二杂质导入区连接。
并且，本发明中第九方面所述的半导体存储器就是第三方面所述的半导体存储器，其特征在于：第一电阻附加用晶体管的阈值电压比第一及第二驱动用晶体管的阈值电压低，第一电阻附加用晶体管的栅电极与第一或第二杂质导入区连接。
并且，本发明中第十一方面所述的半导体存储器就是第三方面所述的半导体存储器，其特征在于：还备有与第一及第二传输用晶体管的各栅电极连接的字线，第一电阻附加用晶体管是NMOS晶体管，第一电阻附加用晶体管的栅电极与字线连接。
并且，本发明中第十二方面所述的半导体存储器就是第三至第十一方面中任一方面所述的半导体存储器，其特征在于：还包括具有与第二栅电极连接的第三杂质导入区和与第一存储节点连接的第四杂质导入区的第二电阻附加用晶体管，第二栅电极通过第二电阻附加用晶体管与第一存储节点连接。
并且，本发明中第十三方面所述的半导体存储器就是第三至第十二方面中任一方面所述的半导体存储器，其特征在于：还备有半导体衬底；以及在半导体衬底的主面上形成的层间绝缘膜，第一栅电极通过栅绝缘膜在半导体衬底的主面上形成，第二存储节点在上述半导体衬底的主面内形成，第一电阻附加用晶体管是在层间绝缘膜上形成的薄膜晶体管。
[附图的简单说明]
图1是表示本发明的实施例1的SRAM存储单元结构的电路图。
图2是原理性地表示本发明的实施例1的SRAM存储单元结构的俯视图。
图3是表示沿着图2中所示的线段X1-X1位置的剖面结构的剖面图。
图4是表示沿着图2中所示的线段X2-X2位置的剖面结构的剖面图。
图5是表示本发明的实施例2的SRAM存储单元结构的电路图。
图6是原理性地表示本发明的实施例2的SRAM存储单元结构的俯视图。
图7是表示本发明的实施例3的SRAM存储单元结构的电路图。
图8是表示本发明的实施例3的第1变例的SRAM存储单元结构的电路图。
图9是表示本发明的实施例3的第2变例的SRAM存储单元结构的电路图。
图10是表示本发明的实施例4的SRAM存储单元结构的电路图。
图11是表示本发明的实施例4的第1变例的SRAM存储单元结构的电路图。
图12是表示本发明的实施例4的第2变例的SRAM存储单元结构的电路图。
图13是表示本发明的实施例5的SRAM存储单元结构的电路图。
图14是表示本发明的实施例6的SRAM存储单元结构的电路图。
图15是原理性地表示本发明的实施例7的SRAM存储单元结构的俯视图。
图16是表示沿着图15中所示的线段X3-X3位置的剖面结构的剖面图。
图17是表示沿着图15中所示的线段X4-X4位置的剖面结构的剖面图。
图18是原理性地表示本发明的实施例7的第1变例的SRAM存储单元结构的俯视图。
图19是表示沿着图18中所示的线段X5-X5位置的剖面结构的剖面图。
图20是表示沿着图18中所示的线段X6-X6位置的剖面结构的剖面图。
图21是原理性地表示本发明的实施例7的第2变例的SRAM存储单元结构的俯视图。
图22是表示沿着图21中所示的线段X7-X7位置的剖面结构的剖面图。
图23是表示沿着图21中所示的线段X8-X8位置的剖面结构的剖面图。
图24是表示现有的SRAM存储单元结构的电路图。
图25是原理性地表示现有的SRAM存储单元结构的俯视图。
[发明的实施形式]
实施例1
图1是示出本发明的实施例1的SRAM存储单元结构的电路图。NMOS晶体管Q1、Q4是驱动用晶体管(也可称为“驱动晶体管”)，NMOS晶体管Q3、Q6是传输用晶体管(也可称为“存取晶体管”)。PMOS晶体管Q2、Q5是负载晶体管，有时也形成电阻元件代替PMOS晶体管Q2、Q5。
NMOS晶体管Q1、Q4的各源极被连接在给出GND电位的电源2上。PMOS晶体管Q2、Q5的各源极被连接在给出规定的电源电位Vdd(0.5～5.0V左右)的电源1上。NMOS晶体管Q1及PMOS晶体管Q2的各漏极被连接在存储节点ND1上。NMOS晶体管Q4及PMOS晶体管Q5的各漏极被连接在存储节点ND2上。存储节点ND1通过电阻3被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。存储节点ND2被连接在NMOS晶体管Q1及PMOS晶体管Q2的各栅极上。NMOS晶体管Q3的栅极被连接在字线WL上，源极被连接在存储节点ND1上，漏极被连接在位线BL0上。NMOS晶体管Q6的栅极被连接在字线WL上，源极被连接在存储节点ND2上，漏极被连接在位线BL1上。
图2是原理性地示出了本实施例1的SRAM存储单元结构的俯视图。在硅衬底上局部地形成元件隔离绝缘膜4，由元件隔离绝缘膜4规定元件形成区域。图1所示的NMOS晶体管Q1都具有n+型的源区5及漏区6。并且，PMOS晶体管Q2都具有p+型的源区8及漏区9。同样，NMOS晶体管Q4都具有n+型的源区10及漏区11。并且，PMOS晶体管Q5都具有p+型的源区13及漏区14。另外，NMOS晶体管Q3都具有n+型的源区6及漏区15，NMOS晶体管Q6都具有n+型的源区11及漏区16。
NMOS晶体管Q1及PMOS晶体管Q2具有共同的栅结构7，栅结构7与NMOS晶体管Q4及PMOS晶体管Q5的各漏区11、14连接。同样，NMOS晶体管Q4及PMOS晶体管Q5具有共同的栅结构12，栅结构12与NMOS晶体管Q1及PMOS晶体管Q2的各漏区6、9连接。栅结构12的一部分被由氧化硅膜构成的硅化物保护膜18覆盖。被硅化物保护膜18覆盖部分的栅结构12比没有被硅化物保护膜18覆盖部分的栅结构12的电阻值高，被规定为高电阻部19。另外，NMOS晶体管Q3、Q6具有共同的栅结构17，栅结构17具有字线WL的功能。
图3是表示沿着图2中所示的线段X1-X1位置的剖面结构的剖面图。在硅衬底24上形成由氧化硅膜构成的元件隔离绝缘膜4，在元件隔离绝缘膜4上形成栅结构12。栅结构12具有在由氧化硅膜构成的栅绝缘膜20上依次层叠多晶硅层21和硅化钴层22并在该层叠结构的侧面形成由氧化硅膜构成的侧壁23的结构。被导入多晶硅层21中的杂质浓度为1×1017～1×1021cm-3的程度，栅结构12的薄层电阻为数10Ω/□的程度。
图4示出了沿着图2中所示的线段X2-X2位置的剖面结构的剖面图。在元件隔离绝缘膜4上形成栅结构12的高电阻部19。该高电阻部19相当于图1所示的电阻3。高电阻部19具有在栅绝缘膜20上形成多晶硅层21、在该结构的侧面形成侧壁23的结构。在高电阻部19中，多晶硅层21上不形成硅化钴层22，高电阻部19的薄层电阻为数kΩ/□～数100Ω/□的程度，比高电阻部19以外部分的栅结构12的薄层电阻高。
图3、图4所示的结构按下述顺序进行就可以形成：(A)在栅绝缘膜20上形成了多晶硅层21的栅结构的工序；(B)在该栅结构的侧面形成侧壁23的工序；(C)在成为高电阻部19的区域上形成硅化物保护膜18的工序；(D)通过对没有用硅化物保护膜18覆盖部分的多晶硅层21进行硅化而形成硅化钴层22的工序。
这样，按照本实施例1的半导体存储器，如图1所示，存储节点ND1通过电阻3与NMOS晶体管Q4及PMOS晶体管Q5的各栅极连接。所以，可提高半导体存储器的耐软错误性。
以下，具体说明其理由。参照图1，假定存储节点ND1的电位为高电平，存储节点ND2的电位为低电平。在这种状况下，当α射线入射NMOS晶体管Q1的漏极时，由于该α射线的照射而产生大量电子-空穴对。产生的电子被NMOS晶体管Q1的漏极收集，使存储节点ND1的电位从高电平变为低电平。于是，存储节点ND1的电位变化根据由电阻3的阻值和NMOS晶体管Q4及PMOS晶体管Q5的各栅极电容决定的时间常数而逐渐地传递到NMOS晶体管Q4及PMOS晶体管Q5。也就是说，存储节点ND1的电位变化传递到NMOS晶体管Q4及PMOS晶体管Q5所需要的时间因电阻3而延迟，所以，存储节点ND2的电位不会立即变化。
与此相对照，在存储节点ND2的电位发生变化之前的时刻，在NMOS晶体管Q1及PMOS晶体管Q2的各栅极上仍继续施加着存储节点ND2的电位(低电平)。所以，因α射线的照射而使存储节点ND1的电位从高电平变为低电平后，存储节点ND1的电位又恢复为高电平。其结果是，存储节点ND2的电位被保持为低电平。根据上述理由，可以提高半导体存储器的耐软错误性。
并且，只追加形成硅化物保护膜18的简单工序就能形成栅结构12的高电阻部19，所以，既不会使制造工序复杂化，也不会增大芯片面积。
实施例2
图5是表示本发明实施例2的SRAM存储单元结构的电路图。存储节点ND2通过电阻25被连接在NMOS晶体管Q1及PMOS晶体管Q2的各栅极上。本实施例2的SRAM存储单元的其他结构与图1所示的上述实施例1的SRAM存储单元的结构相同。
图6原理性地示出了本实施例2的SRAM存储单元结构的俯视图。栅结构7的一部分被由氧化硅膜形成的硅化物保护膜26覆盖，用硅化物保护膜26覆盖部分的栅结构7比没有用硅化物保护膜26覆盖部分的栅结构7的电阻值高，被规定为高电阻部27。高电阻部27相当于图5所示的电阻25。高电阻部27与图4所示的高电阻部分19同样，具有在栅绝缘膜20上形成多晶硅层21、在该结构的侧面形成侧壁23的结构。在高电阻部27中，在多晶硅层21上不形成硅化钴层22，高电阻部27的薄层电阻为数kΩ/□～数100Ω/□的程度，比高电阻部27以外部分的栅结构7的薄层电阻(数10Ω/□)高。本实施例2的SRAM存储单元的其他结构与图2所示的上述实施例1的SRAM存储单元的结构相同。
这样，根据本实施例2的半导体存储器，如图5所示，存储节点ND1通过电阻3与NMOS晶体管Q4及PMOS晶体管Q5的各栅极连接。并且，存储节点ND2通过电阻25与NMOS晶体管Q1及PMOS晶体管Q2的各栅极连接。所以，与上述实施例1的半导体存储器相比，还可提高耐软错误性。
实施例3
图7是本发明的实施例3的SRAM存储单元结构的电路图。用NMOS晶体管Q7代替图1中所示的电阻3形成。NMOS晶体管Q7的栅极连接电源1。并且，NMOS晶体管Q7的源、漏极中，一个被连接在存储节点ND1上，另一个被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。本实施例3的SRAM存储单元的其他结构与图1所示的上述实施例1的SRAM存储单元的结构相同。NMOS晶体管Q7的源-漏间的电阻可以通过栅长度和栅宽度及源、漏的杂质浓度等调整，例如数kΩ～数100Ω的程度。
这样，根据本实施例3的半导体存储器，在存储节点1和NMOS晶体管Q4及PMOS晶体管Q5的各栅极之间附加NMOS晶体管Q7的源-漏间的电阻。特别是可以在本实施例3的半导体存储器中附加NMOS晶体管Q7的导通电阻。所以，根据与上述实施例1同样的理由，可以提高半导体存储器的耐软错误性。
并且，NMOS晶体管Q7的源-漏间电阻可以通过栅长度和栅宽度及源、漏的杂质浓度等调整，所以可以附加具有所希望阻值的电阻。
图8是表示本发明的实施例3的第1变例的SRAM存储单元结构的电路图。用PMOS晶体管Q8代替图7中的NMOS晶体管Q7形成。PMOS晶体管Q8的栅极被连接在电源2上。并且，PMOS晶体管Q8的源、漏极中的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。
图9是表示本发明的实施例3的第2变例的SRAM存储单元结构的电路图。由图7中所示的NMOS晶体管Q7及图8中所示的PMOS晶体管Q8双方形成。
根据本实施例3的第1及第2变例的半导体存储器也能够得到与图7所示半导体存储器同样的效果。
实施例4
图10是表示本发明的实施例4的SRAM存储单元结构的电路图。用NMOS晶体管Q9代替图1中所示的电阻3形成。NMOS晶体管Q9的源、漏极中的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。并且，NMOS晶体管Q9的栅极与本身的源、漏极中的任意一方连接。
为使NMOS晶体管Q9的源-漏极间在电学上导通，NMOS晶体管Q9系采用源极-沟道-漏极的导电类型为n+-n-n+的晶体管。或者设定NMOS晶体管Q9的阈值电压的绝对值比其他的NMOS晶体管Q1、Q4的阈值电压的绝对值低。例如，设定对栅极施加0伏电压时流过低至数μA～数mA程度的电流。本实施例4的SRAM存储单元的其他结构与图1所示的上述实施例1的SRAM存储单元的结构相同。
这样，根据本实施例4的半导体存储器，存储节点ND1与NMOS晶体管Q4及PMOS晶体管Q5的各栅极间可以附加NMOS晶体管Q9的源-漏间的电阻，所以能够得到与上述实施例3同样的效果。
并且，因为NMOS晶体管Q9的栅极电容被附加在NMOS晶体管Q4及PMOS晶体管Q5的各栅极电容上，所以可以表观地降低因α射线的照射而引起的存储节点ND1、ND2的电位的变化量。其结果是，与上述实施例3的半导体存储器比较，更能提高耐软错误性。
图11是表示本发明的实施例4的第1变例的SRAM存储单元结构的电路图。用PMOS晶体管Q10代替图10中所示的NMOS晶体管Q9形成。PMOS晶体管Q10的源、漏区的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。并且，PMOS晶体管Q10的栅极被连接在本身的源极及漏极中的任意一方上。
为使PMOS晶体管Q10的源-漏极间在电学上导通，PMOS晶体管Q10系采用源极-沟道-漏极的导电类型为p+-p-p+的晶体管。或者设定PMOS晶体管Q10的阈值电压的绝对值比其他的PMOS晶体管Q2、Q5的阈值电压的绝对值低。
图12是表示本发明的实施例4的第2变例的SRAM存储单元结构的电路图。由图10中所示的NMOS晶体管Q9及图11中所示的PMOS晶体管Q10双方形成。
由本实施例4的第1及第2变例的半导体存储器也能够得到与图10所示半导体存储器同样的效果。
实施例5
图13是表示本发明的实施例5的SRAM存储单元结构的电路图，用NMOS晶体管Q11代替图1中所示的电阻3形成。NMOS晶体管Q11的源、漏极中的一方被连接在存储节点ND1上，另一方被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。并且，NMOS晶体管Q11的栅极与字线WL连接。
为使NMOS晶体管Q11的源-漏极间在电学上导通，NMOS晶体管Q11系采用源极-沟道-漏极的导电类型为n+-n-n+的晶体管。或者设定NMOS晶体管Q11的阈值电压的绝对值比其他的NMOS晶体管Q1、Q4的阈值电压的绝对值还低。例如，设定对栅极施加0伏电压时流过低至数μA～数mA程度的电流。本实施例5的SRAM存储单元的其他结构与图1所示的上述实施例1的SRAM存储单元的结构相同。
这样，根据本实施例5的半导体存储器，存储节点ND1与NMOS晶体管Q4及PMOS晶体管Q5的各栅极间可以附加NMOS晶体管Q11的源-漏间的电阻，所以能够得到与上述实施例3同样的效果。
并且，因为NMOS晶体管Q11的栅极被连接在字线WL上，所以在数据写入及读出时数据线WL被激活的场合，施加在字线WL上的电压也被施加到NMOS晶体管Q11上，驱动NMOS晶体管Q11。由此，NMOS晶体管Q11的源-漏极间的电阻变低，所以可以抑制在数据写入及读出时的工作延迟。
实施例6
图14是表示本发明的实施例6的SRAM存储单元结构的电路图。存储节点ND2通过NMOS晶体管Q12被连接在NMOS晶体管Q1及PPMOS晶体管Q2的各栅极上。NMOS晶体管Q12的源、漏极中的一方被连接在存储节点ND2上，另一方被连接在NMOS晶体管Q1及PMOS晶体管Q2的各栅极上。并且，NMOS晶体管Q12的栅极与上述实施例3同样，被连接在电源1上。但是，NMOS晶体管Q12的栅极也可以与上述实施例4同样，被连接在本身的源极或漏极上，或者也可以与上述实施例5同样，被连接在字线WL上。NMOS晶体管Q7的栅极也同样。本实施例6的SRAM存储单元的其他结构与图1所示的上述实施例1的SRAM存储单元的结构相同。
这样，根据本实施例6的半导体存储器，如图14所示，存储节点ND1通过NMOS晶体管Q7被连接在NMOS晶体管Q4及PMOS晶体管Q5的各栅极上。并且，存储节点ND2通过NMOS晶体管Q12被连接在NMOS晶体管Q1及PMOS晶体管Q2的各栅极上。所以，与上述实施例3～5的半导体存储器相比，更能提高耐软错误性。
实施例7
在本实施例7中说明追加的MOS晶体管(以下称为“电阻附加用晶体管”)的结构。以下，作为代表，对图14所示的NMOS晶体管Q12的结构的一个例子进行说明。
图15是原理性地表示本发明的实施例7的SRAM存储单元结构的俯视图。并且，图16是表示沿着图15中所示的线段X3-X3位置的剖面结构的剖面图，图17是表示沿着图15中所示的线段X4-X4位置的剖面结构的剖面图。如图16、图17所示，在硅衬底24及元件隔离绝缘膜4上形成由氧化硅膜构成的层间绝缘膜40，NMOS晶体管Q12是在层间绝缘膜40上形成的薄膜晶体管(TFT)。
参照图15～17，NMOS晶体管Q12都具有在层间绝缘膜40上形成的沟道区38，和夹着沟道区38的成对的源、漏区31、32。并且，NMOS晶体管Q12具有夹着栅绝缘膜39、在沟道区38上面形成的栅电极30。源、漏区31、32的导电类型是n+型，沟道区38的导电类型是p型。但是，在图10、图12中所示的NMOS晶体管Q9及图13所示的NMOS晶体管Q11中，沟道区38的导电类型是n型。
参照图15，源、漏区31通过接触塞33被连接在栅结构7上。并且，源、漏区32通过接触塞34、35被分别连接在漏区11、14上。参照图16，接触塞33具有在源、漏区31的底面与栅结构7的顶面之间的层间绝缘膜40内形成的接触孔36和填充在接触孔36内的金属塞37。参照图17，接触塞34具有在源、漏区32的底面与漏区11的顶面之间的层间绝缘膜40内形成的接触孔41和填充在接触孔41内的金属塞42。并且，接触塞35具有在源、漏区32的底面与漏区14的顶面之间的层间绝缘膜40内形成的接触孔43和填充在接触孔43内的金属塞44。
这样，根据本实施例7的半导体存储器，因为附加电阻用晶体管在绝缘膜40上形成，所以将附加电阻用晶体管与其他NMOS晶体管Q1～Q6一起在硅衬底24上形成的情况相比，可以抑制芯片面积的增大。
图18是原理性地表示本发明的实施例7的第1变例的SRAM存储单元结构的俯视图。并且，图19是表示沿着图18中所示的线段X5-X5位置的剖面结构的剖面图，图20是表示沿着图18中所示的线段X6-X6位置的剖面结构的剖面图。如图19、图20所示，在硅衬底24及元件隔离绝缘膜4上形成由氧化硅膜构成的层间绝缘膜60，在层间绝缘膜60上形成由氧化硅膜构成的层间绝缘膜63。NMOS晶体管Q12是在层间绝缘膜60上形成的薄膜晶体管。
参照图18～20，NMOS晶体管Q12都具有在层间绝缘膜60上形成的沟道区61，和夹着沟道区61的成对的源、漏区51、52。并且，NMOS晶体管Q12具有夹着栅绝缘膜62、在沟道区61上面形成的栅电极50。源、漏区51、52的导电类型是n+型，沟道区61的导电类型是p型。但是，在图10、图12中所示的NMOS晶体管Q9及图13所示的NMOS晶体管Q11中，沟道区61的导电类型是n型。
参照图18，源、漏区51通过接触塞54、55及由铝构成的金属布线53被连接在栅结构7上。并且，源、漏区52通过接触塞57、58及金属布线56被连接在漏区11上。同样，源、漏区52通过接触塞57、59及金属布线56被连接在漏区14上。
参照图19，接触塞55具有在源、漏区51的顶面与金属布线53的底面之间的层间绝缘膜63内形成的接触孔64和填充在接触孔64内的金属塞65。并且，接触塞57具有在源、漏区52的顶面与金属布线56的底面之间的层间绝缘膜63内形成的接触孔66和填充在接触孔66内的金属塞67。同样，接触塞54具有在栅结构7的顶面与金属布线53的底面之间的层间绝缘膜60、63内形成的接触孔68和填充在接触孔68内的金属塞69。
参照图20，接触塞57具有在源、漏区52的顶面与金属布线56的底面之间的层间绝缘膜63内形成的接触孔70和填充在接触孔70内的金属塞71。并且，接触塞58具有在金属布线56的底面与漏区11的顶面之间的层间绝缘膜60、63内形成的接触孔72和填充在接触孔72内的金属塞柱73。同样，接触塞59具有在金属布线56的底面与漏区14的顶面之间的层间绝缘膜60、63内形成的接触孔74和填充在接触孔74内的金属塞75。
图21是原理性地表示本发明的实施例7的第2变例的SRAM存储单元结构的俯视图。并且，图22是表示沿着图21中所示的线段X7-X7位置的剖面结构的剖面图，图23是表示沿着图21中所示的线段X8-X8位置的剖面结构的剖面图。如图22、图23所示，在硅衬底24及元件隔离绝缘膜4上形成由氧化硅膜构成的层间绝缘膜85，在层间绝缘膜85上形成由氧化硅膜构成的层间绝缘膜88。NMOS晶体管Q12是在层间绝缘膜85上形成的薄膜晶体管。
参照图21～23，NMOS晶体管Q12都具有在层间绝缘膜85上形成的沟道区86，和夹着沟道区86形成的成对的源、漏区80、81。并且，NMOS晶体管Q12具有夹着栅绝缘膜87、在沟道区86上面形成的栅电极50。源、漏区80、81的导电类型是n+型，沟道区86的导电类型是p型。但是，在图10、图12中所示的NMOS晶体管Q9及图13所示的NMOS晶体管Q11中，沟道区86的导电类型是n型。
参照图21，源、漏区80通过接触塞82被连接在栅结构7上。并且，源、漏区81通过接触塞83、84被分别连接在漏区11、14上。
参照图22，接触塞82使与沟道区86相反一侧的源、漏区80的端部露出，并且具有在栅结构7的顶面与金属布线91的底面之间的层间绝缘膜85、88内形成的接触孔89和填充在接触孔89内的金属塞90。
参照图23，接触塞83使源、漏区81的一端露出，并且具有在漏区11的顶面与金属布线94的底面之间的层间绝缘膜85、88内形成的接触孔92和填充在接触孔92内的金属塞93。同样，接触塞84使源、漏区81的另一端露出，并且具有在漏区14的顶面与金属布线97的底面之间的层间绝缘膜85、88内形成的接触孔95和填充在接触孔95内的金属塞96。
根据本实施例7的第一及第二变例的半导体存储器也能够得到与图15～图17所示的半导体存储器同样的效果。
[发明的效果]
根据本发明中第一方面的半导体存储器，第二存储节点被第一保护膜覆盖，不形成第一金属-半导体化合物层，通过第一栅电极的高电阻部被连接在第一驱动用晶体管上。所以，可以提高半导体存储器的耐软错误性。
并且，根据本发明中第二方面的半导体存储器，第一存储节点被第二保护膜覆盖，不形成第二金属-半导体化合物层，通过第二栅电极的高电阻部被连接在第二驱动用晶体管上。所以，还可以提高半导体存储器的耐软错误性。
同样，根据本发明中第三方面的半导体存储器，因为第一栅电极通过第一电阻附加用晶体管被连接在第二存储节点上，所以可以提高半导体存储器的耐软错误性。
同样，根据本发明中第四方面的半导体存储器，可以在第一栅电极与第二存储节点之间附加作为NMOS晶体管的第一电阻附加用晶体管的导通电阻。
同样，根据本发明中第五方面的半导体存储器，可以在第一栅电极与第二存储节点之间附加作为PMOS晶体管的第一电阻附加用晶体管的导通电阻。
同样，根据本发明中第七方面的半导体存储器，可以在第二驱动用晶体管的栅电容上附加第一电阻附加用晶体管的栅电容，所以在表观上能够降低因α射线照射而引起的第一及第二存储节点的电位的变化量。其结果是，还可以提高耐软错误性。
同样，根据本发明中第九方面的半导体存储器，可以在第二驱动用晶体管的栅电容上附加第一电阻附加用晶体管的栅电容，所以在表观上能够降低因α射线照射而引起的第一及第二存储节点的电位的变化量。其结果是，还可以提高耐软错误性。
同样，根据本发明中第十一方面的半导体存储器，在数据写入及读出时字线被激活的情况下，施加在字线上的电压也被施加在第一电阻附加用晶体管的栅电极上，驱动第一电阻附加用晶体管。由此，可以降低第一电阻附加用晶体管的源-漏间的电阻，所以能够抑制数据写入时及读出时的工作延迟。
同样，根据本发明中第十二方面的半导体存储器，因为第二栅电极通过起第二附加电阻作用的晶体管被连接在第一存储节点上，所以，还可以提高半导体存储器的耐软错误性。
同样，根据本发明中第十三方面的半导体存储器，作为薄膜晶体管的第一电阻附加用晶体管在层间绝缘膜上形成，所以，第一电阻附加用晶体管与其他晶体管一起在半导体衬底上形成的类型的半导体存储器相比，可以抑制芯片面积的增大。

Claims (13)

1.一种半导体存储器，它备有静态随机存取存储单元，该静态随机存取存储单元具有通过第一存储节点相互连接的第一驱动用晶体管、第一负载元件和第一传输用晶体管；以及通过第二存储节点相互连接的第二驱动用晶体管、第二负载元件和第二传输用晶体管，上述第一驱动用晶体管具有的第一栅电极被连接在上述第二存储节点上，上述第二驱动用晶体管具有的第二栅电极被连接在上述第一存储节点上，该半导体存储器的特征在于：
还备有覆盖上述第一栅电极的一部分而形成的第一保护膜，
没有被上述第一保护膜覆盖部分的上述第一栅电极有在第一栅绝缘膜上依次层叠第一半导体层和第一金属-半导体化合物层的结构，
被上述第一保护膜覆盖部分的上述第一栅电极有在上述第一栅绝缘膜上形成上述第一半导体层，在上述第一半导体层上不形成上述第一金属-半导体化合物层的结构。
2.如权利要求1所述的半导体存储器，其特征在于：
还备有覆盖上述第二栅电极的一部分而形成的第二保护膜，
没有被上述第二保护膜覆盖部分的上述第二栅电极有在第二栅绝缘膜上依次层叠第二半导体层和第二金属-半导体化合物层的结构，
被上述第二保护膜覆盖部分的上述第二栅电极有在上述第二栅绝缘膜上形成上述第二半导体层，在上述第二半导体层上不形成上述第二金属-半导体化合物层的结构。
3.一种半导体存储器，它备有静态随机存取存储单元，该静态随机存取存储单元具有通过第一存储节点相互连接的第一驱动用晶体管、第一负载元件和第一传输用晶体管；以及通过第二存储节点相互连接的第二驱动用晶体管、第二负载元件和第二传输用晶体管，上述第一驱动用晶体管具有的第一栅电极被连接在上述第二存储节点上，上述第二驱动用晶体管具有的第二栅电极被连接在上述第一存储节点上，该半导体存储器的特征在于：
还包括具有与上述第一栅电极连接的第一杂质导入区和与上述第二存储节点连接的第二杂质导入区的第一电阻附加用晶体管，
上述第一栅电极通过上述第一电阻附加用晶体管与上述第二存储节点连接。
4.如权利要求3所述的半导体存储器，其特征在于：
还备有与上述第一及第二负载元件连接的、给出规定的电源电位的电源，
上述第一电阻附加用晶体管一附加电阻作用的晶体管是NMOS晶体管，
上述第一电阻附加用晶体管的栅电极与上述电源连接。
5.如权利要求3所述的半导体存储器，其特征在于：
还备有与上述第一及第二驱动用晶体管连接的、给出GND电位的电源，
上述第一电阻附加用晶体管是PMOS晶体管，
上述第一电阻附加用晶体管的栅电极与上述电源连接。
6.如权利要求3所述的半导体存储器，其特征在于：
还备有与上述第一及第二负载元件连接的、给出规定的电源电位的第一电源；以及
与上述第一及第二驱动用晶体管连接的、给出GND电位的第二电源，
上述第一电阻附加用晶体管包括：
具有连接在上述第一电源上的栅电极的NMOS晶体管；以及
具有连接在上述第二电源上的栅电极的PMOS晶体管。
7.如权利要求3所述的半导体存储器，其特征在于：
上述第一电阻附加用晶体管还具有与上述第一及第二杂质导入区的导电类型相同导电类型的沟道区，
上述第一电阻附加用晶体管的栅电极与上述第一或第二杂质导入区连接。
8.如权利要求7所述的半导体存储器，其特征在于：
上述第一电阻附加用晶体管被设置成多个。
9.如权利要求3所述的半导体存储器，其特征在于：
上述第一电阻附加用晶体管的阈值电压的绝对值比上述第一及第二驱动用晶体管的阈值电压的绝对值低，
上述第一电阻附加用晶体管的栅电极与上述第一或第二杂质导入区连接。
10.如权利要求9所述的半导体存储器，其特征在于：
上述第一电阻附加用晶体管被设置成多个。
11.如权利要求3所述的半导体存储器，其特征在于：
还备有与上述第一及第二传输用晶体管的各栅电极连接的字线，
上述第一电阻附加用晶体管是NMOS晶体管，
上述第一电阻附加用晶体管的栅电极与上述字线连接。
12.如权利要求3所述的半导体存储器，其特征在于：
包括具有与上述第二栅电极连接的第三杂质导入区和与上述第一存储节点连接的第四杂质导入区的第二电阻附加用晶体管，
上述第二栅电极通过上述第二电阻附加用晶体管与上述第一存储节点连接。
13.如权利要求3～12中任意一项所述的半导体存储器，其特征在于：
还备有半导体衬底；以及
在上述半导体衬底的主面上形成的层间绝缘膜，
上述第一栅电极通过栅绝缘膜在上述半导体衬底的上述主面上形成，
上述第二存储节点在上述半导体衬底的上述主面内形成，
上述第一电阻附加用晶体管是在上述层间绝缘膜上形成的薄膜晶体管。
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