TW557573B - Semiconductor storage device - Google Patents

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Yuuichi Hirano
Takashi Ipposhi
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Mitsubishi Electric Copr
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Description

557573
本發明係關於半導體記情梦窨，士甘Θ日3人H η , ，Λ g u展置，尤其是關於具備sram (StatK Random ACCess Mem〇ry)記憶單元的半導體記憶 五、發明說明（1) 【發明所屬之技術領域】 【習知之技術】 圖2 4為顯示習知S R A Μ記情單元的播士 u早几的構成的電路圖。NM0S電 晶體Ql、Q4係為驅動用電晶體（也稱為「驅動電晶體」）， NM0S電晶體Q3、Q6係為傳送用電晶體（也稱為「存取電晶 體」）。PM0S電晶體Q2、Q5係為負載電晶體（負載電晶 體）’也有取代P Μ 0 S電晶體Q 2、Q 5而使用電阻元件的情 況。 NM0S電晶體Ql、Q4的各源極連接供給GND電位的電源2。 P Μ 0 S電晶體Q 2、Q 5的各源極連接供給指定電源電位（y ^ d) 的電源1。NM0S電晶體Q1及PM0S電晶體Q2的各汲極連接記 憶節點N D1。N Μ 0 S電晶體Q 4及P Μ 0 S電晶體Q 5的各汲極連接 記憶節點ND2。記憶節點ND1連接NM0S電晶體Q4及PM0S電晶 體Q5的各閘極。記憶節點叩2連接NM0S電晶體Q1及PM0S電 晶體Q2的各閘極。NM0S電晶體Q3的閘極連接於字線WL，源 極連接於記憶節點ND1，汲極連接於位元線BL0。NM0S電晶 體Q6的閘極連接於字線孔，源極連接於記憶節點ND2，汲 極連接於位元線BL1。 圖2 5為模式顯示習知s R A Μ記憶單元的構造的仰視圖。石夕 基板上局部形成有元件隔離絕緣膜4，藉由元件隔離絕緣 膜4規定元件形成區域。圖24所示NM0S電晶體Q1均具有η+
C:\2D-00DE\9Ml\91117879.ptd 第5頁 557573 五、發明說明（2) 形的源極區域5及汲極區域6。此外，PMOS電晶體Q2均具有 p+形的源極區域8及汲極區域9。此外，Ν Μ 0 S電晶體Q 4均具 有η+形的源極區域1〇及汲極區域Η。此外，pm〇s電晶體Q5 均具有Ρ+形的源極區域1 3及汲極區域1 4。又，NMOS電晶體 Q3均具有η+形的源極區域6及汲極區域15，NMOS電晶體Q6 均具有η+形的源極區域11及汲極區域1 6。 NMOS電晶體Q1及PMOS電晶體Q2具有共同的閘極構造7， 閘極構造7連接NMOS電晶體Q4及PMOS電晶體Q5的各汲極區 域1 1、14。此外，NMOS電晶體Q4及PMOS電晶體Q5具有共同 的閘極構造12，閘極構造12連接NMOS電晶體Q1及PMOS電晶 體Q2的各汲極區域6、9。此外，NMOS電晶體Q3及Q6具有共 同的閘極構造1 7，閘極構造1 7用作為字線WL的功能。 【發明所欲解決之問題】 然而，根據如此之習知半導體記憶裝置，會因封裝材等 的放射出的α線等的電離性的放射線入射記憶單元，產生 破壞記憶資訊的現象（軟性故障）的問題。 如參照圖24，假定記憶節點ND1的電位為高位準，記憶 節點ND2的電位為低位準。該狀況下，若線入射於〇03 電晶體Q1的汲極，因該線的照射產生多量的電子·電洞 對。產生的電子被收集於關〇3電晶體Q1的汲極，記憶節點 N D1的電位從高位準變化為低位準。於是，記憶節點ν d 1的 電位變化傳送至NMOS電晶體Q4及PMOS電晶體Q5，使記憶節 點ND2的電位從低位準變化為高位準。於是，記憶節點NJ)2 的電位變化傳送至NM〇s電晶體Q1 APM0S電晶體Q2。以上的
C:\2D-C0DE\9Ml\91117879.ptd 第6頁 五、發明說明（3) 結果，將古 、、 本發明传A ^ ^半導體記憶裝置的記憶資訊的破壞。 得軟性上述問題而提出之發明，其目的在” 【解決以；高導體記憶巢置。 後 N畸之手段】 本發日月t i & 記憶節點連接$ c.裝置’曰係為具備包括相互介由第！ 傳送電晶體；η心動用電晶體、第1負載元件、及第1 晶·體、第2^ 相互介由第2記憶節點連接的第2驅動用電 電晶體所備右沾70^牛、及第2傳送電晶體，且，第1驅動用 電晶體所備有的f 1閘極連接於第2記憶節點，第2驅動用 取記憶單元的生第2閘極連接於第1記憶節點的靜態隨機存 1閘極的局部所導體記憶裝置，其包含有：又備有覆被第 部分的第1 pq 4形成的第1保護膜，未藉由第1保護膜覆被 導體層與第丨八·具有依序於第1閘極絕緣膜上疊層第1半 膜覆被部分的—半導體化合物層的構造，藉由第1保護 半導體層， 閘極，具有於第1閘極絕緣膜上形成第1 合物層的構造方、第1半導體層上未形成第1金屬—半導體化 此外，本笋明 _ 的局部所形^的半導體記憶裝置，又備有覆被第2閘極 第2閘極，具有勺第2保護膜，未藉由第2保護膜覆被部分的 與第2金屬二半導依μ序於第2問極絕緣膜上叠層第2半導體層 部分的第2閘極，體化合物層的構造，藉由第2保護膜覆被 層，於第2半導峡具有於第2閘極絕緣膜上形成第2半導體 構造。 ~㈢上未形成第2金屬-半導體化合物層的
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=外’本發明之半導體記憶裝置，係為具備包括相 由第1記憶節點連接的第1驅動用電晶體、第i負裁_互川 二1電傳曰送^晶f;及相互介由第2記憶節點連接的7VU 口 電日日貼、第2負載元件、及第2傳送電晶體，且， 驅動用電晶體所備有的第i閘極連接於第2記憶節點， ，動用電晶體所備有的第2閘極連接於第1記憶節點的靜·能 隨機存取記憶單元的半導體記憶裝置，其包含有：又^ ^ 包括連接第1閘極的第1雜質導入區域，及連接第2記憶節 點的第2雜質導入區域，的第1電阻附加用電晶體，第1閘 極係介由第1電阻附加用電晶體連接於第2記憶節點。 此外，本發明之半導體記憶裝置，其特徵為：又備有連 接第1及第2負載元件，供給指定電源電壓的電源，第1電 阻附加用電晶體係為NMOS電晶體，第1電阻附加用電晶體 的閘極連接電源。 此外，本發明之半導體記憶裝置，其特徵為：又備有連 接第1及第2驅動用電晶體，供給GND電位的電源，第1電阻 附加用電晶體係為PMOS電晶體，第1電阻附加用電晶體的 閘極連接電源。 此外，本發明之半導體記憶裝置，其特徵為：第1電阻 附加用電晶體，又備有與第1及第2雜質導入區域的導電型 相同的導電型的通道區域，第1電阻附加用電晶體的閘極 連接第1或第2雜質導入區域。 此外，本發明之半導體記憶裝置，其特徵為：第1電阻 附加用電晶體的臨限電壓，較第1及第2驅動用電晶體的臨
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限電壓低，第1電·阻附加用電晶體的閘極連接第i或第2雜 貝導入區域。 、 此外’本發明之半導體記憶裝置，其特徵為：又備有連 接第1及第2傳送用電晶體的各閘極的字線，第1電阻附加 用電s曰體係為N Μ 0 S電晶體，第1電阻附加用電晶體的閘極 連接字線。 此外’本發明之半導體記憶裝置，其特徵為：又備有連 接第2閘極的第3雜質導入區域，及連接第1記憶節點的第4 雜質導入區域的第2電阻附加用電晶體，第2閘極係介由第 2電阻附加用電晶體連接第1記憶節點。 此外，本發明之半導體記憶裝置，其特徵為··又備有半 導體基板及形成於半導體基板的主面上的層間絕緣膜，第 1閘極係介由閘極絕緣膜形成於半導體基板的主面上，第2 冗憶節點形成於半導體基板的主面内，第1電阻附加用電 晶體係為形成於層間絕緣膜上的薄膜電晶體。 【發明之實施形態】 (實施形態1 ) 圖1為顯示本發明之實施形態1之SRAM記憶單元的構成的 電路圖。NMOS電晶體Ql、Q4係為驅動用電晶體（也稱為 「驅動電晶體」），NMOS電晶體Q3、Q6係為傳送用電晶體 (也稱為「存取電晶體」）。PMOS電晶體Q2、Q5係為負％載電 晶體（負載電晶體），也有取代PMOS電晶體Q2、q5而难+ 叩便用電 阻元件的情況。 NMOS電晶體Ql、Q4的各源極連接供給GND電位的電源2。
C:\2D-C0DE\91-ll\91117879.ptd 第9頁 557573 t 發明說明（6) PMOS電晶體Q2、Q5的各源極連接供給指定電源電位( 〇. 5〜5· OV)的電源1。NM0S電晶體Q1及PM0S電晶體Q2的各汲 極連接記憶節點ND1。NM0S電晶體Q4及PM0S電晶體Q5的各 /及極連接記憶節點N D 2。記憶節點N D1介由電阻3連接N Μ 0 S 電晶體Q4及PM0S電晶體Q5的各閘極。記憶節點ND2連接 NM0S電晶體Q1及PM0S電晶體Q2的各閘極。NM0S電晶體Q3的 閘極連接於字線WL，源極連接於記憶節點nd 1，汲極連接 於位元線B L 0。Ν Μ 0 S電晶體Q 6的閘極連接於字線^ L，源極 連接於記憶節點ND2，汲極連接於位元線BL1。 圖2為模式顯示實施形態1之”龍記憶單元的構造的仰視 圖。石夕基板上局部形成有元件隔離絕緣膜4，藉由元件隔 離絕緣膜4規定元件形成區域。圖1所示NM〇s電晶體Q1均具 有n+形的源極區域5及汲極區域6。此外，pM〇s電晶體Q2均 具有P+形的源極區域8及汲極區域9。此外，nm〇S電晶體Q4 均具有n+形的源極區域1 〇及汲極區域丨丨。此外，pM〇s電晶 體Q5均具有p+形的源極區域13及汲極區域14。nm〇S電晶體 Q3均具有n+形的源極區域6及汲極區域15，NM〇s電晶體㈧ 均具有n+形的源極區域1 1及汲極區域丨6。 NM0S電晶體Q1及pm〇S電晶體Q2具有共同的閘極構造7， 閉極構造7連接NM0S電晶體Q4及PM0S電晶體Q5的各汲極區 域11、14。此外，nM〇s電晶體Q4及PM0S電晶體Q5具有共同 的閑極構造12，閘極構造12連接NM0S電晶體(^及⑽⑽電晶 體Q2的各汲極區域6、9。此外，閘極構造丨2的局部係藉由 氧化石夕膜組成的矽化物保護膜丨8所覆被。又，藉由矽化物
557573 五、發明說明（7) 保濩膜1 8所覆被部分的閘極構造〗2，較 膜18所覆被部分的閘極構造12的電阻值要J，，物保護 =電阻部19…卜，刪電晶體_ :有作 冓1^1 7，閘極構造1 7是用作為字線WL的功能。 、3極 圖3為顯示有關沿著圖2中所示剖士刀 面構造所作的剖面圖。石夕基板24上形成有氧化y立膜^ 二件隔離絕緣膜4 ’元件隔離絕緣膜4上形成有閘極構^ J。閘極構造12係於氧化矽膜組成的閘極絕緣膜2〇上 唛層多晶矽層21及矽化鈷層22，該疊層構造的側面具有彤 巧，化矽膜組成的側壁23的構造。導入多晶矽層21中的‘ 負/辰度約為1 X 1 〇17〜1 x 1 〇2】cnr3，閘極構造1 2的擴散層電 阻約為1 Ο Ω / 口。 、 θ 圖4為顯示有關沿著圖2中所示剖切線X2-Χ2的位置的剖 面構造所作的剖面圖。元件隔離絕緣膜4上形成有閘極構 造1 2的高電阻部1 9。該高電阻部1 9相當於圖1所示電阻3。 高電阻部1 9係於閘極絕緣膜2 0上形成有多晶矽層2 1，該構 造的側面具有形成側壁2 3的構造。高電阻部1 9中，未形成 矽化鈷層2 2於多晶矽層2 1上。高電阻部1 9之擴散層電阻約 為數k Ω / □〜數百k Ω / □，且較高電阻部1 9以外之部分的 閘極構造1 2的擴散電阻要高。 圖3、圖4所示構造可藉由如下步驟順序來形成，即（A) 形成閘極絕緣膜2 0上形成有多晶矽層2 1的閘極構造的步 驟；（B)於該閘極構造的側面形成側壁2 3的步驟；（C)於成 為高電阻部1 9的區域上形成矽化物保護層1 8的步驟；及
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(D)藉由將未由矽化物保護層18覆被部分的多晶矽層21矽 化物化以形成石夕化銘層2 2的步驟。 如此，根據本實施形態丨的半導體記憶裝置，如圖i所 示，記憶節點ND1介由電阻3連接NM〇s電晶體Q4&pM〇s電晶 體Q5的各閉極。為j：b，可提高半導體記憶裝置的軟性故障 以下，具體說明該理由。參照圖j，假定記憶節點ND工的 電位為高位準，記憶節點ND2的電位為低位準。該狀況 下，若α線入射於NMOS電晶體Q1的汲極，因該α線的照射 產生多ϊ的電子·電洞對。產生的電子被收集於〇〇3電晶 體Q1的汲極，記憶節點ND1的電位從高位準變化為低位 準。於是，記憶節點ND1的電位變化，依據藉由電阻3的電 阻值與NMOS電晶體Q4及PMOS電晶體q5的各閘極容量指定的 時常數，漸漸傳送至NMOS電晶體Q4及pM0S電晶體q5。也就 疋說，記憶即點ND1的電位變化傳送至NM〇s電晶體Q4及 PMOS電晶體Q5所需要的時間’因電阻3而延遲，使記憶節 點ND2的電位不馬上發生變化。 相對於此，在較記憶節點ND2的電位變化前的時點，記 憶節點ND2的電位（低電位）繼續施加於NM〇s電晶體Q1及 PJOS電晶體Q2的各閘極。因此’藉由α線的照射即使記憶 節點ND1的電位從兩位準向低位準變化，記憶節點ND1的電 位仍再次回復到高位準。其結果，記憶節點ND2的電位保 持為低位準。藉由上述理由，可提高半導體記憶裝置的 性故障耐性。
C:\2D-C0DE\91-ll\91117879.ptd 第12頁 557573 五、發明說明（9) 驟而Ϊ刑:於利用僅追加形成矽化物保護層1 8的簡單步 碑访 / 間極構造1 2的高電阻部1 9，因而，鉦使萝洪牛 驟複雜化、哎掷士日u , ”、、忧衣造步 ,^ ^ 4增大晶片面積的情況。 C η轭形態2 ) 電Γ圖為。，本々發日月之實施形態2之SRAM記‘隐單元的構成的 DAino °己憶節點⑽2介由電阻25連接NM0S電晶體Q1及 直# 1晶體Q2的各閘極。本實施形態2之SRAM記憶單元的 二才成，與圖i所示上述實施形態j的^—記憶單元的 成相同。 4圖6為模式顯示本發明之實施形態2之”…記憶單元的構 造的，視圖。閘極構造7的局部係由氧化矽膜組成的矽化 。”、蔓膜2 6所覆被。藉由石夕化物保護膜2 6所覆被部分的閘 極構造7，較未藉由矽化物保護膜2 6所覆被部分的閘極構 造7的電阻值要高，是規定用作為高電阻部2 7。高電阻部 27相當於圖5所示電阻25。高電阻部27與圖4所示高電阻部 19相同，係於閘極絕緣膜2〇上形成有多晶矽層21，該構造 的側面具有形成側壁2 3的構造。高電阻部2 7中，未形成矽 化姑層22於多晶矽層21上。高電阻部27之擴散層電阻約為 數k Ω / □〜數百k Ω / □，且較高電阻部2 7以外之部分的閘 極構造7的擴散電阻（數十k Ω/ □)要高。本實施形態2之 SRAM記憶單元的其他構造，與圖2所示上述實施形態1的 SRAM記憶單元的構造相同。 如此，根據本實施形態2的半導體記憶裝置，如圖5所 示，記憶節點ND1介由電阻3連接nm〇S電晶體Q4及PM0S電晶
557573 五、發明說明（ίο) 體Q5的各閘極。此外，記憶節點〇2介由電阻25連接NMOS 電晶體Q1及PMOS電晶體Q2的各閘極。為此，與上述實施形 態1之半導體記憶裝置比較，可提高半導體記憶裝置的軟 性故障耐性。 (實施形態3) 圖7為顯示本發明之實施形態3之SRAM記憶單元的構成的 電路圖。取代圖1所示電阻3，形成NMOS電晶體Q7。NMOS電 晶體Q7的閘極連接電源1。此外，NMOS電晶體Q7的源極· 汲極的一方連接於記憶節點ND1，另一方連接NMOS電晶體 Q4及PM0S電晶體Q5的各閘極。本實施形態3之SRAM記憶單 元的其他構成，與圖1所示上述實施形態1的SRAM記憶單元 的構成相同。NMOS電晶體Q7的源極-汲極間的電阻，可藉 由閘極長及閘極寬、源極·汲極的雜質濃度等調整，例如 為數ΙίΩ〜數百kD。 如此’根據本實施形態3的半導體記憶裝置，於記憶節 點ND1與NMOS電晶體Q4及PM0S電晶體Q5的各閘極間，可附 加NMOS電晶體Q7的源極-汲極間的電阻。尤其是，本實施 形態3的半導體記憶裝置中，可附加關⑽電晶體q7的導通 電阻。據此’藉由與上述實施形態1相同的理由，可提高 半導體記憶裝置的軟性故障耐性。 而且’由於NMOS電晶體Q7的源極-汲極間的電阻，可藉 由閘極長及閘極寬、源極·汲極的雜質濃度等調整，因 而，可附加所期望值的電阻。 圖8為顯示本發明之實施形態3之第1變化例的SRAM記憶
C:\2D-CODE\91-11\91117879.ptd 第14頁 557573 五、發明說明（11) 單元的構成的電路圖。取代圖7所示NMOS電晶體Q7，形成 Ρ Μ 0 S電晶體Q 8。ρ μ 〇 s電晶體Q 8的閘極連接電源2。此外， PMOS電晶體Q8的源極·汲極的一方連接於記憶節點ND1， 另一方連接NMOS電晶體Q4及PMOS電晶體Q5的各閘極。 圖9為顯示本發明之實施形態3之第2變化例的SRAM記憶 單元的構成的電路圖。形成圖7所示NMOS電晶體Q7及圖8所 示PMOS電晶體Q8的雙方。 根據本實施形態3的第1及第2變化例的半導體記憶裝 置’可獲得與圖7所示半導體記憶裝置相同的效果。 (實施形態4 ) 圖1 0為顯示本發明之實施形態4之SRAM記憶單元的構成 的電路圖。取代圖1所示電阻3，形成NM〇s電晶體q9。NMOS 電晶體Q 9的源極·汲極的一方連接於記憶節點n d 1，另一 方連接NMOS電晶體Q4及PMOS電晶體Q5的各閘極。此外， N Μ 0 S電晶體Q 9的閘極連接本身的源極及汲極中的任意一 方。 為電性導通NMOS電晶體Q9的源極-汲極間，於.〇s電晶 體Q9採用源極-通道-汲極的導電型為n+-n_n+的電晶體。或 是，NMOS電晶體Q9的臨限電壓的絕對值係設定為較其他的 NMOS電晶體Ql、Q4的臨限電壓的絕對值低。例如，於施加 0V電壓於閘極時，較低地設定為流動數# a〜數mA程度的 電流。本實施形態4之SRAM記憶單元的其他構成，與圖j所 示上述實施形態1的SRAM記憶單元的構成相同。” 如此，根據本實施形態4的半導體記憶裝置，於記憶節
557573 五、發明說明（12) 點ND1與NMOS電晶體Q4及PMOS電晶體Q5的各閘極間，可附 加Ν Μ 0 S電曰曰體Q 9的源極- >及極間的電阻，可獲得與上述實 施形態3相同的效果。 而且，由於附加NMOS電晶體Q9的閘極容量於NMOS電晶體 Q4及PMOS電晶體Q5的各閘極容量，可明顯減低起因於α線 的照射的記憶節點ND1及ND2的電位變化量。其結果，與上 述實施形態3的半導體記憶裝置比較，可更為提高軟性故 障财性。 圖11為顯示本發明之實施形態4之第1變化例的SRAM記憶 單元的構成的電路圖。取代圖1〇所示NM〇s電晶體q9，形成 PMOS電晶體Q10。此外，pm〇S電晶體qi〇的源極·汲極的一 方連接於記憶節點ND1，另一方連接nmos電晶體Q4及pm〇s 電晶體Q5的各閘極。此外，PM0S電晶體Q1〇的閘極連接本 身的源極及沒極中的任意一方。 為電性導通PM0S電晶體Q1 0的源極—汲極間，於電晶 體Q1 0採用源極-通道-汲極的導電型為p+ — 或是，PMOS電晶體Q1 〇的臨限電壓的絕對值係嗖 S <盆 他的PM0S電晶體Q2、Q5的臨限電壓的絕對值低。八 抑圖丨2為顯示本發明之實施形態4之第2變化例的5_記憶 早元的構成的電路圖。形成圖Π)所示咖 所示PM0S電晶體Ql〇的雙方。 根據本實施形態4的第1及第2變化例的 置，可獲得與圖1〇所示半導體記憶裂置相 (實施形態5 )
557573 五、發明說明（13) 圖1 3為顯示本發明之實施形態5之邡龍記憶單元的構成 的電路圖。取代圖1所示電阻3，形成NM〇s電晶體Qu。 NMOS電晶體Ql 1的源極·汲極的一方連接於記憶節點\〇1， 另一方連接NMOS電晶體Q4及PMOS電晶體Q5的各閘極。此 外’NMOS電晶體Q11的閘極連接字線w l。 為電性導通NMOS電晶體Qli的源極_汲極間，於關〇s電晶 體Ql 1採用源極-通道-汲極的導電型為n+ —n_n+的電晶體。 或是，NMOS電晶體Ql 1的臨限電壓的絕對值係設定為較其 他的NMOS電晶體Ql、Q4的臨限電壓的絕對值低。例如，於 施加Ο V電壓於閘極時，較低地設定為流動數# a〜數mA程 度的電流。本實施形態5之SRAM記憶單元的其他構成，與 圖1所示上述實施形態1的SRAM記憶單元的構成相同。 如此，根據本實施形態5的半導體記憶裝置，於記憶節 點N D1與N Μ 0 S電晶體Q 4及P Μ 0 S電晶體Q 5的各閘極間，可附 加NMOS電晶體Ql 1的源極-汲極間的電阻，因而，可獲得與 上述實施形態3相同的效果。 而且，由於附加NMOS電晶體Ql 1的間極連接於字線WL， 因而於資料寫入時及讀出時驅動字線社的情況，施加於字 線WL的電壓也施加於NMOS電晶體Ql 1的閘極，從而驅動 NMOS電晶體Ql 1。藉此，由於.OS電晶體Ql 1的源極-汲極 間的電阻降低’可抑制資料寫入時及讀出時的動作延遲。 (實施形態6 ) 圖1 4為顯示本發明之實施形態6之SRAM記憶單元的構成 的電路圖。記憶節點ND2介由NMOS電晶體Q1 2連接NMOS電晶
557573
脱Q1及PMOS電日日體Q2的各閘極。題Qg電晶體qi 2的源極· 汲極的一方連接於記憶節點ND2，另一方連接題電晶體 Q1及PM0S電^體Q2的各閘極。此外，NM〇s電晶體Q12的閘 極，與上述貫施形態3相同連接電源！。但是，NM〇s電晶體 Q1 2的閘極’也可與上述實施形態4相同連接本身的源極或 汲極’或是’與上述實施形態5相同連接字線WL。關於 NM0S電晶體Q7的閘極也相同。本實施形態6 iSRAM記憶單 凡的其他構成，與圖1所示上述實施形態i的SRAM記憶單元 的構成相同。 如此，根據本實施形態6的半導體記憶裝置，如圖14所 示’記憶節點ND1介由NM0S電晶體Q7連接NM0S電晶體Q4及 PM0S電晶體Q5的各閘極。此外，記憶節點ND2介由龍〇s電 晶體Q12連接NM0S電晶體Q1及PM0S電晶體Q2的各閘極。為 此，與上述實施形態3〜5之半導體記憶裝置比較，可提高 半導體記憶裝置的軟性故障对性。. ° (實施形態7 ) 本實施形態7中係針對追加的Μ 0 S電晶體（以下也稱為 「電阻附加用電晶體」）的構造進行說明。以下作為代 表，說明圖14所示NM0S電晶體Q12的構造的一例。 圖1 5為模式顯示本發明之實施形態7之SRAM記憶單元的 構造的仰視圖。此外，圖1 6為顯示有關沿著圖1 5中所示剖 切線X3-X3的位置的剖面構造所作的剖面圖，圖1 7為顯示 有關沿著圖1 5中所示剖切線X 4 - X 4的位置的剖面構造所作 的剖面圖。如圖1 6、圖1 7所示，矽基板2 4及元件隔離絕緣
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膜4上’形成氧化矽膜組成的層間絕緣膜4〇，NM〇s電晶體 Q12係為形成於層間絕緣膜40上的薄膜電晶體（Thin FiiZ Transistor ： TFT) °
參照圖15〜17，NM〇s電晶體Q12具有均形成於層間絕緣 膜40上的j通道區域38、挾持通道區域38而形成對的源 極·汲極區域31、32。此外，NM0S電晶體Qi2具有挾持閘 極絕緣膜39而形成於通道區域38上的閘極3〇。源極·汲極 區域31、32的導電型為n+形，通道區域38的導電型為p 形。但是，圖10、12所示NM0S電晶體Q9、及圖13所示NM0S 電晶體Ql 1中，通道區域38的導電型為η形。
參照圖1 5 ’源極·汲極區域31係介由接觸栓塞33連接於 閘極構造7。此外，源極·汲極區域32係介由接觸栓塞 34、35分別連接於汲極區域丨丨、μ。參照圖丨6，接觸栓塞 33具有在源極•汲極區域3丨的底面與閘極構造7的上面間 的形成於層間絕緣膜4〇内的接觸孔36 ;及填入接觸孔36内 的金屬栓塞37。參照圖17，接觸栓塞34具有在源極·汲極 區域32的底面與汲極區域11的上面間的形成於層間絕緣膜 40内的接觸孔41 ;及填入接觸孔41内的金屬栓塞42。此 外，接觸栓塞35具有在源極·汲極區域32的底面與汲極區 域14的上面間的形成於層間絕緣膜4〇内的接觸孔43 ;及填 入接觸孔43内的金屬栓塞44。 如此，根據本實施形態7的半導體記憶裝置，由於電阻 附加用電晶體形成於層間絕緣膜4 〇上，因而，與將電阻附 加用電晶體與其他的M0S電晶體Q1〜Q6 一起形成於石夕基板
557573 五、發明說明（16) 24上的情況比較，可抑制曰 圖18為模式顯示本發明：增加。 記憶單元的構造的仰禎R汽也形悲7之第1變化例的SRAM 18中所示剖切線X5-X5的圖μ此外’圖19為顯示有關沿著圖 面構造所作的剖面圖。如圖19、'圖j ^Χ_6'χ6的位置的剖 件隔離絕緣膜4上，形成惫仆访:、不’矽基板24及元 層間絕緣膜60上成氧化矽膜$ '組成的層間絕緣膜6〇， 曰·**0〗2伤蛊芥Λ a 、、、且成的層間絕緣膜63。NMOS電
曰曰^12係為形成於層間絕緣細屬W 參照圖18〜20，NM〇S電晶體Q12且右，日日肢0 膜6〇上的、通道區域6 i : 二形成於㈣ 極.…域51、52心持二成古對的源 栖绍终暄β9品氺々从2 1NMUb電日日肢Qi2具有挾持閘 極，€、〜膜62而I成於通道區域61上的閘極5〇。源極.沒極 區域51、52的導電型為n+形，通道區域61的導電型
所示NMOS 形。但是，圖10、12所示NM〇s電晶體Q9、及圖13 電晶體Q1 1中，通道區域6 1的導電型為n形 參照圖18，源極·汲極區域51係介由接觸栓塞54、55及 鋁製金屬配線53，連接於閘極構造7。此外，源極·汲極 區域52係介由接觸栓塞57、58及金屬配線56連接於汲極區 域11。此外，源極·汲極區域52係介由接觸栓塞57、59及 金屬配線5 6連接於汲極區域1 4。 參照圖1 9，接觸栓塞5 5具有在源極·汲極區域51的上面 與金屬配線5 3的底面間的形成於層間絕緣膜6 3内的接觸孔 64 ;及填入接觸孔64内的金屬栓塞65。此外，接觸栓塞57 C:\2D-CODE\9Ml\91117879.ptd 第20頁 557573 五、發明說明（17) 具有在源極·汲極區域52的上面與 形成於層間絕緣膜63内的接觸孔66;及填： 金屬栓塞67。此外，接觸栓塞54具有在門 白、 i Li配二3的i面間的形成於層間“膜6二3内上的面接 觸孔68，及填入接觸孔68内的金屬栓塞69。 安 參照圖20，接觸栓塞57具有在源極· m線56的底面間的形成於層間絕緣膜63内的接觸： ，及真入接觸孔70内的金屬栓塞71。此外，接觸栓夷5 1=:二536 :底面與汲極區域〗1的上面間的形：於 二η: 觸孔72;及填入接觸孔72内的金 =二妾觸栓塞59具有金屬配線56的底面與;及 極£域14的上面間的形成於層間絕緣 74 ’·及填人接觸孔74内的金屬栓塞75。 ㈣接觸孔 π Έ為Ξ i:示本發明之實施形態7之第2變化例的_ 籌：的仰視圖。此外，圖22為顯示有 = : 的位置的剖面構造所作的剖面圖， 圖23為顯不有關沿著圓21中所示剖切線χ8_χ8的位 :構造所作的剖面圖。如圖22、圖23所示，矽基板24及。元 件隔離絕緣膜4上’形成氧化碎膜組成的層間絕緣膜85， 層間絕緣膜85上成氧化石夕膜组成的層間,絕緣膜88。NM〇s電 晶體Q12係為形成於層間絕緣膜85上的薄膜電晶體。 > ,、、'圖2 1 23，NMOS電晶體qi 2具有均形成於層間絕緣 膜85上的、通道區域86、挾持通道區域86而形成對的源 極.汲極區域80、81。此外，NM〇s電晶體Q12具有挾持閘
I 第21頁 C:\2D-OODE\9Ml\91117879.ptd 557573
C: \2D-(DDE\91 -11 \91117879. ptd 第22頁 五、 發明說明（18) 極 絕緣 膜87 而 形成於通道區域86上 的閘極5 0。源極·；及極 區 域80 、81 的 導電型為n+形，通道 區域86的導電型為ρ 形 〇但 是， 圖10、12所示NMOS電晶 體Q9、及圖13所示NMOS 電 晶體Q11中 ，通道區域86的導電型為η形。 參照 圖21 5 源極·汲極區域8 0係 介由接觸栓塞82連接於 閘 極構 造7 ，此外，源極·汲極區域8 1係介由接觸栓塞 83 、84 分別 連 接於汲極區域1 1、1 4 〇 參照 圖22 j 接觸栓塞82具有曝露 與通道區域86相反側的 源 極· 汲極 區 域80的端部，同時， 在閘極構造7的上面與 金 屬配 線91 的 底面間的形成於層間 絕緣膜8 5、8 8内的接觸 孔8 9 ; 及填 入 接觸孔8 9内的金屬栓 塞90。 參照 圖23 ， 接觸栓塞83具有曝露 源極·沒極區域8 1的一 端 部， 同時 ， 在汲極區域1 1的上面 與金屬配線94的底面間 的 形成 於層 間 絕緣膜8 5、8 8内的接 觸孔92 ;及填入接觸孔 92 内的 金屬 栓 塞9 3。此外，接觸栓 塞84具有曝露源極·汲 極 區域81的 另 一端部，同時，在汲 極區域1 4的上面與金屬 S己 線9 7 的底 面 間的形成於層間絕緣 膜85、88内的接觸孔 95 •，及 填入 接 觸孔9 5内的金屬栓塞9 6。 根據 本實 施 形態7之第1及第2變化例的半導體記憶裝 置 ，可 獲得 與 圖15〜17所示半導體 記憶裝置相同的效果。 1 [ 發明 之效 果 ] 根據 本發 明 ，第2記憶節點係介由，藉由第1保護膜所覆 被 而未 形成 第 1金屬-半導體化合物 層的第1閘極的高電阻 部 ，連 接第 1驅動用電晶體。因此， 可提高半導體記憶裝 557573
置的軟性故障耐性。 此外，根據本發明，第i記憶節人 — 膜所覆被而未形成帛' 藉由第2保護 高電阻部，連接 汜憶裝置的軟性故障耐性。 ^问半導體 此外，根據本發明，第丨閘極係介由第丨電 體連接第2記憶節點，因而，可提高半導體’:用電晶 性故障耐性。 隐、裝置的軟 此外， 加NMOS電 此外， 加PMOS電 此外， 閘極容量 起因於α 果，可提 此外， 閘極容量 起因於α 果，可提 很據本發明 可附 晶體的第1電阻附加用電晶體的導通電阻 根據本發明，於第1閘極與第2記憶節點 晶體的第1電阻附加用電晶體的導通電阻。 根據本發明，由於附加第1電阻附加用二 於第2驅動用電晶體的閘極容量上，可日『體的 線照射的第1及第2記憶節點的電位變化旦、、、員減低 高半導體記憶裝置的軟性故障耐性。置。其舞 根據本發明，由於附加第1電阻附加用電曰崎 於弟2驅動用電晶體的閘極容量上，可日月$ ^的 線照射的第1及第2記憶節點的電位變化旦、、員減低 高半導體記憶裝置的軟性故障耐性。 其^ 此外，根據本發明，於資料寫入時及讀出砗 情況，施加於字線的電壓也施加於第1電阻附加 球的 用電晶體 的閘極上，從而驅動第1電阻附加用電晶體。藉此， Μ 第1電阻附加用電晶體的源極-汲極間的電阻降9^ 由於 丨牛他，可抑制
557573 五、發明說明（20) 資料寫入時及讀出時的動作延遲。 此外，根據本發明，第2閘極係介由第2電阻附加用電晶 體連接第1記憶節點，因而，可提高半導體記憶裝置的軟 性故障财性。 此外，根據本發明，由於薄膜電晶體之第1電阻附加用 電晶體形成於層間絕緣膜上，因而，與將第1電阻附加用 電晶體與其他的電晶體同時形成於半導體基板上的類型的 半導體記憶裝置比較，可抑制晶片面積的增加。 【元件編號之說明】 1 > 2 電 源 3、 25 電 阻 5、 8 ' 10 、：13 源 極 區 域 6、 9 > 1 1 、：14 汲 極 域 7、 12 閘 極 構 造 18 '26 矽 化 物 保 護 膜 19 、27 1¾ 電 阻 部 20 閘 極 絕 緣 膜 21 多 晶 矽 層 22 矽 化 鈷 層 23 側 壁 24 矽 基 板 30 閘 極 構 造 31 >32 源 極 • 汲 極 區域 33 〜35 接 觸 栓 塞
C:\2D-OODE\9Ml\91117879.ptd 第24頁 557573 圖式簡單說明 __ 圖1為顯示太 電路圖。 1明之實施形態1之SRAM記憶單元的構成的 圖2為模式_ 一 造的仰視圖。1不本發明之實施形態1 2SRAM記憶單元的構 圖3為顯示有 面構造所作的\關沿著圖2中所示剖切線X1—X1的位置的剖 ^ ^ 3刮面圖。 圖4為顯示有 面構造所作$關沿著圖2中所示剖切線X2-X2的位置的剖 白勺剖面圖。 圖5為辱員卡土 電路圖。......不發明之實施形態2之SRAM記憶單元的構成的 圖6為模式岛一 i a ^ ^不本發明之實施形態2之SRAM記憶單元的構 造的仰視圖。 ® 7為顯示本發明之實施形態3之SRAM記憶單元的構成的 電路圖。 圖8為顯示本發明之實施形態3之第1變化例的SRAM記憶 單元的構成的電路圖。 。圖9為顯示本發明之實施形態3之第2變化例的SRAM記憶 單元的構成的電路圖。 圖10為顯示本發明之實施形態4之SRAM記憶單元的構成 的電路圖。 圖11為顯示本發明之實施形態4之第1變化例的SRAM記憶 單元的構成的電路圖。 圖12為顯示本發明之實施形態4之第2變化例的SRAM記憶 單元的構成的電路圖。
I C:\2D-OODE\9Mi\9iH7879.ptd 第25頁 557573 圖式簡單說明 圖1 3為顯示本發明之實施形態5之SRAM記憶單元的構成 的電路圖。 圖14為顯示本發明之實施形態6之SRAM記憶單元的構成 的電路圖。 圖15為模式顯示本發明之實施形態7之SRAM記憶單元的 構造的仰視圖。 圖1 6為顯示有關沿著圖1 5中所示剖切線X3-X3的位置的 剖面構造所作的剖面圖。 圖1 7為顯示有關沿著圖1 5中所示剖切線X4-X4的位置的 剖面構造所作的剖面圖。 圖1 8為模式顯示本發明之實施形態7之第1變化例的SRAM 記憶單元的構造的仰視圖。 圖1 9為顯示有關沿著圖1 8中所示剖切線X 5 _ X 5的位置的 剖面構造所作的剖面圖。 圖20為顯示有關沿著圖1 8中所示剖切線X6— X6的位置的 剖面構造所作的剖面圖。 圖2 1為模式顯示本發明之實施形態7之第2變化例的SRAM 記憶單元的構造的仰視圖。 圖2 2為顯示有關沿著圖2 1中所示剖切線X γ _ X 7的位置的 剖面構造所作的剖面圖。 圖2 3為顯示有關沿著圖21中所示剖切線X 8 — X 8的位置的 剖面構造所作的剖面圖。 圖2 4為顯示習知S R A Μ記憶單元的構成的電路圖。 圖2 5為模式顯系習知S R A Μ 5己憶單元的構造的仰視圖。
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Claims (1)

  1. 六 申請專利範圍 介由第1 、及第1 驅動用電 述第1驅 節點，i 第1記憶 ，其包含 1. 一種半導體記憶裝置，係 記憶節點連接的第1驅動用電晶體第；ί括相互 傳达電晶體’·及相互介由 、載π件 晶體、第2負载元件、及第2傳送ϋ連接的第.2 動用電晶體所備有的扪閑極連接:二：，二，上 述第2驅動$電晶體所備 2妾、上迷第2記憶 節點的靜態隨機存取記 :t連接於上述 有·· 早70的+導體記憶裝置 又備有覆被上述第1 p卩h A 護膜， 有依序於 導體化合 未藉由第1保護腺费:f p所形成的第“呆 ”蔓膜復被部分的上述 第1閘極絕緣膜上疊 > 第彳¥ m /弟1閘極，具 物層的構造，…1 +導體層與第1金屬-半 错由上述弟1保護膜覆被 述第1閘極絕緣膜上rn+、：的上述第1閘極，具有於上 丰導姆厚卜去πΛ、 ^成上述弟1半導體層，而於上述第1 2 Γ ;浐專二:上f第1金屬—半導體化合物層的構造。 備有齊祐：：乾圍第1項之半導體記憶裝置，其*，又 炎Ϊ J :問極的局部所形成的第2保護膜， & ^ ^ 9 μ π'弟2保護膜覆被部分的上述第2閘極，具有依 化合物層的構g，且層第2 +導體層與第2金屬-半導體 藉由上述第2保護膜覆被部分的上述第2閘極，具有於上 述第2閘極絕緣膜上形成上述第2半導體層，於上述第2半 導體層上未形成上述第2金屬-半導體化合物層的構造。 3. -種半導體記憶裝置’係'為具備包括相互介由第"己 六、申請專利範圍 憶節點連接的第i 送電晶體；及相互公動用—電晶體、第1負載元件、及第i傳 體、第2負载元件、；1由^第2記憶節點連接的第2驅動用電晶 用電晶體所備有的1第2傳送電晶體，且，上述第丨驅動 苐2驅動用電晶體 閘極連接於上述第2記憶節點，上述 點的靜態隨機在B備有的第2閘極連接於上述第1記憶節 有： 戌存取兄憶單元的半導體記憶裝置，其包含 連接上述第^記括^妾上述第1閘極的第1雜質導入區域，及 用電晶體，&郎”沾的第2雜質導入區域之第1電阻附加 上述苐1閘極係公士 述第2記憶節點。第1電阻附加用電晶體連接於上 4 ·如申清專利範圍 備有連接上述第丨及第2备截;^導胜记憶裝置，其中，又 源， 第2負載70件，供給指定電源電壓的電 ί i :阻附加用電晶體係為NM0S電晶體， 5 “阻附加用電晶體的閘極連接上述電源。 5 ·如申請專利範 ’、 備有連接卜、f笛1第項之丰導體记憶裝置，其中，又 源， “1及第2驅動用電晶體，供給GND電位的電 ίίϊίΓ且附加用電晶體係為_電晶體， B · ^ J ^ f' ^ ^ ^ ^ t ^ 〇 及第^負載7°件，供給指定電源電壓的第 第28頁 C:\2D-CODE\9l-11\91117879.ptd 557573 六、申請專利範圍 1電源，及 連接上述第1及第2驅動用電晶體，供給GND電位的第2電 源， 上述第1電阻附加用電晶體包括 具有連接上述第1電源的閘極的MMOS電晶體，及 具有連接上述第2電源的閘極的PMOS電晶體。 7 ·如申請專利範圍第3項之半導體記憶裝置，其中，上 述第1電阻附加用電晶體又備有，與上述第1及第2雜質導 入區域的導電型相同的導電型的通道區域，
    上述第1電阻附加用電晶體的閘極，連接上述第1或第2 雜質導入區域。 8·如申請專利範圍第7項之半導體記憶裝置，其中，上 述第1電阻附加用電晶體設為多個。 9 ·如申請專利範圍第3項之半導體記憶裝置，直中，上 述第1電阻附加用電晶體的臨限電壓的絕對值，車交上述 及第2驅動用電晶體的臨限電壓的絕對值低， 上述第1電阻附加用電晶體的閘極，接上 雜質導入區域。 木4弟Z 10.如申請專利範圍第9項之半導體記憶 楚1 Φ 上一 m 咖 A d …
    述第1電阻附加用電晶體設為多個。 11·如申請專利範圍第3項之半導 備有連接上述第1及第2傳送 °己隐哀置其中 ,^ ^ Λ ^ nn丄 导延用電日日體的各閘極的字線 上述第1電阻附加用電Β辦技& 、 电日日體係為NMOS電晶體， 上述第1電阻附加用電晶* 电日日體的閘極連接字線。
    557573 六、申請專利範圍 1 2.如申請專利範圍第3項之半導體記憶裝置，其中，又 備有連接上述第2閘極的第3雜質導入區域，及連接上述第 1記憶節點的第4雜質導入區域的第2電阻附加用電晶體， 上述第2閘極係介由上述第2電阻附加用電晶體連接於上 述第1記憶節點。 1 3.如申請專利範圍第3至1 2項中任一項之半導體記憶裝 置，其中，又備有 半導體基板，及 形成於上述半導體基板的主面上的層間絕緣膜， 上述第1閘極係介由閘極絕緣膜形成於上述半導體基板 的上述主面上， 上述第2記憶節點形成於上述半導體基板的上述主面 内， 上述第1電阻附加用電晶體係為形成於上述層間絕緣膜 上的薄膜電晶體。
    C:\2D-CODE\91-ll\91117879.ptd 第30頁
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6775178B2 (en) * 2002-04-04 2004-08-10 Honeywell International Inc. SEU resistant SRAM using feedback MOSFET
US7078306B1 (en) * 2003-03-24 2006-07-18 Integrated Device Technology, Inc. Method for forming a thin film resistor structure
US20050248977A1 (en) * 2004-05-10 2005-11-10 Taiwan Semiconductor Manuafacturing Co., Ltd. Resistive cell structure for reducing soft error rate
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
CN100462932C (zh) * 2003-06-13 2009-02-18 钰创科技股份有限公司 低功率静态随机存取存储器备份修复结构
US7486541B2 (en) * 2003-06-13 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive cell structure for reducing soft error rate
KR100706737B1 (ko) * 2003-08-28 2007-04-12 가부시끼가이샤 르네사스 테크놀로지 반도체 기억 장치 및 그 제조 방법
JP4566599B2 (ja) * 2004-03-29 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2005302124A (ja) * 2004-04-09 2005-10-27 Seiko Epson Corp 半導体記憶装置
US7200031B2 (en) * 2005-03-16 2007-04-03 Honeywell International, Inc. Proton and heavy ion SEU resistant SRAM
US7269057B2 (en) * 2005-04-27 2007-09-11 Bae Systems Information And Electronic Systems Integration Inc. Method for connecting circuit elements within an integrated circuit for reducing single-event upsets
DE602006016537D1 (de) * 2005-11-25 2010-10-14 Semiconductor Energy Lab Betriebsverfahren und Anordnung eines Halbleiterspeichers
US7397691B2 (en) * 2006-04-24 2008-07-08 International Business Machines Corporation Static random access memory cell with improved stability
US7679139B2 (en) * 2007-09-11 2010-03-16 Honeywell International Inc. Non-planar silicon-on-insulator device that includes an “area-efficient” body tie
US7965540B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Structure and method for improving storage latch susceptibility to single event upsets
JP5486172B2 (ja) * 2008-08-07 2014-05-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2010039896A2 (en) 2008-10-01 2010-04-08 Altera Corporation Volatile memory elements with soft error upset immunity
US7920410B1 (en) 2009-02-23 2011-04-05 Altera Corporation Memory elements with increased write margin and soft error upset immunity
US7872903B2 (en) 2009-03-19 2011-01-18 Altera Corporation Volatile memory elements with soft error upset immunity
EP2461327B1 (en) * 2009-08-13 2015-10-07 Southeast University Sub-threshold memory cell circuit with high density and high robustness
US8345468B2 (en) 2009-08-18 2013-01-01 Southeast University Capacity and density enhancement circuit for sub-threshold memory unit array
US8692381B1 (en) * 2011-01-06 2014-04-08 Xilinx, Inc. Integrated circuits with a resistance to single event upset occurrence and methods for providing the same
US9916889B1 (en) 2016-12-01 2018-03-13 Intel Corporation Memory circuitry with row-wise gating capabilities
US10242732B2 (en) * 2017-05-15 2019-03-26 Intel Corporation Memory elements with soft-error-upset (SEU) immunity using parasitic components
US10923482B2 (en) * 2019-04-29 2021-02-16 Globalfoundries U.S. Inc. IC product with a novel bit cell design and a memory array comprising such bit cells

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4797804A (en) * 1987-03-09 1989-01-10 International Business Machines Corporation High density, high performance, single event upset immune data storage cell
US4956815A (en) * 1988-09-30 1990-09-11 Texas Instruments Incorporated Memory cell with increased stability
JPH0828430B2 (ja) * 1988-11-30 1996-03-21 日本電気株式会社 Ｃｍｏｓ型スタティックメモリ
FR2655197B1 (fr) * 1989-11-28 1995-03-17 Sgs Thomson Microelectronics Circuit integre comprenant des memoires et son procede de fabrication.
JPH03181166A (ja) * 1989-12-11 1991-08-07 Mitsubishi Electric Corp 半導体記憶装置
US5465189A (en) * 1990-03-05 1995-11-07 Texas Instruments Incorporated Low voltage triggering semiconductor controlled rectifiers
EP0471126A3 (en) * 1990-08-15 1992-07-15 Samsung Semiconductor, Inc. Static random access memory cell
JPH04320371A (ja) * 1991-04-19 1992-11-11 Fujitsu Ltd 半導体装置及びその製造方法
JPH05235301A (ja) 1992-02-25 1993-09-10 Sony Corp 半導体メモリセル
JPH06188388A (ja) 1992-12-17 1994-07-08 Hitachi Ltd 半導体記憶装置
US5395783A (en) 1993-02-16 1995-03-07 Texas Instruments Incorporated Electronic device and process achieving a reduction in alpha particle emissions from boron-based compounds essentially free of boron-10
US5422499A (en) * 1993-02-22 1995-06-06 Micron Semiconductor, Inc. Sixteen megabit static random access memory (SRAM) cell
US5373170A (en) * 1993-03-15 1994-12-13 Motorola Inc. Semiconductor memory device having a compact symmetrical layout
US5338963A (en) * 1993-04-05 1994-08-16 International Business Machines Corporation Soft error immune CMOS static RAM cell
JP2867948B2 (ja) * 1996-03-29 1999-03-10 日本電気株式会社 半導体記憶装置とその製造方法
JP4331276B2 (ja) * 1997-08-21 2009-09-16 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6020242A (en) * 1997-09-04 2000-02-01 Lsi Logic Corporation Effective silicide blocking
US6429124B1 (en) * 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
JP2001189389A (ja) * 2000-12-22 2001-07-10 Nec Corp 半導体記憶装置及びその製造方法

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Publication number Publication date
KR100480854B1 (ko) 2005-04-07
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