KR100480854B1 - 반도체 기억 장치 - Google Patents

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KR100480854B1
KR100480854B1 KR10-2002-0044992A KR20020044992A KR100480854B1 KR 100480854 B1 KR100480854 B1 KR 100480854B1 KR 20020044992 A KR20020044992 A KR 20020044992A KR 100480854 B1 KR100480854 B1 KR 100480854B1
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이뽀시다까시
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미쓰비시덴키 가부시키가이샤
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Abstract

소프트 에러 내성이 높은 반도체 기억 장치를 얻는다. 반도체 기억 장치는 SRAM 메모리 셀을 구비하고 있다. NMOS 트랜지스터 Q1, Q4는 구동용 트랜지스터이고, NMOS 트랜지스터 Q3, Q6은 전송용 트랜지스터이고, PMOS 트랜지스터 Q2, Q5는 부하 트랜지스터이다. NMOS 트랜지스터 Q7은 저항을 부가하기 위한 트랜지스터이다. NMOS 트랜지스터 Q7의 게이트는 전원(1)에 접속되어 있다. 또한, NMOS 트랜지스터 Q7의 소스 및 드레인의 한쪽은 기억 노드 ND1에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. NMOS 트랜지스터 Q7의 소스-드레인사이의 저항은, 게이트 길이 및 게이트 폭이나, 소스 ·드레인의 불순물 농도 등에 의해 조정할 수 있는데, 예를 들면 수 1O㏀ 정도이다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로, 특히 SRAM(Static Random Access Memory) 메모리 셀을 구비하는 반도체 기억 장치의 구조에 관한 것이다.
도 24는, 종래의 SRAM 메모리 셀의 구성을 도시한 회로도이다. NMOS 트랜지스터 Q1, Q4는 구동용 트랜지스터(「드라이버 트랜지스터」라고도 함)이고, NMOS 트랜지스터 Q3, Q6은 전송용 트랜지스터(「액세스 트랜지스터」라고도 함)이다. PMOS 트랜지스터 Q2, Q5는 부하 트랜지스터(로드 트랜지스터)이고, PMOS 트랜지스터 Q2, Q5를 대신하여 저항 소자가 형성되는 경우도 있다.
NMOS 트랜지스터 Q1, Q4의 각 소스는 GND 전위를 부여하는 전원(2)에 접속되어 있다. PMOS 트랜지스터 Q2, Q5의 각 소스는, 소정의 전원 전위(Vdd)를 공급하는 전원(1)에 접속되어 있다. NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 드레인은, 기억 노드 ND1에 접속되어 있다. NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 드레인은, 기억 노드 ND2에 접속되어 있다. 기억 노드 ND1은, NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 기억 노드 ND2는, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. NMOS 트랜지스터 Q3의 게이트는 워드선 WL에, 소스는 기억 노드 ND1에, 드레인은 비트선 BL0에 각각 접속되어 있다. NMOS 트랜지스터 Q6의 게이트는 워드선 WL에, 소스는 기억 노드 ND2에, 드레인은 비트선 BL1에 각각 접속되어 있다.
도 25는, 종래의 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도이다. 실리콘 기판 위에는 소자 분리 절연막(4)이 부분적으로 형성되어 있고, 소자 분리 절연막(4)에 의해 소자 형성 영역이 규정되어 있다. 도 24에 도시한 NMOS 트랜지스터 Q1은, 모두 n+형의 소스 영역(5) 및 드레인 영역(6)을 갖고 있다. 또한, PMOS 트랜지스터 Q2는, 모두 p+형의 소스 영역(8) 및 드레인 영역(9)을 갖고 있다. 또한, NMOS 트랜지스터 Q4는, 모두 n+형의 소스 영역(10) 및 드레인 영역(11)을 갖고 있다. 또한, PMOS 트랜지스터 Q5는 모두 p+형의 소스 영역(13) 및 드레인 영역(14)을 갖고 있다. 또한, NMOS 트랜지스터 Q3은, 모두 n+형의 소스 영역(6) 및 드레인 영역(15)을 갖고 있고, NMOS 트랜지스터 Q6은, 모두 n+형의 소스 영역(11) 및 드레인 영역(16)을 갖고 있다.
NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2는, 공통된 게이트 구조(7)를 갖고 있고, 게이트 구조(7)는 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 드레인 영역(11, 14)에 접속되어 있다. 또한, NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5는 공통된 게이트 구조(12)를 갖고 있고, 게이트 구조(12)는 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 드레인 영역(6, 9)에 접속되어 있다. 또한, NMOS 트랜지스터 Q3, Q6은 공통된 게이트 구조(17)를 갖고 있으며, 게이트 구조(17)는 워드선 WL로서 기능한다.
그러나, 이러한 종래의 반도체 기억 장치에 의하면, 패키지 재료 등으로부터 방출된 α선 등의 전리성의 방사선이 메모리 셀에 입사됨에 따라 기억 정보가 파괴되는 현상(소프트 에러)이 발생하기 쉽다는 문제가 있었다.
예를 들어 도 24를 참조하면, 기억 노드 ND1의 전위가 하이 레벨, 기억 노드 ND2의 전위가 로우 레벨인 것으로 가정한다. 이러한 상황에서, α선이 NMOS 트랜지스터 Q1의 드레인에 입사되면, 이 α선의 조사에 의해 다량의 전자·정공 쌍이 발생한다. 발생한 전자는 NMOS 트랜지스터 Q1의 드레인에 수집되어, 기억 노드 ND1의 전위가 하이 레벨로부터 로우 레벨로 변화한다. 그러면, 기억 노드 ND1의 전위 변화가 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5로 전달되어, 기억 노드 ND2의 전위가 로우 레벨로부터 하이 레벨로 변화한다. 그리고, 기억 노드 ND2의 전위 변화가 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2로 전달된다. 이상의 결과로, 반도체 기억 장치의 기억 정보가 파괴된다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 소프트 에러 내성이 높은 반도체 기억 장치를 얻는 것을 목적으로 하는 것이다.
본 발명의 제1 특징에 따른 반도체 기억 장치는, 제1 기억 노드를 통해 서로 접속된 제1 구동용 트랜지스터, 제1 부하 소자 및 제1 전송용 트랜지스터와, 제2 기억 노드를 통해 서로 접속된 제2 구동용 트랜지스터, 제2 부하 소자 및 제2 전송용 트랜지스터를 갖고, 제1 구동용 트랜지스터가 갖는 제1 게이트 전극이 제2 기억 노드에 접속되며, 제2 구동용 트랜지스터가 갖는 제2 게이트 전극이 제1 기억 노드에 접속된 스태틱 랜덤 액세스 메모리 셀을 구비하는 반도체 기억 장치로서, 제1 게이트 전극의 일부를 피복하여 형성된 제1 보호막을 더 구비하고, 제1 보호막에 의해 피복되지 않은 부분의 제1 게이트 전극은, 제1 게이트 절연막 위에 제1 반도체층과 제1 금속-반도체 화합물층이 이 순으로 적층된 구조를 갖고 있고, 제1 보호막에 의해 피복되어 있는 부분의 제1 게이트 전극은, 제1 게이트 절연막 위에 제1 반도체층이 형성되고, 제1 반도체층 위에 제1 금속-반도체 화합물층이 형성되어 있지 않은 구조를 갖는 것이다.
또한, 본 발명의 제2 특징에 따른 반도체 기억 장치는, 제1 특징에 기재된 반도체 기억 장치로서, 제2 게이트 전극의 일부를 피복하여 형성된 제2 보호막을 더 구비하고, 제2 보호막에 의해 피복되어 있지 않은 부분의 제2 게이트 전극은, 제2 게이트 절연막 위에 제2 반도체층과 제2 금속-반도체 화합물층이 이 순으로 적층된 구조를 갖고 있으며, 제2 보호막에 의해 피복되어 있는 부분의 제2 게이트 전극은, 제2 게이트 절연막 위에 제2 반도체층이 형성되고, 제2 반도체층 위에 제2 금속-반도체 화합물층이 형성되어 있지 않은 구조를 갖는 것을 특징으로 하는 것이다.
또한, 본 발명의 제3 특징에 따른 반도체 기억 장치는, 제1 기억 노드를 통해 서로 접속된 제1 구동용 트랜지스터, 제1 부하 소자 및 제1 전송용 트랜지스터와, 제2 기억 노드를 통해 서로 접속된 제2 구동용 트랜지스터, 제2 부하 소자 및 제2 전송용 트랜지스터를 갖고, 제1 구동용 트랜지스터가 갖는 제1 게이트 전극이 제2 기억 노드에 접속되며, 제2 구동용 트랜지스터가 갖는 제2 게이트 전극이 제1 기억 노드에 접속된 스태틱 랜덤 액세스 메모리 셀을 구비하는 반도체 기억 장치로서, 제1 게이트 전극에 접속된 제1 불순물 도입 영역과, 제2 기억 노드에 접속된 제2 불순물 도입 영역을 갖는 제1 저항 부가용 트랜지스터를 더 구비하고, 제1 게이트 전극은 제1 저항 부가용 트랜지스터를 통해 제2 기억 노드에 접속되는 것이다.
또한, 본 발명의 제4 특징에 따른 반도체 기억 장치는, 제3 특징에 기재된 반도체 기억 장치로서, 제1 및 제2 부하 소자에 접속되며, 소정의 전원 전위를 부여하는 전원을 더 구비하고, 제1 저항 부가용 트랜지스터는 NMOS 트랜지스터로이며 제1 저항 부가용 트랜지스터의 게이트 전극은 전원에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제5 특징에 따른 반도체 기억 장치는, 제3 특징에 기재된 반도체 기억 장치로서, 제1 및 제2 구동용 트랜지스터에 접속되어, GND 전위를 부여하는 전원을 더 구비하고, 제1 저항 부가용 트랜지스터는 PMOS 트랜지스터이며, 제1 저항 부가용 트랜지스터의 게이트 전극은 전원에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제6 특징에 따른 반도체 기억 장치는, 제3 특징에 기재된 반도체 기억 장치로서, 제1 저항 부가용 트랜지스터는, 제1 및 제2 불순물 도입 영역의 도전형과 동일한 도전형의 채널 영역을 더 갖고, 제1 저항 부가용 트랜지스터의 게이트 전극은, 제1 또는 제2 불순물 도입 영역에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제7 특징에 따른 반도체 기억 장치는, 제3 특징에 기재된 반도체 기억 장치로서, 제1 저항 부가용 트랜지스터의 임계값 전압은, 제1 및 제2 구동용 트랜지스터의 임계값 전압보다도 낮고, 제1 저항 부가용 트랜지스터의 게이트 전극은, 제1 또는 제2 불순물 도입 영역에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제8 특징에 따른 반도체 기억 장치는, 제3 특징에 기재된 반도체 기억 장치로서, 제1 및 제2 전송용 트랜지스터의 각 게이트 전극에 접속된 워드선을 더 구비하고, 제1 저항 부가용 트랜지스터는 NMOS 트랜지스터이며, 제1 저항 부가용 트랜지스터의 게이트 전극은, 워드선에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제9 특징에 따른 반도체 기억 장치는, 제3∼제8 특징 중 하나에 기재된 반도체 기억 장치로서, 제2 게이트 전극에 접속된 제3 불순물 도입 영역과, 제1 기억 노드에 접속된 제4 불순물 도입 영역을 갖는 제2 저항 부가용 트랜지스터를 더 구비하고, 제2 게이트 전극은 제2 저항 부가용 트랜지스터를 통해 제1 기억 노드에 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 제10 특징에 따른 반도체 기억 장치는, 제3∼제9 특징 중 하나에 기재된 반도체 기억 장치로서, 반도체 기판과, 반도체 기판의 주면 위에 형성된 층간 절연막을 더 구비하고, 제1 게이트 전극은 게이트 절연막을 통해 반도체 기판의 주면 위에 형성되어 있고, 제2 기억 노드는 반도체 기판의 주면 내에 형성되어 있고, 제1 저항 부가용 트랜지스터는 층간 절연막 위에 형성된 박막 트랜지스터인 것을 특징으로 하는 것이다.
<발명의 실시예>
실시예1.
도 1은, 본 발명의 실시예1에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. NMOS 트랜지스터 Q1, Q4는 구동용 트랜지스터(「드라이버 트랜지스터」라고도 함)이고, NMOS 트랜지스터 Q3, Q6은 전송용 트랜지스터(「액세스 트랜지스터」라고도 함)이다. PMOS 트랜지스터 Q2, Q5는 부하 트랜지스터(로드 트랜지스터)이고, PMOS 트랜지스터 Q2, Q5를 대신하여 저항 소자가 형성되는 경우도 있다.
NMOS 트랜지스터 Q1, Q4의 각 소스는 GND 전위를 공급하는 전원(2)에 접속되어 있다. PMOS 트랜지스터 Q2, Q5의 각 소스는, 소정의 전원 전위 Vdd(0.5∼5.0V 정도)를 부여하는 전원(1)에 접속되어 있다. NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 드레인은, 기억 노드 ND1에 접속되어 있다. NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 드레인은, 기억 노드 ND2에 접속되어 있다. 기억 노드 ND1은 저항(3)을 통해 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 기억 노드 ND2는, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. NMOS 트랜지스터 Q3의 게이트는 워드선 WL에, 소스는 기억 노드 ND1에, 드레인은 비트선 BL0에 각각 접속되어 있다. NMOS 트랜지스터 Q6의 게이트는 워드선 WL에, 소스는 기억 노드 ND2에, 드레인은 비트선 BL1에 각각 접속되어 있다.
도 2는, 본 실시예1에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도이다. 실리콘 기판 위에는 소자 분리 절연막(4)이 부분적으로 형성되어 있고, 소자 분리 절연막(4)에 의해 소자 형성 영역이 규정되어 있다. 도 1에 도시한 NMOS 트랜지스터 Q1은, 모두 n+형의 소스 영역(5) 및 드레인 영역(6)을 갖고 있다. 또한, PMOS 트랜지스터 Q2는 모두 p+형의 소스 영역(8) 및 드레인 영역(9)을 갖고 있다. 또한, NMOS 트랜지스터 Q4는 모두 n+형의 소스 영역(10) 및 드레인 영역(11)을 갖고 있다. 또한, PMOS 트랜지스터 Q5는 모두 p+형의 소스 영역(13) 및 드레인 영역(14)을 갖고 있다. 또한, NMOS 트랜지스터 Q3은 모두 n+형의 소스 영역(6) 및 드레인 영역(15)을 갖고 있으며, NMOS 트랜지스터 Q6은 모두 n+형의 소스 영역(11) 및 드레인 영역(16)을 갖고 있다.
NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2는 공통된 게이트 구조(7)를 갖고 있고, 게이트 구조(7)는 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 드레인 영역(11, 14)에 접속되어 있다. 또한, NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5는, 공통된 게이트 구조(12)를 갖고 있고, 게이트 구조(12)는 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 드레인 영역(6, 9)에 접속되어 있다. 게이트 구조(12)의 일부는, 실리콘 산화막으로 이루어지는 실리사이드 보호막(18)에 의해 피복되어 있다. 실리사이드 보호막(18)에 의해 피복되어 있는 부분의 게이트 구조(12)는 실리사이드 보호막(18)에 의해 피복되어 있지 않은 부분의 게이트 구조(12)보다도 저항치가 높은, 고저항부(19)로서 규정된다. 또한, NMOS 트랜지스터 Q3, Q6은 공통된 게이트 구조(17)를 갖고 있으며, 게이트 구조(17)는 워드선 WL로서 기능한다.
도 3은, 도 2에 도시한 선분 X1-X1을 따라 자른 위치에 관한 단면 구조를 도시한 단면도이다. 실리콘 기판(24) 위에는, 실리콘 산화막으로 이루어지는 소자 분리 절연막(4)이 형성되어 있고, 소자 분리 절연막(4) 위에는 게이트 구조(12)가 형성되어 있다. 게이트 구조(12)는 실리콘 산화막으로 이루어지는 게이트 절연막(20) 위에, 폴리실리콘층(21)과 코발트 실리사이드층(22)이 순서대로 적층되고, 이 적층 구조의 측면에, 실리콘 산화막으로 이루어지는 측벽(23)이 형성된 구조를 갖고 있다. 폴리실리콘층(21) 내에 도입되어 있는 불순물의 농도는 1×1017∼1×1021㎝-3 정도이고, 게이트 구조(12)의 시트 저항은 수 10Ω/□ 정도이다.
도 4는, 도 2에 도시한 선분 X2-X2를 따라 자른 위치에 관한 단면 구조를 도시한 단면도이다. 소자 분리 절연막(4) 위에는, 게이트 구조(12)의 고저항부(19)가 형성되어 있다. 이 고저항부(19)는 도 1에 도시한 저항(3)에 상당한다. 고저항부(19)는 게이트 절연막(20) 위에 폴리실리콘층(21)이 형성되고, 이 구조의 측면에 측벽(23)이 형성된 구조를 갖고 있다. 고저항부(19)에서, 폴리실리콘층(21) 위에 코발트 실리사이드층(22)은 형성되어 있지 않다. 고저항부(19)의 시트 저항은 수 ㏀/□∼수백 ㏀/□ 정도이고, 고저항부(19) 이외의 부분의 게이트 구조(12)의 시트 저항보다도 높다.
도 3, 도 4에 도시한 구조는, (A) 게이트 절연막(20) 위에 폴리실리콘층(21)이 형성된 게이트 구조를 형성하는 공정과, (B) 이 게이트 구조의 측면에 측벽(23)을 형성하는 공정과, (C) 고저항부(19)로 되는 영역 위에 실리사이드 보호막(18)을 형성하는 공정과, (D) 실리사이드 보호(18)에 의해 피복되어 있지 않은 부분의 폴리실리콘층(21)을 실리사이드화함으로써 코발트 실리사이드층(22)을 형성하는 공정을, 이 순서대로 실행함으로써 형성할 수 있다.
이와 같이 본 실시예1에 따른 반도체 기억 장치에 따르면, 도 1에 도시한 바와 같이, 기억 노드 ND1은, 저항(3)을 통해 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 그 때문에, 반도체 기억 장치의 소프트 에러 내성을 높일 수 있다.
이하, 이 이유에 대하여 구체적으로 설명한다. 도 1을 참조하면, 기억 노드 ND1의 전위가 하이 레벨, 기억 노드 ND2의 전위가 로우 레벨인 것으로 가정한다. 이 상황에서, α선이 NMOS 트랜지스터 Q1의 드레인에 입사되면, 이 α선의 조사에 의해 다량의 전자 ·정공 쌍이 발생한다. 발생한 전자는 NMOS 트랜지스터 Q1의 드레인에 수집되고, 기억 노드 ND1의 전위가 하이 레벨로부터 로우 레벨로 변화한다. 그러면, 기억 노드 ND1의 전위 변화는, 저항(3)의 저항치와 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트 용량에 따라 정해지는 시상수에 따라, NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5로 천천히 전달된다. 즉, 기억 노드 ND1의 전위 변화가 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5로 전달되는데 필요한 시간이, 저항(3)에 의해 지연되기 때문에, 기억 노드 ND2의 전위는 바로는 변화하지 않는다.
이에 대하여, 기억 노드 ND2의 전위가 변화하기 전의 시점에서는, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에는, 기억 노드 ND2의 전위(로우 레벨)가 계속 인가되고 있다. 그 때문에, α선의 조사에 의해 기억 노드 ND1의 전위가 하이 레벨로부터 로우 레벨로 변화했다고 해도, 기억 노드 ND1의 전위는 다시 하이 레벨로 회복된다. 그 결과, 기억 노드 ND2의 전위는 로우 레벨로 유지된다. 이상의 이유에 의해, 반도체 기억 장치의 소프트 에러 내성을 높일 수 있다.
게다가, 실리사이드 보호막(18)을 형성하는 간단한 공정을 추가하는 것만으로 게이트 구조(12)의 고저항부(19)를 형성할 수 있기 때문에, 제조 공정이 복잡해지거나, 칩 면적이 증대하지도 않는다.
실시예2.
도 5는 본 발명의 실시예2에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 기억 노드 ND2는 저항(25)을 통해, NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. 본 실시예2에 따른 SRAM 메모리 셀의 그 밖의 구성은, 도 1에 도시한 상기 실시예1에 따른 SRAM 메모리 셀의 구성과 마찬가지이다.
도 6은, 본 실시예2에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도이다. 게이트 구조(7)의 일부는, 실리콘 산화막으로 이루어지는 실리사이드 보호(26)에 의해 피복되어 있다. 실리사이드 보호(26)에 의해 피복되어 있는 부분의 게이트 구조(7)는 실리사이드 보호(26)에 의해 피복되어 있지 않은 부분의 게이트 구조(7)보다도 저항치가 높은, 고저항부(27)로서 규정된다. 고저항부(27)는, 도 5에 도시한 저항(25)에 상당한다. 고저항부(27)는, 도 4에 도시한 고저항부(19)와 마찬가지로, 게이트 절연막(20) 위에 폴리실리콘층(21)이 형성되고, 이 구조의 측면에 측벽(23)이 형성된 구조를 갖고 있다. 고저항부(27)에서, 폴리실리콘층(21) 위에 코발트 실리사이드층(22)은 형성되어 있지 않다. 고저항부(27)의 시트 저항은 수 ㏀/□∼수백 ㏀/□ 정도이고, 고저항부(27) 이외의 부분의 게이트 구조(7)의 시트 저항(수10Ω/□)보다도 높다. 본 실시예2에 따른 SRAM 메모리 셀의 그 밖의 구조는, 도 2에 도시한 상기 실시예1에 따른 SRAM 메모리 셀의 구조와 마찬가지이다.
이와 같이 본 실시예2에 따른 반도체 기억 장치에 따르면, 도 5에 도시한 바와 같이, 기억 노드 ND1은 저항(3)을 통해 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 또한, 기억 노드 ND2는, 저항(25)을 통해 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. 그 때문에, 상기 실시예1에 따른 반도체 기억 장치와 비교하면, 소프트 에러 내성을 더 높일 수 있다.
실시예3.
도 7은 본 발명의 실시예3에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 1에 도시한 저항(3)을 대신하여, NMOS 트랜지스터 Q7이 형성되어 있다. NMOS 트랜지스터 Q7의 게이트는 전원(1)에 접속되어 있다. 또한, NMOS 트랜지스터 Q7의 소스 및 드레인의 한쪽은 기억 노드 ND1에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 본 실시예3에 따른 SRAM 메모리 셀의 그 밖의 구성은, 도 1에 도시한 상기 실시예1에 따른 SRAM 메모리 셀의 구성과 마찬가지이다. NMOS 트랜지스터 Q7의 소스-드레인 사이의 저항은, 게이트 길이 및 게이트 폭이나, 소스 ·드레인의 불순물 농도 등으로 조정할 수 있는데, 예를 들면 수 ㏀∼수백 ㏀ 정도이다.
이와 같이 본 실시예3에 따른 반도체 기억 장치에 따르면, 기억 노드 ND1과 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트 사이에, NMOS 트랜지스터 Q7의 소스-드레인 사이의 저항을 부가할 수 있다. 특히 본 실시예3에 따른 반도체 기억 장치에서는, NMOS 트랜지스터 Q7의 온 저항을 부가할 수 있다. 그 때문에, 상기 실시예1과 마찬가지의 이유에 의해, 반도체 기억 장치의 소프트 에러 내성을 높일 수 있다.
또한, NMOS 트랜지스터 Q7의 소스-드레인 사이의 저항은, 게이트 길이 및 게이트 폭이나, 소스 ·드레인의 불순물 농도 등에 의해 조정할 수 있기 때문에, 원하는 값의 저항을 부가할 수 있다.
도 8은, 본 발명의 실시예3의 제1 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 7에 도시한 NMOS 트랜지스터 Q7을 대신하여, PMOS 트랜지스터 Q8이 형성되어 있다. PMOS 트랜지스터 Q8의 게이트는 전원(2)에 접속되어 있다. 또한, PMOS 트랜지스터 Q8의 소스 및 드레인의 한쪽은 기억 노드 ND1에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5 각 게이트에 접속되어 있다.
도 9는, 본 발명의 실시예3의 제2 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 7에 도시한 NMOS 트랜지스터 Q7 및 도 8에 도시한 PMOS 트랜지스터 Q8가 모두 형성되어 있다.
본 실시예3의 제1 및 제2 변형예에 따른 반도체 기억 장치에 의해서도, 도 7에 도시한 반도체 기억 장치와 마찬가지의 효과를 얻을 수 있다.
실시예4.
도 10은 본 발명의 실시예4에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 1에 도시한 저항(3)을 대신하여, NMOS 트랜지스터 Q9가 형성되어 있다. NMOS 트랜지스터 Q9의 소스 및 드레인의 한쪽은 기억 노드 ND1에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 또한, NMOS 트랜지스터 Q9의 게이트는, 자신의 소스 및 드레인 중 한쪽에 접속되어 있다.
NMOS 트랜지스터 Q9의 소스-드레인 사이를 전기적으로 도통시키기 위해, NMOS 트랜지스터 Q9에는 소스-채널-드레인의 도전형이 n+-n-n+의 트랜지스터가 채용되어 있다. 혹은, NMOS 트랜지스터 Q9의 임계값 전압의 절대값은, 다른 NMOS 트랜지스터 Q1, Q4의 임계값 전압의 절대값보다도 낮게 설정되어 있다. 예를 들면, 게이트에 0V의 전압을 인가했을 때에 수 ㎂∼ 수 ㎃ 정도의 전류가 흐를 정도로 낮게 설정되어 있다. 본 실시예4에 따른 SRAM 메모리 셀의 그 밖의 구성은, 도 1에 도시한 상기 실시예1에 따른 SRAM 메모리 셀의 구성과 마찬가지이다.
이와 같이 본 실시예4에 따른 반도체 기억 장치에 따르면, 기억 노드 ND1과 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트 사이에, NMOS 트랜지스터 Q9의 소스-드레인 사이의 저항을 부가할 수 있기 때문에, 상기 실시예3과 마찬가지의 효과를 얻을 수 있다.
또한, NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트 용량에, NMOS 트랜지스터 Q9의 게이트 용량이 부가되기 때문에, α선의 조사에 기인하는 기억 노드 ND1, ND2의 전위의 변화량을, 외관상 저감시킬 수 있다. 그 결과, 상기 실시예3에 따른 반도체 기억 장치와 비교하면, 소프트 에러 내성을 더 높일 수 있다.
도 11은 본 발명의 실시예4의 제1 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 10에 도시한 NMOS 트랜지스터 Q9를 대신하여, PMOS 트랜지스터 Q10이 형성되어 있다. PMOS 트랜지스터 Q10의 소스·드레인 영역의 한쪽은 기억 노드 ND1에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 또한, PMOS 트랜지스터 Q10의 게이트는, 자신의 소스 및 드레인 중 한쪽에 접속되어 있다.
PMOS 트랜지스터 Q10의 소스-드레인 사이를 전기적으로 도통시키기 위해, PMOS 트랜지스터 Q10에는 소스-채널-드레인의 도전형이 p+-p-p+의 트랜지스터가 채용되어 있다. 혹은, PMOS 트랜지스터 Q10의 임계값 전압의 절대값은, 다른 PMOS 트랜지스터 Q2, Q5의 임계값 전압의 절대값보다도 낮게 설정되어 있다.
도 12는, 본 발명의 실시예4의 제2 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 10에 도시한 NMOS 트랜지스터 Q9 및 도 11에 도시한 PMOS 트랜지스터 Q10의 쌍방이 형성되어 있다.
본 실시예4의 제1 및 제2 변형예에 따른 반도체 기억 장치에 의해서도, 도 10에 도시한 반도체 기억 장치와 마찬가지의 효과를 얻을 수 있다.
실시예5.
도 13은, 본 발명의 실시예5에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 도 1에 도시한 저항(3)을 대신하여, NMOS 트랜지스터 Q11이 형성되어 있다. NMOS 트랜지스터 Q11의 소스 및 드레인의 한쪽은 기억 노드 ND1에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 또한, NMOS 트랜지스터 Q11의 게이트는, 워드선 WL에 접속되어 있다.
NMOS 트랜지스터 Q11의 소스-드레인 사이를 전기적으로 도통시키기 위해, NMOS 트랜지스터 Q11에는 소스-채널-드레인의 도전형이 n+-n-n+의 트랜지스터가 채용되어 있다. 혹은, NMOS 트랜지스터 Q11의 임계값 전압의 절대값은, 다른 NMOS 트랜지스터 Q1, Q4의 임계값 전압의 절대값보다도 낮게 설정되어 있다. 예를 들면, 게이트에 0V의 전압을 인가했을 때에 수 ㎂∼수 ㎃ 정도의 전류가 흐를 정도로 낮게 설정되어 있다. 본 실시예5에 따른 SRAM 메모리 셀의 그 밖의 구성은, 도 1에 도시한 상기 실시예1에 따른 SRAM 메모리 셀의 구성과 마찬가지이다.
이와 같이 본 실시예5에 따른 반도체 기억 장치에 따르면, 기억 노드 ND1과 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트 사이에, NMOS 트랜지스터 Q11의 소스-드레인 사이의 저항을 부가할 수 있기 때문에, 상기 실시예3과 마찬가지의 효과를 얻을 수 있다.
게다가, NMOS 트랜지스터 Q11의 게이트는 워드선 WL에 접속되어 있기 때문에, 데이터의 기입 시 및 판독 시에 있어서 워드선 WL이 활성화된 경우에는, 워드선 WL에 인가된 전압이 NMOS 트랜지스터 Q11의 게이트에도 인가되어, NMOS 트랜지스터 Q11이 구동한다. 이에 따라, NMOS 트랜지스터 Q11의 소스-드레인 사이의 저항이 낮아지기 때문에, 데이터의 기입 시 및 판독 시의 동작 지연을 억제할 수 있다.
실시예6.
도 14는, 본 발명의 실시예6에 따른 SRAM 메모리 셀의 구성을 도시한 회로도이다. 기억 노드 ND2는 NMOS 트랜지스터 Q12를 통해 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. NMOS 트랜지스터 Q12의 소스 및 드레인의 한쪽은 기억 노드 ND2에 접속되어 있고, 다른 쪽은 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. 또한, NMOS 트랜지스터 Q12의 게이트는, 상기 실시예3과 마찬가지로 전원(1)에 접속되어 있다. 단, NMOS 트랜지스터 Q12의 게이트는, 상기 실시예4와 마찬가지로 자신의 소스 또는 드레인에 접속되어 있어도 되며, 혹은 상기 실시예5와 마찬가지로 워드선 WL에 접속되어도 된다. NMOS 트랜지스터 Q7의 게이트에 대해서도 마찬가지다. 본 실시예6에 따른 SRAM 메모리 셀의 그 밖의 구성은, 도 1에 도시한 상기 실시예1에 따른 SRAM 메모리 셀의 구성과 마찬가지이다.
이와 같이 본 실시예6에 따른 반도체 기억 장치에 따르면, 도 14에 도시한 바와 같이, 기억 노드 ND1은 NMOS 트랜지스터 Q7을 통해 NMOS 트랜지스터 Q4 및 PMOS 트랜지스터 Q5의 각 게이트에 접속되어 있다. 또한, 기억 노드 ND2는 NMOS 트랜지스터 Q12를 통해 NMOS 트랜지스터 Q1 및 PMOS 트랜지스터 Q2의 각 게이트에 접속되어 있다. 그 때문에, 상기 실시예3∼5에 따른 반도체 기억 장치와 비교하면, 소프트 에러 내성을 더 높일 수 있다.
실시예7.
본 실시예7에서는, 추가한 MOS 트랜지스터(이하 「저항 부가용 트랜지스터」라고 함)의 구조에 대하여 설명한다. 이하에서는 대표적으로, 도 14에 도시한 NMOS 트랜지스터 Q12의 구조의 일례에 대하여 설명한다.
도 15는, 본 발명의 실시예7에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도이다. 또한, 도 16은, 도 15에 도시한 선분 X3-X3을 따라 자른 위치에 관한 단면 구조를 도시한 단면도이고, 도 17은 도 15에 도시한 선분 X4-X4를 따라 자른 위치에 관한 단면 구조를 도시한 단면도이다. 도 16, 도 17에 도시한 바와 같이, 실리콘 기판(24) 및 소자 분리 절연막(4) 위에는, 실리콘 산화막으로 이루어지는 층간 절연막(40)이 형성되어 있고, NMOS 트랜지스터 Q12는 층간 절연막(40) 위에 형성된 박막 트랜지스터(Thin Film Transistor : TFT)이다.
도 15∼도 17을 참조하면, NMOS 트랜지스터 Q12는, 모두 층간 절연막(40) 위에 형성된, 채널 영역(38)과, 채널 영역(38)을 사이에 두고 쌍을 이루는 소스·드레인 영역(31, 32)을 갖고 있다. 또한, NMOS 트랜지스터 Q12는 게이트 절연막(39)을 사이에 두고 채널 영역(38) 위에 형성된 게이트 전극(30)을 갖고 있다. 소스·드레인 영역(31, 32)의 도전형은 n+형이고, 채널 영역(38)의 도전형은 p형이다. 단, 도 10, 도 12에 도시한 NMOS 트랜지스터 Q9 및 도 13에 도시한 NMOS 트랜지스터 Q11에서는 채널 영역(38)의 도전형은 n 형이다.
도 15를 참조하면, 소스·드레인 영역(31)은 컨택트 플러그(33)를 통해 게이트 구조(7)에 접속되어 있다. 또한, 소스·드레인 영역(32)은 컨택트 플러그(34, 35)를 통해 드레인 영역(11, 14)에 각각 접속되어 있다. 도 16을 참조하면, 컨택트 플러그(33)는 소스·드레인 영역(31)의 저면과 게이트 구조(7)의 상면 사이에서 층간 절연막(40) 내에 형성된 컨택트홀(36)과, 컨택트홀(36) 내를 충전하는 금속 플러그(37)를 갖고 있다. 도 17을 참조하면, 컨택트 플러그(34)는 소스·드레인 영역(32)의 저면과 드레인 영역(11)의 상면 사이에서 층간 절연막(40) 내에 형성된 컨택트홀(41)과, 컨택트홀(41) 내를 충전하는 금속 플러그(42)를 갖고 있다. 또한, 컨택트 플러그(35)는 소스·드레인 영역(32) 저면과 드레인 영역(14) 상면 사이에서 층간 절연막(40) 내에 형성된 컨택트홀(43)과, 컨택트홀(43) 내를 충전하는 금속 플러그(44)를 갖고 있다.
이와 같이 본 실시예7에 따른 반도체 기억 장치에 따르면, 저항 부가용 트랜지스터가 층간 절연막(40) 위에 형성되어 있기 때문에, 저항 부가용 트랜지스터를 다른 MOS 트랜지스터 Q1∼Q6과 함께 실리콘 기판(24) 위에 형성하는 경우와 비교하면, 칩 면적의 증대를 억제할 수 있다.
도 18은 본 발명의 실시예7의 제1 변형예에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도이다. 또한, 도 19는, 도 18에 도시한 선분 X5-X5를 따라 자른 위치에 관한 단면 구조를 도시한 단면도이고, 도 20은, 도 18에 도시한 선분 X6-X6을 따라 자른 위치에 관한 단면 구조를 도시한 단면도이다. 도 19, 도 20에 도시한 바와 같이, 실리콘 기판(24) 및 소자 분리 절연막(4) 위에는, 실리콘 산화막으로 이루어지는 층간 절연막(60)이 형성되어 있고, 층간 절연막(60) 위에는, 실리콘 산화막으로 이루어지는 층간 절연막(63)이 형성되어 있다. NMOS 트랜지스터 Q12는 층간 절연막(60) 위에 형성된 박막 트랜지스터이다.
도 18∼도 20을 참조하면, NMOS 트랜지스터 Q12는 모두 층간 절연막(60) 위에 형성된, 채널 영역(61)과, 채널 영역(61)을 사이에 두고 쌍을 이루는 소스·드레인 영역(51, 52)을 갖고 있다. 또한, NMOS 트랜지스터 Q12는 게이트 절연막(62)을 사이에 두고 채널 영역(61) 위에 형성된 게이트 전극(50)을 갖고 있다. 소스·드레인 영역(51, 52)의 도전형은 n+형이고, 채널 영역(61)의 도전형은 p형이다. 단, 도 10, 도 12에 도시한 NMOS 트랜지스터 Q9 및 도 13에 도시한 NMOS 트랜지스터 Q11에서는 채널 영역(61)의 도전형은 n형이다.
도 18을 참조하면, 소스·드레인 영역(51)은 컨택트 플러그(54, 55) 및 알루미늄으로 이루어지는 금속 배선(53)을 통해 게이트 구조(7)에 접속되어 있다. 또한, 소스·드레인 영역(52)은 컨택트 플러그(57, 58) 및 금속 배선(56)을 통해 드레인 영역(11)에 접속되어 있다. 또한, 소스·드레인 영역(52)은 컨택트 플러그(57, 59) 및 금속 배선(56)을 통해 드레인 영역(14)에 접속되어 있다.
도 19를 참조하면, 컨택트 플러그(55)는 소스·드레인 영역(51) 상면과 금속 배선(53)의 저면 사이에서 층간 절연막(63) 내에 형성된 컨택트홀(64)과, 컨택트홀(64) 내를 충전하는 금속 플러그(65)를 갖고 있다. 또한, 컨택트 플러그(57)는 소스·드레인 영역(52) 상면과 금속 배선(56)의 저면 사이에서 층간 절연막(63) 내에 형성된 컨택트홀(66)과, 컨택트홀(66) 내를 충전하는 금속 플러그(67)를 갖고 있다. 또한, 컨택트 플러그(54)는 게이트 구조(7)의 상면과 금속 배선(53)의 저면 사이에서 층간 절연막(60, 63) 내에 형성된 컨택트홀(68)과, 컨택트홀(68) 내를 충전하는 금속 플러그(69)를 갖고 있다.
도 20을 참조하면, 컨택트 플러그(57)는 소스·드레인 영역(52)의 상면과 금속 배선(56)의 저면 사이에서 층간 절연막(63) 내에 형성된 컨택트홀(70)과, 컨택트홀(70) 내를 충전하는 금속 플러그(71)를 갖고 있다. 또한, 컨택트 플러그(58)는 금속 배선(56)의 저면과 드레인 영역(11)의 상면 사이에서 층간 절연막(60, 63) 내에 형성된 컨택트홀(72)과, 컨택트홀(72) 내를 충전하는 금속 플러그(73)를 갖고 있다. 또한, 컨택트 플러그(59)는 금속 배선(56)의 저면과 드레인 영역(14)의 상면 사이에서 층간 절연막(60, 63) 내에 형성된 컨택트홀(74)과, 컨택트홀(74) 내를 충전하는 금속 플러그(75)를 갖고 있다.
도 21은, 본 발명의 실시예7의 제2 변형예에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도이다. 또한, 도 22는, 도 21에 도시한 선분 X7-X7을 따라 자른 위치에 관한 단면 구조를 도시한 단면도이고, 도 23은, 도 21에 도시한 선분 X8-X8을 따라 자른 위치에 관한 단면 구조를 도시한 단면도이다. 도 22, 도 23에 도시한 바와 같이, 실리콘 기판(24) 및 소자 분리 절연막(4) 위에는 실리콘 산화막으로 이루어지는 층간 절연막(85)이 형성되어 있고, 층간 절연막(85) 위에는 실리콘 산화막으로 이루어지는 층간 절연막(88)이 형성되어 있다. NMOS 트랜지스터 Q12는 층간 절연막(85) 위에 형성된 박막 트랜지스터이다.
도 21∼도 23을 참조하면, NMOS 트랜지스터 Q12는 모두 층간 절연막(85) 위에 형성된, 채널 영역(86)과, 채널 영역(86)을 사이에 두고 쌍을 이루는 소스·드레인 영역(80, 81)을 갖고 있다. 또한, NMOS 트랜지스터 Q12는 게이트 절연막(87)을 삽입하여 채널 영역(86) 위에 형성된 게이트 전극(50)을 갖고 있다. 소스·드레인 영역(80, 81)의 도전형은 n+형이고, 채널 영역(86)의 도전형은 p 형이다. 단, 도 10, 도 12에 도시한 NMOS 트랜지스터 Q9 및 도 13에 도시한 NMOS 트랜지스터 Q11에서는 채널 영역(86)의 도전형은 n 형이다.
도 21을 참조하면, 소스·드레인 영역(80)은 컨택트 플러그(82)를 통해 게이트 구조(7)에 접속되어 있다. 또한, 소스·드레인 영역(81)은 컨택트 플러그(83, 84)를 통해 드레인 영역(11, 14)에 각각 접속되어 있다.
도 22를 참조하면, 컨택트 플러그(82)는, 채널 영역(86)과는 반대측의 소스·드레인 영역(80)의 단부를 노출시키면서, 게이트 구조(7)의 상면과 금속 배선(91)의 저면 사이에서 층간 절연막(85, 88) 내에 형성된 컨택트홀(89)과, 컨택트홀(89) 내를 충전하는 금속 플러그(90)를 갖고 있다.
도 23를 참조하면, 컨택트 플러그(83)는 소스·드레인 영역(81)의 일단을 노출시키면서, 드레인 영역(11)의 상면과 금속 배선(94)의 저면 사이에서 층간 절연막(85, 88) 내에 형성된 컨택트홀(92)과, 컨택트홀(92) 내를 충전하는 금속 플러그(93)를 갖고 있다. 또한, 컨택트 플러그(84)는 소스·드레인 영역(81)의 타단을 노출시키면서, 드레인 영역(14)의 상면과 금속 배선(97)의 저면 사이에서 층간 절연막(85, 88) 내에 형성된 컨택트홀(95)과, 컨택트홀(95) 내를 충전하는 금속 플러그(96)를 갖고 있다.
본 실시예7의 제1 및 제2 변형예에 따른 반도체 기억 장치에 의해서도, 도 15∼도 17에 도시한 반도체 기억 장치과 마찬가지의 효과를 얻을 수 있다.
본 발명의 제1 특징에 따르면, 제2 기억 노드는, 제1 보호막에 의해 피복되어 제1 금속-반도체 화합물층이 형성되어 있지 않은, 제1 게이트 전극의 고저항부를 통해, 제1 구동용 트랜지스터에 접속되어 있다. 그 때문에, 반도체 기억 장치의 소프트 에러 내성을 높일 수 있다.
또한, 본 발명의 제2 특징에 따르면, 제1 기억 노드는 제2 보호막에 의해 피복되어 제2 금속-반도체 화합물층이 형성되어 있지 않은, 제2 게이트 전극의 고저항부를 통해, 제2 구동용 트랜지스터에 접속되어 있다. 그 때문에, 반도체 기억 장치의 소프트 에러 내성을 더 높일 수 있다.
또한, 본 발명의 제3 특징에 따르면, 제1 게이트 전극은 제1 저항 부가용 트랜지스터를 통해 제2 기억 노드에 접속되어 있기 때문에, 반도체 기억 장치의 소프트 에러 내성을 높일 수 있다.
또한, 본 발명의 제4 특징에 따르면, 제1 게이트 전극과 제2 기억 노드 사이에, NMOS 트랜지스터인 제1 저항 부가용 트랜지스터의 온 저항을 부가할 수 있다.
또한, 본 발명의 제5 특징에 따르면, 제1 게이트 전극과 제2 기억 노드 사이에, PMOS 트랜지스터인 제1 저항 부가용 트랜지스터의 온 저항을 부가할 수 있다.
또한, 본 발명의 제6 특징에 따르면, 제2 구동용 트랜지스터의 게이트 용량에, 제1 저항 부가용 트랜지스터의 게이트 용량이 부가되기 때문에, α선의 조사에 기인하는 제1 및 제2 기억 노드의 전위의 변화량을, 외관상 저감시킬 수 있다. 그 결과, 소프트 에러 내성을 더 높일 수 있다.
또한, 본 발명의 제7 특징에 따르면, 제2 구동용 트랜지스터의 게이트 용량에, 제1 저항 부가용 트랜지스터의 게이트 용량이 부가되기 때문에, α선의 조사에 기인하는 제1 및 제2 기억 노드의 전위의 변화량을, 외관상 저감시킬 수 있다. 그 결과, 소프트 에러 내성을 더 높일 수 있다.
또한, 본 발명의 제8 특징에 따르면, 데이터의 기입 시 및 판독 시에 워드선이 활성화된 경우에는, 워드선에 인가된 전압이 제1 저항 부가용 트랜지스터의 게이트 전극에도 인가되어, 제1 저항 부가용 트랜지스터가 구동된다. 이에 따라, 제1 저항 부가용 트랜지스터의 소스-드레인 사이의 저항이 낮아지기 때문에, 데이터의 기입 시 및 판독 시의 동작 지연을 억제할 수 있다.
또한, 본 발명의 제9 특징에 따르면, 제2 게이트 전극은 제2 저항 부가용 트랜지스터를 통해 제1 기억 노드에 접속되기 때문에, 반도체 기억 장치의 소프트 에러 내성을 더 높일 수 있다.
또한, 본 발명의 제10 특징에 따르면, 박막 트랜지스터인 제1 저항 부가용 트랜지스터가 층간 절연막 위에 형성되어 있기 때문에, 제1 저항 부가용 트랜지스터가 다른 트랜지스터와 함께 반도체 기판 위에 형성된 타입의 반도체 기억 장치와 비교하면, 칩 면적의 증대를 억제할 수 있다.
도 1은 본 발명의 실시예1에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 2는 본 발명의 실시예1에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도.
도 3은 도 2에 도시한 선분 X1-X1에 따라 자른 위치에 관한 단면 구조를 도시한 단면도.
도 4는 도 2에 도시한 선분 X2-X2에 따라 자른 위치에 관한 단면 구조를 도시한 단면도.
도 5는 본 발명의 실시예2에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 6은 본 발명의 실시예2에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도.
도 7은 본 발명의 실시예3에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 8은 본 발명의 실시예3의 제1 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 9는 본 발명의 실시예3의 제2 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 10은 본 발명의 실시예4에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 11은 본 발명의 실시예4의 제1 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 12는 본 발명의 실시예4의 제2 변형예에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 13은 본 발명의 실시예5에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 14는 본 발명의 실시예6에 따른 SRAM 메모리 셀의 구성을 도시한 회로도.
도 15는 본 발명의 실시예7에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도.
도 16은 도 15에 도시한 선분 X3-X3에 따른 위치에 관한 단면 구조를 도시한 단면도.
도 17은 도 15에 도시한 선분 X4-X4에 따른 위치에 관한 단면 구조를 도시한 단면도.
도 18은 본 발명의 실시예7의 제1 변형예에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도.
도 19는 도 18에 도시한 선분 X5-X5에 따른 위치에 관한 단면 구조를 도시한 단면도.
도 20은 도 18에 도시한 선분 X6-X6에 따른 위치에 관한 단면 구조를 도시한 단면도.
도 21은 본 발명의 실시예7의 제2 변형예에 따른 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도.
도 22는 도 21에 도시한 선분 X7-X7에 따른 위치에 관한 단면 구조를 도시한 단면도.
도 23은 도 21에 도시한 선분 X8-X8에 따른 위치에 관한 단면 구조를 도시한 단면도.
도 24는 종래의 SRAM 메모리 셀의 구성을 도시한 회로도.
도 25는 종래의 SRAM 메모리 셀의 구조를 모식적으로 도시한 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 전원
3, 25 : 저항
5, 8, 10, 13 : 소스 영역
6, 9, 11, 14 : 드레인 영역
7, 12 : 게이트 구조
18, 26 : 실리사이드 보호막
19, 27 : 고저항부
20 : 게이트 절연막
21 : 폴리실리콘층
22 : 코발트 실리사이드층
23 : 측벽
24 : 실리콘 기판
25 : 저항
30 : 게이트 전극
31, 32 : 소스·드레인 영역
33~35 : 컨택트 플러그

Claims (3)

  1. 제1 기억 노드를 통해 서로 접속된 제1 구동용 트랜지스터, 제1 부하 소자 및 제1 전송용 트랜지스터와, 제2 기억 노드를 통해 서로 접속된 제2 구동용 트랜지스터, 제2 부하 소자 및 제2 전송용 트랜지스터를 갖고, 상기 제1 구동용 트랜지스터가 갖는 제1 게이트 전극이 상기 제2 기억 노드에 접속되며, 상기 제2 구동용 트랜지스터가 갖는 제2 게이트 전극이 상기 제1 기억 노드에 접속된 스태틱 랜덤 액세스 메모리 셀을 포함하는 반도체 기억 장치로서,
    상기 제1 게이트 전극이 연장하는 방향에 관한 상기 제1 게이트 전극의 일부를 완전하게 피복하여 형성된 제1 보호막을 더 포함하고,
    상기 제1 보호막에 의해 피복되어 있지 않은 부분의 상기 제1 게이트 전극은, 제1 게이트 절연막 위에 제1 반도체층과 제1 금속-반도체 화합물층이 이 순서대로 적층된 구조를 갖고 있으며,
    상기 제1 보호막에 의해 피복되어 있는 부분의 상기 제1 게이트 전극은, 상기 제1 게이트 절연막 위에 상기 제1 반도체층이 형성되고, 상기 제1 반도체층 위에 상기 제1 금속-반도체 화합물층이 형성되어 있지 않은 구조를 갖는 반도체 기억 장치.
  2. 제1 기억 노드를 통해 서로 접속된 제1 구동용 트랜지스터, 제1 부하 소자 및 제1 전송용 트랜지스터와, 제2 기억 노드를 통해 서로 접속된 제2 구동용 트랜지스터, 제2 부하 소자 및 제2 전송용 트랜지스터를 갖고, 상기 제1 구동용 트랜지스터가 갖는 제1 게이트 전극이 상기 제2 기억 노드에 접속되며, 상기 제2 구동용 트랜지스터가 갖는 제2 게이트 전극이 상기 제1 기억 노드에 접속된 스태틱 랜덤 액세스 메모리 셀을 포함하는 반도체 기억 장치로서,
    상기 제1 게이트 전극에 접속된 제1 불순물 도입 영역과, 상기 제2 기억 노드에 접속된 제2 불순물 도입 영역을 갖는 제1 저항 부가용 트랜지스터를 더 포함하고,
    상기 제1 게이트 전극은, 상기 제1 저항 부가용 트랜지스터를 통해 상기 제2 기억 노드에 접속되어 있으며,
    상기 제1 및 제2 부하 소자에 접속되어, 소정의 전원 전위를 공급하는 전원을 더 포함하며,
    상기 제1 저항 부가용 트랜지스터는 NMOS 트랜지스터이며,
    상기 제1 저항 부가용 트랜지스터의 게이트 전극은 상기 전원에 접속되어 있는 반도체 기억 장치.
  3. 제2항에 있어서,
    반도체 기판과,
    상기 반도체 기판의 주면 위에 형성된 층간 절연막을 더 포함하고,
    상기 제1 게이트 전극은, 게이트 절연막을 통해 상기 반도체 기판의 상기 주면 위에 형성되어 있고,
    상기 제2 기억 노드는, 상기 반도체 기판의 상기 주면 내에 형성되어 있고,
    상기 제1 저항 부가용 트랜지스터는, 상기 층간 절연막 위에 형성된 박막 트랜지스터인 반도체 기억 장치.
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