KR20020021284A - 수직형 부하저항을 갖는 에스램 셀 및 그 제조방법 - Google Patents

수직형 부하저항을 갖는 에스램 셀 및 그 제조방법 Download PDF

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KR20020021284A
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윤종용
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Abstract

수직형 부하저항을 갖는 에스램 셀 및 그 제조방법을 제공한다. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막이 형성되고, 활성영역에 하나의 소오스 영역을 공유하는 제1 및 제2 구동 트랜지스터들이 형성된다. 제1 및 제2 구동 트랜지스터들을 포함하는 반도체기판의 전면은 층간절연막에 의해 덮여진다. 제1 구동 트랜지스터의 드레인 영역 및 이와 인접한 제2 구동 트랜지스터의 게이트 전극과 전기적으로 접속된 제1 수직형 부하저항과 아울러, 제2 구동 트랜지스터의 드레인 영역 및 이와 인접한 제1 구동 트랜지스터의 게이트 전극과 전기적으로 접속된 제2 수직형 부하저항이 층간절연막을 관통하여 형성된다.

Description

수직형 부하저항을 갖는 에스램 셀 및 그 제조방법{SRAM cell having vertical load resistors and method of fabricating the same}
본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 수직형 부하저항을 갖는 에스램 셀 및 그 제조방법에 관한 것이다.
반도체 메모리소자들중 에스램은 디램에 비하여 동작속도가 빠르고 대기전류가 작은 특징이 있다. 이에 따라, 에스램은 휴대용 전자제품 또는 컴퓨터의 캐쉬 메모리에 널리 사용되고 있다.
에스램의 메모리 셀은 크게 두가지로 분류할 수 있다. 그 하나는 씨모스 셀( CMOS cell)이고 다른 하나는 부하저항 셀(load resistor cell)이다. 씨모스 셀은 한 쌍의 구동 트랜지스터 및 한 쌍의 전송 트랜지스터가 모두 NMOS 트랜지스터로 형성되고, 한 쌍의 부하 소자가 PMOS 트랜지스터로 형성된다. 여기서, 씨모스 셀은다시 두 가지로 분류된다. 그 하나는 한 쌍의 부하소자인 PMOS 트랜지스터들이 구동 트랜지스터들 및 전송 트랜지스터들 상부에 적층되는 박막 트랜지스터인 박막 트랜지스터 셀이고, 다른 하나는 한 쌍의 부하소자인 PMOS 트랜지스터들이 반도체기판에 형성되는 벌크형 PMOS 트랜지스터로 형성되는 완전 씨모스 셀(full CMOS cell)이다.
상기 씨모스 셀은 부하저항 셀에 비하여 낮은 대기전류를 보임은 물론, 정적 잡음 여유도(static noise margin)가 크다는 장점이 있다. 특히, 박막 트랜지스터 셀은 부하저항 셀과 동일한 셀 면적 내에 형성할 수 있으므로 고집적 에스램에 적합한 유리한 점이 있다. 그러나, 완전 씨모스 셀은 래치업에 대하여 취약하고 박막 트랜지스터 셀은 제조공정이 복잡한 문제점이 있다. 이에 따라, 낮은 대기전류가 요구되지 않는 고속 에스램에는 여전히 제조공정이 비교적 간단한 부하저항 셀이 널리 채택되고 있다.
도 1은 에스램의 일반적인 부하저항 셀의 등가회로도이다.
도 1을 참조하면, 하나의 부하저항 셀은 한 쌍의 구동 트랜지스터들(TD1, TD2), 한 쌍의 전송 트랜지스터들(TA1, TA2), 한 쌍의 부하저항들(R1, R2)로 구성된다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2), 즉 제1 구동 트랜지스터(TD1) 및 제2 구동 트랜지스터(TD2)는 하나의 소오스 영역을 공유한다. 또한, 제1 구동 트랜지스터(TD1)의 게이트 전극은 제2 구동 트랜지스터(TD2)의 드레인 영역에 접속되고, 제2 구동 트랜지스터(TD2)의 게이트 전극은 제1 구동 트랜지스터(TD1)의 드레인 영역에 접속된다. 여기서, 제1 구동 트랜지스터(TD1)의 드레인 영역 및 제2구동 트랜지스터(TD2)의 드레인 영역은 각각 실제로 에스램 셀의 데이타가 저장되는 제1 노드(N1) 및 제2 노드(N2)에 해당한다.
상기 제1 노드(N1)는 제1 부하저항(R1)의 일 단에 접속되고, 상기 제2 노드(N2)는 제2 부하저항(R2)의 일 단에 접속된다. 상기 제1 및 제2 부하저항(R1, R2)의 타 단들은 전원선(Vcc)에 접속되고, 상기 제1 및 제2 구동 트랜지스터의 소오스 영역은 접지선(Vss)에 접속된다. 또한, 상기 제1 노드(N1)는 제1 전송 트랜지스터(TA1)의 소오스 영역(또는 드레인 영역)에 접속되고, 상기 제2 노드(N2)는 제2 전송 트랜지스터(TA2)의 소오스 영역(또는 드레인 영역)에 접속된다. 상기 제1 전송 트랜지스터(TA1)의 드레인 영역(또는 소오스 영역)은 비트라인(BL)에 접속되고, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역(또는 소오스 영역)은 비트라인 바(/BL)에 접속된다. 이에 더하여, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)에 접속된다.
상술한 부하저항 셀의 동작원리를 간단히 살펴보면, 상기 워드라인(WL)에 로직 "1"에 해당하는 전압을 인가하여 제1 및 제2 전송 트랜지스터들(TA1, TA2)을 턴온시킴으로써 상기 워드라인(WL)에 접속된 셀을 선택한다. 상기 선택된 셀에 정보를 저장시키기 위해서는 상기 비트라인(BL) 및 비트라인 바(/BL)에 서로 반대되는 데이타, 예를 들면 비트라인(BL) 및 비트라인 바(/BL)에 각각 로직 "1" 및 로직 "0"에 해당하는 전압을 인가한다. 이에 따라, 제1 노드(N1) 및 제2 노드(N2)에 각각 로직 "1" 및 로직 "0"에 해당하는 데이타가 저장된다. 이와 같이, 제1 및 제2 노드(N1, N2)에 서로 반대되는 데이타가 일단 저장되면, 제1 구동 트랜지스터(TD1)는 턴오프되고 제2 구동 트랜지스터(TD2)는 턴온된다. 따라서, 워드라인(WL)에 인가된 전압을 차단시킬지라도 에스램 셀은 안정된 상태를 유지한다. 이때, 상기 제1 및 제2 노드(N1, N2)에 대전되는 전하들은 상기 전원선(Vcc)으로부터 제1 및 제2 부하저항(R1, R2)을 통하여 공급된다.
한편, 상기 제1 및 제2 노드(N1, N2)에 저장된 데이타를 독출하기 위해서는 상기 워드라인(WL)에 다시 로직 "1"에 해당하는 전압을 인가하여 제1 및 제2 전송 트랜지스터들(TA1, TA2)을 턴온시킨다. 이에 따라, 제1 및 제2 노드(N1, N2)에 저장된 데이타들은 상기 비트라인(BL) 및 비트라인 바(/BL)를 통하여 외부의 감지 증폭기(도시하지 않음)로 입력된다.
도 2는 도 1에 보여진 부하저항 셀의 등가회로도를 종래기술에 따라 반도체기판에 구현한 부하저항 셀의 주요부분을 도시한 단면도이다.
도 2를 참조하면, 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리막(3)이 형성된다. 상기 활성영역에 하나의 소오스 영역(7s)을 공유하는 제1 및 제2 구동 트랜지스터들(TD1, TD2)이 형성된다. 이때, 도 2에 도시하지는 않았지만, 도 1의 제1 및 제2 전송 트랜지스터들(TA1, TA2)도 활성영역에 동시에 형성된다. 또한, 도시된 바와 같이 제1 구동 트랜지스터(TD1)의 게이트 전극(5a)은 제2 구동 트랜지스터(TD2)의 드레인 영역(7b)에 인접하도록 연장되어 형성되고, 제2 구동 트랜지스터(TD2)의 게이트 전극(5b)은 제1 구동 트랜지스터(TD1)의 드레인 영역(7a)에 인접하도록 연장되어 형성된다.
상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)을 포함하는 반도체기판의 전면은 제1 층간절연막(9a)에 의해 덮여진다. 상기 제1 층간절연막(9a)은 패터닝되어 상기 제1 구동 트랜지스터(TD1)의 드레인 영역(7a) 및 이와 인접하는 제2 구동 트랜지스터(TD2)의 게이트 전극(5b)을 노출시키는 제1 노드 홀, 즉 제1 버티드(butted) 콘택홀을 구비하고, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역(7b) 및 이와 인접하는 제1 구동 트랜지스터(TD1)의 게이트 전극(5a)을 노출시키는 제2 노드 홀, 즉 제2 버티드(butted) 콘택홀을 구비한다.
상기 제1 층간절연막(9a) 상에 상기 제1 및 제2 노드 홀을 각각 덮는 제1 부하저항(R1) 및 제2 부하저항(R2)이 형성된다. 여기서, 상기 제1 및 제2 부하저항(R1, R2)은 서로 동일한 전기적 저항을 갖도록 형성되는 것이 바람직하다. 이는, 에스램 셀의 대칭성과 직접적인 관련이 있기 때문이다. 다시 말해서, 제1 및 제2 부하저항들(R1, R2) 사이의 전기적 저항값 차이가 클수록 제1 노드(N1) 및 제2 노드(N2)중 어느 한 쪽에 항상 로직 "1" 또는 로직 "0"에 해당하는 데이타가 저장되는 경향이 강하기 때문이다. 예를 들면, 제1 부하저항(R1)의 전기적 저항값이 제2 부하저항(R2)의 전기적 저항값보다 낮은 경우에, 제2 노드(N2)에 비하여 제1 노드(N1)가 로직 "1"에 해당하는 데이타를 유지하려는 경향이 강하다. 이는, 제1 부하저항(R1)을 통하여 제1 노드(N1)에 공급되는 전하량이 상대적으로 많기 때문에 제1 노드(N1)에 저장된 데이타가 손실될 확률이 적기 때문이다. 바꾸어 말하면, 제2 노드(N2)에 로직 "1"에 해당하는 데이타를 저장시킨 후에 저 전압(low Vcc)에서의 데이타 유지 특성을 측정하면, 제2 노드(N2)에 저장된 로직 "1"에 해당하는 정보가 플립되어 오동작이 발생할 수 있다. 따라서, 상기 제1 및 제2 부하저항(R1,R2)은 서로 동일한 저항값을 갖도록 형성되는 것이 바람직하다.
그러나, 상기 제1 및 제2 부하저항(R1, R2)은 도시된 바와 같이 평면적으로 배치된다. 따라서, 제1 및 제2 부하저항(R1, R2)은 사진/식각공정을 사용하는 패터닝 공정을 통하여 형성된다. 이에 따라, 제1 및 제2 부하저항(R1, R2)의 레이아웃도의 차이, 기하학적인 차이 및 패터닝 공정에 기인하여 서로 동일한 저항값을 갖는 제1 및 제2 부하저항(R1, R2)을 형성하기가 어렵다.
상기 제1 및 제2 부하저항(R1, R2)을 포함하여 상기 제1 층간절연막(9a) 상에 제2 층간절연막(9b)이 형성된다. 상기 소오스 영역(7s)은 상기 제2 층간절연막(9b) 및 제1 층간절연막(9a)을 관통하는 접지선 플러그(12)와 전기적으로 접속된다. 상기 접지선 플러그(12)를 포함하는 반도체기판 전면은 제3 층간절연막(11)에 의해 덮여진다. 상기 접지선 플러그(12)는 제3 층간절연막(11)을 관통하는 접지선 패드(12a)와 접속된다. 또한, 상기 제3 층간절연막(11) 내에 다마신 공정에 의해 형성된 한 쌍의 비트라인들(BL, /BL)이 배치된다. 상기 접지선 패드(12a) 및 상기 한 쌍의 비트라인(BL, /BL)을 포함하는 반도체기판 전면은 제4 층간절연막(13)에 의해 덮여지고, 상기 제4 층간절연막(13) 상에 상기 접지선 패드(12a)와 전기적으로 접속된 접지선(Vss)이 배치된다.
상술한 바와 같이 종래의 기술에 따르면, 서로 동일한 전기적 저항값을 갖는 제1 및 제2 부하저항을 형성하기가 어렵다. 이에 따라, 에스램 셀의 대칭성이 저하되어 데이타 유지특성 등의 셀 특성을 개선하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 대칭성이 향상된 에스램 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 에스램 셀을 제조하는 방법을 제공하는 데 있다.
도 1은 일반적인 에스램 셀의 등가회로도이다.
도 2는 종래의 에스램 셀의 단면도이다.
도 3은 본 발명에 따른 에스램 셀의 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막과, 상기 활성영역에 형성되고 하나의 소오스 영역을 공유하는 제1 및 제2 구동 트랜지스터들과, 상기 제1 및 제2 구동 트랜지스터들을 포함하는 반도체기판의 전면을 덮는 층간절연막과, 상기 층간절연막을 관통하되, 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제2 구동 트랜지스터의 게이트 전극을 노출시키는 제1 노드 홀과, 상기 층간절연막을 관통하되, 상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제1 구동 트랜지스터의 게이트 전극을 노출시키는 제2 노드 홀과, 상기 제1 노드 홀 내부를 채우되, 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 제1 수직형 부하저항과, 상기 제2 노드 홀 내부를 채우되, 상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 수직형 부하저항을 포함하는 에스램 셀을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 상기 활성영역에 하나의 소오스 영역을 공유하는 제1 및 제2 구동 트랜지스터들을 형성하는 단계와, 상기제1 및 제2 구동 트랜지스터들을 포함하는 반도체기판 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막을 패터닝하여 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제2 구동 트랜지스터의 게이트 전극을 노출시키는 제1 노드 홀 및 상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제1 구동 트랜지스터의 게이트 전극을 노출시키는 제2 노드 홀을 형성하는 단계와, 상기 층간절연막 상에 상기 제1 및 제2 노드 홀을 채우는 실리콘막을 형성하는 단계와, 상기 실리콘막을 패터닝하여 상기 제1 및 제2 노드 홀을 덮으면서 지나는 전원선을 형성함과 동시에 상기 제1 및 제2 노드 홀 내에 각각 제1 및 제2 수직형 부하저항을 형성하는 단계를 포함하는 에스램 셀 제조방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 도 1에 보여진 부하저항 셀의 등가회로를 본 발명에 따라 반도체기판에 구현한 부하저항 셀의 단면도이다.
도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)이 형성되어 활성영역이 한정된다. 상기 활성영역에 서로 이웃하는 제1 및 제2 구동 트랜지스터들(TD1, TD2)이 형성된다. 상기 제1 구동 트랜지스터(TD1)는 활성영역의 상부를 가로지르는 제1 게이트 전극(55a) 및 상기 제1 게이트 전극(55a)의 양 옆의 활성영역에 형성된 공통 소오스 영역(57s) 및 제1 드레인 영역(57a)을 포함한다. 또한, 상기 제2 구동 트랜지스터(TD2)는 상기 공통 소오스 영역(57s)을 공유하면서 상기 제1 구동 트랜지스터(TD1)의 일 측에 배치된다. 따라서, 상기 제2 구동트랜지스터(TD2)는 상기 공통 소오스 영역(57s), 상기 공통 소오스 영역(57s)과 인접하는 제2 게이트 전극(55b) 및 상기 제2 게이트 전극(55b)을 사이에 두고 상기 공통 소오스 영역(57s)과 마주보는 제2 드레인 영역(57b)을 포함한다.
이에 더하여, 도 2에 도시하지는 않았지만, 도 1의 제1 및 제2 전송 트랜지스터들(TA1, TA2)도 활성영역에 형성된다. 또한, 도시된 바와 같이 제1 게이트 전극(55a)은 제2 드레인 영역(57b)에 인접하도록 연장되고, 제2 게이트 전극(55b)은 제1 드레인 영역(57a)에 인접하도록 연장된다.
상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)을 포함하는 반도체기판의 전면은 제1 층간절연막(59)에 의해 덮여진다. 상기 공통 소오스 영역(57s)은 상기 제1 층간절연막(59)을 관통하는 접지선 플러그(62)와 전기적으로 연결된다. 상기 접지선 플러그(62) 및 상기 제1 층간절연막(59)은 제2 층간절연막(61)에 의해 덮여진다. 상기 접지선 플러그(62)는 상기 제2 층간절연막(61)의 소정영역을 관통하는 접지선 패드(62a)와 전기적으로 접속되고, 상기 제2 층간절연막(61) 내에 한 쌍의 비트라인들(BL, /BL)이 형성된다. 상기 접지선 패드(62a) 및 상기 한 쌍의 비트라인들(BL, /BL)을 포함하여 상기 제2 층간절연막(61) 상에 제3 층간절연막(63)이 적층된다. 상기 제1 내지 제3 층간절연막(59, 61, 63)은 층간절연막(64)을 구성한다.
상기 제2 게이트 전극(55b) 및 이와 인접한 제1 드레인 영역(57a)은 상기 층간절연막(64)을 관통하는 제1 노드 홀(H1)에 의해 노출된다. 이와 마찬가지로, 상기 제1 게이트 전극(55a) 및 이와 인접한 제2 드레인 영역(57b)은 상기 층간절연막(64)을 관통하는 제2 노드 홀(H2)에 의해 노출된다. 상기 제1 노드홀(H1)은 제1 부하저항(R1), 즉 제1 수직형 부하저항에 의해 채워지고, 상기 제2 노드 홀(H2)은 제2 부하저항(R2), 즉 제2 수직형 부하저항에 의해 채워진다. 또한, 상기 제1 및 제2 부하저항(R1, R2)은 상기 층간절연막(64) 상에 배치된 전원선(Vcc)과 전기적으로 접속된다. 결과적으로, 제1 수직형 부하저항(R1)은 제2 게이트 전극(55b) 및 제1 드레인 영역(57a)과 전기적으로 접속되고, 제2 수직형 부하저항(R2)은 제1 게이트 전극(55a) 및 제2 드레인 영역(57b)과 전기적으로 접속된다. 이에 따라, 제1 및 제2 수직형 부하저항(R1, R2)은 각각 제1 및 제2 노드 홀(H1, H2) 내에 형성되므로, 이들 사이의 기하학적인 차이는 종래기술에 따라 제작된 평면적인 한 쌍의 부하저항들 사이의 기하학적인 차이에 비하여 현저히 감소된다. 따라서, 제1 및 제2 수직형 부하저항들(R1, R2) 사이의 전기적인 저항값 차이를 최소화시킬 수 있다.
상기 층간절연막(64) 및 상기 전원선(Vcc)은 상부 층간절연막(65)에 의해 덮여진다. 상기 상부 층간절연막(65) 상에 상기 상부 층간절연막(65) 및 제3 층간절연막(63)의 소정영역을 관통하는 접지선 콘택홀을 통하여 상기 접지선 패드(62a)와 전기적으로 접속된 접지선(Vss)이 배치된다.
다음에, 도 3을 다시 참조하여 본 발명에 따른 부하저항 셀을 제조하는 방법을 설명하기로 한다.
도 3을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(도시하지 않음)을 형성하고, 그 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막 또는 폴리사이드막을형성한다. 상기 도전막을 패터닝하여 상기 활성영역을 가로지르는 제1 및 제2 게이트 전극들(55a, 55b)을 형성한다. 이때, 도 3에 도시하지는 않았지만, 활성영역을 가로지르는 또 다른 게이트 전극들, 즉 도 1에 보여진 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들도 동시에 형성될 수 있다.
상기 제1 및 제2 게이트 전극들(55a, 55b) 및 소자분리막(53)을 이온주입 마스크로 사용하여 상기 활성영역에 반도체기판(51)과 다른 도전형의 불순물을 주입하여 불순물 영역들(57a, 57b, 57s)을 형성한다. 여기서, 상기 제1 및 제2 게이트 전극들(55a, 55b) 사이의 활성영역에 형성된 불순물 영역(57s)은 공통 소오스 영역에 해당한다. 또한, 상기 제1 게이트 전극(55a)을 사이에 두고 상기 공통 소오스 영역(57s)과 마주보는 불순물 영역(57a)은 제1 드레인 영역에 해당하고, 상기 제2 게이트 전극(55b)을 사이에 두고 상기 공통 소오스 영역(57s)과 마주보는 불순물 영역(57b)은 제2 드레인 영역에 해당한다. 이때, 상기 제1 게이트 전극(55a)은 상기 제2 드레인 영역(57b)에 인접하도록 연장되고, 상기 제2 게이트 전극(55b)은 상기 제1 드레인 영역(57a)에 인접하도록 연장된다. 상기 제1 게이트 전극(55a), 제1 드레인 영역(57a) 및 공통 소오스 영역(57s)은 제1 구동 트랜지스터(TD1)을 구성하고, 상기 제2 게이트 전극(55b), 제2 드레인 영역(57b) 및 공통 소오스 영역(57s)은 제2 구동 트랜지스터(TD2)을 구성한다.
상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)이 형성된 결과물 전면에 제1 층간절연막(59)을 형성한다. 상기 제1 층간절연막(59)을 패터닝하여 상기 공통 소오스 영역(57s)을 노출시키는 접지선 플러그 홀을 형성한다. 상기 접지선 플러그홀이 형성된 결과물 전면에 텅스텐막과 같은 금속막을 형성한 후, 상기 제1 층간절연막(59)이 노출될 때까지 상기 금속막을 에치백하여 접지선 플러그 홀 내에 접지선 플러그(62)를 형성한다. 상기 접지선 플러그(62)가 형성된 결과물 전면에 제2 층간절연막(61)을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 접지전 플러그(62)를 노출시키는 접지선 패드 홀 및 한 쌍의 그루브를 형성한다. 상기 접지선 패드 홀 및 한 쌍의 그루브 내에 각각 다마신 공정을 사용하여 접지선 패드(62a) 및 한 쌍의 비트라인들(BL, /BL)을 형성한다.
다른 한편으로, 상기 접지선 플러그 홀이 형성된 결과물 전면에 텅스텐막과 같은 금속막을 형성한 후, 상기 금속막을 패터닝하여 접지선 플러그 홀을 채우는 접지선 패드(62a) 및 한 쌍의 비트라인들(BL, /BL)을 형성할 수도 있다. 이 경우에, 상기 제2 층간절연막(61)을 형성하는 공정은 생략된다.
상기 접지선 패드(62a) 및 한 쌍의 비트라인들(BL, /BL)이 형성된 결과물 전면에 제3 층간절연막(63)을 형성한다. 상기 제1 내지 제3 층간절연막(59, 61, 63)은 층간절연막(64)을 구성한다. 상기 층간절연막(64)을 패터닝하여 상기 제1 드레인 영역(57a) 및 이와 인접한 제2 게이트 전극(55b)을 노출시키는 제1 노드 홀(H1), 즉 제1 버티드 콘택홀을 형성함과 동시에 상기 제2 드레인 영역(57b) 및 이와 인접한 제1 게이트 전극(55a)을 노출시키는 제2 노드 홀(H2), 즉 제2 버티드 콘택홀을 형성한다.
상기 제1 및 제2 노드 홀(H1, H2)이 형성된 결과물 전면에 상기 제1 및 제2 노드 홀(H1, H2)을 채우는 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 상기 층간절연막(64) 상에 상기 제1 및 제2 노드 홀(H1, H2)을 덮으면서 지나는 전원선(Vcc)을 형성한다. 이때, 상기 제1 및 제2 노드 홀(H1, H2) 내에 각각 제1 및 제2 수직형 부하저항(R1, R2)이 형성된다. 상기 전원선(Vcc)이 형성된 결과물 전면에 상부 층간절연막(65)을 형성한다. 상기 상부 층간절연막(65) 및 제3 층간절연막(65)을 패터닝하여 상기 접지선 패드(62a)를 노출시키는 접지선 콘택홀을 형성하고, 상기 상부 층간절연막(65) 상에 상기 접지선 콘택홀을 채우는 금속막을 형성한다. 상기 금속막을 패터닝하여 상기 상부 층간절연막(65) 상에 상기 접지선 패드(62a)와 전기적으로 접속된 접지선(Vss)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 층간절연막을 관통하는 제1 및 제2 노드 홀 내에 각각 제1 및 제2 수직형 부하저항을 형성함으로써, 에스램 셀의 대칭성을 향상시킬 수 있다. 이에 따라, 저전압 특성, 즉 데이타 유지 특성을 향상시킬 수 있다.

Claims (10)

  1. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역에 형성되고 하나의 소오스 영역을 공유하는 제1 및 제2 구동 트랜지스터들;
    상기 제1 및 제2 구동 트랜지스터들을 포함하는 반도체기판의 전면을 덮는 층간절연막;
    상기 층간절연막을 관통하되, 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제2 구동 트랜지스터의 게이트 전극을 노출시키는 제1 노드 홀;
    상기 층간절연막을 관통하되, 상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제1 구동 트랜지스터의 게이트 전극을 노출시키는 제2 노드 홀;
    상기 제1 노드 홀 내부를 채우되, 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제2 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 제1 수직형 부하저항; 및
    상기 제2 노드 홀 내부를 채우되, 상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제1 구동 트랜지스터의 게이트 전극과 전기적으로 연결된 제2 수직형 부하저항을 포함하는 에스램 셀.
  2. 제 1 항에 있어서,
    상기 활성영역에 형성되고, 상기 제1 구동 트랜지스터의 드레인 영역에 접속된 제1 전송 트랜지스터; 및
    상기 활성영역에 형성되고, 상기 제2 구동 트랜지스터의 드레인 영역에 접속된 제2 전송 트랜지스터를 더 포함하는 것을 특징으로 하는 에스램 셀.
  3. 제 1 항에 있어서,
    상기 층간절연막 상에 형성되고, 상기 제1 및 제2 부하저항을 덮으면서 지나는 전원선을 더 포함하는 것을 특징으로 하는 에스램 셀.
  4. 제 1 항에 있어서,
    상기 층간절연막은 차례로 적층된 제1 내지 제3 층간절연막을 포함하는 것을 특징으로 하는 에스램 셀.
  5. 제 4 항에 있어서,
    상기 제2 층간절연막 내에 형성된 한 쌍의 비트라인을 더 포함하는 것을 특징으로 하는 에스램 셀.
  6. 제 1 항에 있어서,
    상기 층간절연막 상부에 형성되고, 상기 제1 및 제2 구동 트랜지스터의 소오스 영역과 전기적으로 접속된 접지선을 더 포함하는 것을 특징으로 하는 에스램 셀.
  7. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역에 하나의 소오스 영역을 공유하는 제1 및 제2 구동 트랜지스터들을 형성하는 단계;
    상기 제1 및 제2 구동 트랜지스터들을 포함하는 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제2 구동 트랜지스터의 게이트 전극을 노출시키는 제1 노드 홀 및 상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제1 구동 트랜지스터의 게이트 전극을 노출시키는 제2 노드 홀을 형성하는 단계;
    상기 층간절연막 상에 상기 제1 및 제2 노드 홀을 채우는 실리콘막을 형성하는 단계; 및
    상기 실리콘막을 패터닝하여 상기 제1 및 제2 노드 홀을 덮으면서 지나는 전원선을 형성함과 동시에 상기 제1 및 제2 노드 홀 내에 각각 제1 및 제2 수직형 부하저항을 형성하는 단계를 포함하는 에스램 셀 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 구동 트랜지스터들을 형성하는 단계는
    상기 활성영역에 상기 제1 구동 트랜지스터의 드레인 영역과 접속된 제1 전송 트랜지스터 및 상기 제2 구동 트랜지스터의 드레인 영역과 접속된 제2 전송 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀 제조방법.
  9. 제 7 항에 있어서,
    상기 층간절연막을 형성하는 단계는
    상기 제1 및 제2 구동 트랜지스터들을 포함하는 반도체기판 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 패터닝하여 상기 제1 및 제2 구동 트랜지스터의 소오스 영역을 노출시키는 접지선 플러그 홀을 형성하는 단계;
    상기 접지선 플러그 홀 내에 접지선 플러그를 형성하는 단계;
    상기 접지선 플러그를 포함하는 반도체기판 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 패터닝하여 상기 접지선 플러그를 노출시키는 접지선 패드 홀 및 한 쌍의 비트라인 그루브를 형성하는 단계;
    상기 접지선 패드 홀 및 상기 한 쌍의 비트라인 그루브 내에 접지선 패드 및 한 쌍의 비트라인들을 형성하는 단계; 및
    상기 접지선 패드 및 상기 한 쌍의 비트라인들을 포함하는 반도체기판 전면에 제3 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 셀 제조방법.
  10. 제 9 항에 있어서,
    상기 전원선을 형성하는 단계 후에,
    상기 전원선을 포함하는 반도체기판 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 및 상기 제3 층간절연막을 패터닝하여 상기 접지선 패드를 노출시키는 접지선 콘택홀을 형성하는 단계; 및
    상기 상부 층간절연막 상에 상기 접지선 콘택홀을 채우는 접지선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스램 셀 제조방법.
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