DE10235462A1

DE10235462A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10235462A1
Application number: DE10235462A
Authority: DE
Inventors: Yuuichi Hirano; Takashi Ipposhi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-10
Filing date: 2002-08-02
Publication date: 2003-03-06
Anticipated expiration: 2022-08-03
Also published as: KR100480854B1; US6756692B2; TW557573B; CN1402353A; DE10235462B4; US20040179410A1; US6975041B2; US20030031040A1; KR20030014580A; CN1187835C; JP2003060087A

Abstract

Es wird eine Halbleiterspeichervorrichtung mit einer hohen Immunität gegen Soft Error vorgesehen. Die Halbleiterspeichervorrichtung weist SRAM-Speicherzellen auf. NMOS-Transistoren (Q1, Q4) sind Treibertransistoren, NMOS-Transistoren (Q3, Q6) sind Zugriffstransistoren, und PMOS-Transistoren (Q2, Q5) sind Lasttransistoren. Ein NMOS-Transistor (Q7) ist ein Transistor zum Hinzufügen eines Widerstandes. Das Gate des NMOS-Transistors (Q7) ist mit einer Stromversorgung (1) verbunden. Eines von Source und Drain des NMOS-Transistors (Q7) ist mit einem Speicherknoten (ND1) verbunden, und das andere ist mit den Gates des NMOS-Transistors (Q4) und des PMOS-Transistors (Q5) verbunden. Der Widerstand zwischen Source und Drain des NMOS-Transistors (Q7) kann mit der Gatelänge, der Gatebreite, der Source/Drain-Dotierstoffkonzentration usw. eingestellt werden, so daß er z. B. einige 10 Kiloohm (kOMEGA) beträgt.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung, und insbesondere bezieht sie sich auf den Aufbau einer Halbleiterspeichervorrichtung, die SRAM- (statischer Direktzugriffsspeicher)Speicherzellen aufweist.

Fig. 24 ist ein Schaltbild, das den Aufbau einer SRAM-Speicherzelle zeigt. Die NMOS-Transistoren Q1 und Q4 sind Transistoren zum Treiben (auch als "Treibertransistoren" bezeichnet), und die NMOS-Transistoren Q3 und Q6 sind Transistoren zum Zugriff (auch als "Zugriffstransistoren" bezeichnet). Die PMOS-Transistoren Q2 und Q5 sind Transistoren für die Last (auch als "Lasttransistoren" bezeichnet); die PMOS-Transistoren Q2 und Q5 können durch Widerstandselemente ersetzt werden.

Die Sources der NMOS-Transistoren Q1 und Q4 sind mit einer Stromversorgung 2 verbunden, die ein Massepotential liefert. Die Sources der PMOS-Transistoren Q2 und Q5 sind mit einer Stromversorgung 1 verbunden, die ein Stromversorgungspotential (Vdd) liefert. Der Drain des MOS-Transistors Q1 und des PMOS-Transistors Q2 sind mit einem Speicherknoten ND1 verbunden. Der Drain des NMOS-Transistors Q4 und des PMOS-Transistors Q5 sind mit einem Speicherknoten ND2 verbunden. Der Speicherknoten ND1 ist mit dem Gate des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden. Der Speicherknoten ND2 ist mit dem Gate des NMOS-Transistors Q1 und des PMOS-Transistors Q2 verbunden. Das Gate des NMOS-Transistors Q3 ist mit einer Wortleitung WL verbunden, seine Source ist mit dem Speicherknoten ND1 verbunden, und sein Drain ist mit einer Bitleitung BL0 verbunden. Das Gate des NMOS-Transistors Q6 ist mit der Wortleitung WL verbunden, seine Source ist mit dem Speicherknoten ND2 verbunden, und sein Drain ist mit einer Bitleitung BL1 verbunden.

Fig. 25 ist eine Draufsicht, die schematisch den Aufbau der SRAM-Speicherzelle zeigt. Ein Elementisolationsfilm 4 ist teilweise auf einem Siliziumsubstrat zum Abgrenzen von Elementbildungsbereichen gebildet. Der in Fig. 24 gezeigte NMOS- Transistor Q1 weist einen Sourcebereich 5 und einen Drainbereich 6 auf, die beide von einem n⁺-Typ sind. Der PMOS-Transistor Q2 weist einen Sourcebereich 8 und einen Drainbereich 9 auf, die beiden vom p⁺-Typ sind. Der NMOS-Transistor Q4 weist einen Sourcebereich 10 und einen Drainbereich 11 auf, die beide vom n⁺-Typ sind. Der PMOS-Transistor Q5 weist einen Sourcebereich 13 und einen Drainbereich 14 auf, die beide vom p⁺-Typ sind. Der NMOS-Transistor Q3 weist einen Sourcebereich 6 und einen Drainbereich 15 auf, die beide vom n⁺-Typ sind. Der NMOS-Transistor Q6 weist einen Sourcebereich 11 und einen Drainbereich 16 auf, die beide vom n⁺-Typ sind.

Der NMOS-Transistor Q1 und der PMOS-Transistor Q2 weisen eine gemeinsame Gatestruktur 7 auf, wobei die Gatestruktur 7 mit den Drainbereichen 11 und 14 des NMOS-Transistors Q4 bzw. des PMOS-Transistors Q5 verbunden ist. Der NMOS-Transistor Q4 und der PMOS-Transistor Q5 weisen eine gemeinsame Gatestruktur 12 auf, wobei die Gatestruktur 12 mit den Drainbereichen 6 und 9 des NMOS-Transistors Q1 bzw. des PMOS-Transistors Q2 verbunden ist. Die NMOS-Transistoren Q3 und Q6 weisen eine gemeinsame Gatestruktur 17 auf, die als die Wortleitung WL funktioniert.

Die so aufgebaute Halbleiterspeichervorrichtung unterliegt einem Phänomen (Soft Error), bei dem gespeicherte Information verfälscht wird, wenn ionisierende Strahlung wie Alpha- (α)Strahlen, die von dem Verpackungsmaterial usw. imitiert werden, in die Speicherzellen eindringt.

Es wird z. B. Bezug genommen auf Fig. 24, es sei angenommen, daß das Potential an dem Speicherknoten ND1 auf dem hohen Pegel ist und das Potential an dem Speicherknoten ND2 auf dem niedrigen Pegel ist. Wenn in diesem Zustand Alphastrahlen auf den Drain des NMOS-Transistors Q1 auftreffen, erzeugt die Alphastrahlung eine große Zahl von Elektron-Lochpaaren, und die Elektronen werden von dem Drain des NMOS-Transistors Q1 gesammelt, was verursacht, daß das Potential an dem Knoten ND1 sich von dem hohen Pegel auf den niedrigen Pegel ändert. Die Potentialänderung an dem Speicherknoten ND1 wird dann zu dem NMOS-Transistor Q4 und dem PMOS-Transistor Q5 übertragen, was bewirkt, daß sich das Potential an dem Speicherknoten ND1 von dem niedrigen Pegel zu dem hohen Pegel ändert. Die Potentialänderung an dem Speicherknoten ND2 wird dann zu dem NMOS- Transistor Q1 und dem PMOS-Transistor Q2 übertragen. Somit wird die in der Halbleiterspeichervorrichtung gespeicherte Information zerstört.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die immun gegen Soft Error ist.

Gemäß einem ersten Aspekt der vorliegenden Erfindung wird diese Aufgabe gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.

Die Halbleiterspeichervorrichtung enthält eine statische Direktzugriffsspeicherzelle, die einen ersten Treibertransistor, ein erstes Lastelement und einen ersten Zugriffstransistor enthält, die miteinander durch einen ersten Speicherknoten verbunden sind. Sie enthält einen zweiten Treibertransistor, ein zweites Lastelement und einen zweiten Zugriffstransistor, die miteinander durch einen zweiten Speicherknoten verbunden sind. Eine erste Gateelektrode des ersten Treibertransistors ist mit dem zweiten Speicherknoten verbunden. Eine zweite Gateelektrode des zweiten Treibertransistors ist mit dem ersten Speicherknoten verbunden. Die Halbleiterspeichervorrichtung enthält einen ersten Schutzfilm, der zum Bedecken eines Teiles der ersten Gateelektrode gebildet ist. Der Teil der ersten Gateelektrode, der nicht von dem ersten Schutzfilm bedeckt ist, weist eine Struktur auf, bei der eine erste Halbleiterschicht und eine erste Metallhalbleitercompoundschicht in dieser Reihenfolge auf einem ersten Gateisolierfilm gestapelt sind. Der Teil der ersten Gateelektrode, der von dem ersten Schutzfilm bedeckt ist, weist eine Struktur auf, bei der die erste Halbleiterschicht auf der ersten Gateisolierschicht gebildet ist und die erste Metallhalbleitercompoundschicht nicht auf der ersten Halbleiterschicht gebildet ist.

Der zweite Speicherknoten ist mit dem ersten Treibertransistor durch einen Abschnitt hohen Widerstandes der ersten Gateelektrode verbunden, der mit dem ersten Schutzfilm bedeckt ist und bei dem die erste Metallhalbleitercompoundschicht fehlt. Dieses vergrößert die Immunität der Halbleiterspeichervorrichtung gegen Soft Error.

Gemäß einem zweiten Aspekt der Erfindung wird die Aufgabe auch gelöst durch eine andere Halbleiterspeichervorrichtung nach Anspruch 3.

Die Halbleiterspeichervorrichtung enthält eine statische Direktzugriffsspeicherzelle, die einen ersten Treibertransistor, ein erstes Lastelement und einen ersten Zugriffstransistor enthält, die miteinander durch einen ersten Speicherknoten verbunden sind. Sie enthält einen zweiten Treibertransistor, ein zweites Lastelement und einen zweiten Zugriffstransistor, die miteinander durch einen zweiten Speicherknoten verbunden sind. Eine erste Gateelektrode des ersten Treibertransistors ist mit dem zweiten Speicherknoten verbunden. Eine zweite Gateelektrode des zweiten Treibertransistors ist mit dem ersten Speicherknoten verbunden. Die Halbleiterspeichervorrichtung enthält einen ersten widerstandsaddierenden Transistor mit einem ersten Dotierstoff enthaltenden Bereich, der mit der ersten Gateelektrode verbunden ist, und einem zweiten Dotierstoff enthaltenden Bereich, der mit dem zweiten Speicherknoten verbunden ist. Die erste Gateelektrode ist mit dem zweiten Speicherknoten durch den ersten widerstandsaddierenden Transistor verbunden.

Die erste Gateelektrode ist mit dem zweiten Speicherknoten durch den ersten widerstandsaddierenden Transistor verbunden, was die Immunität gegen Soft Error der Halbleiterspeichervorrichtung erhöht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 eine Draufsicht, die schematisch die Struktur der SRAM-Speicherzelle der ersten bevorzugten Ausführungsform zeigt;
Fig. 3 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 2 gezeigten Segmentes X1-X1 genommen ist;
Fig. 4 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 2 gezeigten Segmentes X2-X2 genommen ist;
Fig. 5 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 6 eine Draufsicht, die schematisch die Struktur der SRAM-Speicherzelle der zweiten Ausführungsform zeigt;
Fig. 7 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 8 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer ersten Variation der dritten Ausführungsform zeigt;
Fig. 9 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Variation der dritten Ausführungsform zeigt;
Fig. 10 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 11 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer ersten Variation der vierten Ausführungsform zeigt;
Fig. 12 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Variation der vierten Ausführungsform zeigt;
Fig. 13 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 14 ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 15 eine Draufsicht, die schematisch die Struktur einer SRAM-Speicherzelle gemäß einer siebenten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 16 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 15 gezeigten Segmentes X3- X3 genommen ist;
Fig. 17 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 15 gezeigten Segmentes X4- X4 genommen ist;
Fig. 18 eine Draufsicht, die schematisch die Struktur einer SRAM-Speicherzelle gemäß einer ersten Variation der siebenten Ausführungsform zeigt;
Fig. 19 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 18 gezeigten Segmentes X5- X5 genommen ist;
Fig. 20 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 18 gezeigten Segmentes X6- X6 genommen ist;
Fig. 21 eine Draufsicht, die schematisch die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Variation der siebenten Ausführungsform zeigt;
Fig. 22 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 21 gezeigten Segmentes X7- X7 genommen ist;
Fig. 23 einen Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 21 gezeigten Segmentes X8- X8 genommen ist;
Fig. 24 ein Schaltbild, das die Struktur einer vorhandenen SRAM-Speicherzelle zeigt;
Fig. 25 eine Draufsicht, die schematisch die Struktur der vorhandenen SRAM-Speicherzelle zeigt.

Erste bevorzugte Ausführungsform

Fig. 1 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer ersten Ausführungsform zeigt. Die NMOS- Transistoren Q1 und Q4 sind Treibertransistoren, und die NMOS-Transistoren Q3 und Q6 sind Zugriffstransistoren. Die PMOS-Transistoren Q2 und Q5 sind Lasttransistoren; die PMOS- Transistoren Q2 und Q5 können durch Widerstandselemente ersetzt werden.
Die Sources des NMOS-Transistors Q1 und Q4 sind mit einer Stromversorgung 2 verbunden, die ein Massepotential (GND-Potential) liefert. Die Sources der PMOS-Transistoren Q2 und Q5 sind mit einer Stromversorgung 1 verbunden, die ein Stromversorgungspotential Vdd (ungefähr 0,5-5,0 V) liefert. Die Drains des NMOS-Transistors Q1 und des PMOS-Transistors Q2 sind mit einem Speicherknoten ND1 verbunden. Die Drains des NMOS-Transistors Q4 und des PMOS-Transistors Q5 sind mit einem Speicherknoten ND2 verbunden. Der Speicherknoten ND1 ist mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 durch einen Widerstand 3 verbunden. Der Speicherknoten ND2 ist mit den Gates des NMOS-Transistors Q1 und des PMOS-Transistors Q2 verbunden. Das Gate des NMOS-Transistors Q3 ist mit einer Wortleitung WL verbunden, seine Source ist mit dem Speicherknoten ND1 verbunden, und sein Drain ist mit einer Bitleitung BL0 verbunden. Das Gate des NMOS-Transistors Q6 ist mit der Wortleitung WL verbunden, seine Source ist mit dem Speicherknoten ND2 verbunden, und sein Drain ist mit einer Bitleitung BL1 verbunden.
Fig. 2 eine Draufsicht, die schematisch die Struktur der SRAM-Speicherzelle der ersten Ausführungsform zeigt. Ein Elementisolationsfilm 4 ist teilweise auf einem Siliziumsubstrat zum Abgrenzen von Elementbildungsbereichen gebildet. Der in Fig. 1 gezeigte NMOS-Transistor Q1 weist einen Sourcebereich 5 und einen Drainbereich 6 auf, die beiden vom n⁺-Typ sind. Der PMOS-Transistor Q2 weist einen Sourcebereich 8 und einen Drainbereich 9 auf, die beide vom p⁺-Typ sind. Der NMOS-Transistor Q4 weist einen Sourcebereich 10 und einen Drainbereich 11 auf, die beide vom n⁺-Typ sind. Der PMOS-Transistor Q5 weist einen Sourcebereich 13 und einen Drainbereich 14 auf, die beide vom p⁺-Typ sind. Der NMOS-Transistor Q3 weist einen Sourcebereich 6 und einen Drainbereich 15 auf, die beide vom n⁺-Typ sind. Der NMOS-Transistor Q3 weist einen Sourcebereich 11 und einen Drainbereich 16 auf, die beide vom n⁺-Typ sind.
Der NMOS-Transistor Q1 und der PMOS-Transistor Q2 weisen eine gemeinsame Gatestruktur 7 auf, wobei die Gatestruktur 7 mit den Drainbereichen 11 und 14 des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden sind. Der NMOS-Transistor Q4 und der PMOS-Transistors Q5 weisen eine gemeinsame Gatestruktur 12, wobei die Gatestruktur 12 mit den Drainbereichen 6 und 9 des NMOS-Transistors Q1 bzw. des PMOS-Transistors Q2 verbunden ist. Ein Teil der Gatestruktur 12 ist durch einen Silizidschutz 18 bedeckt, der aus einem Siliziumoxidfilm zusammengesetzt ist. Und der Teil der Gatestruktur 12, der von dem Silizidschutz 18 bedeckt ist, ist als ein Hochwiderstandsabschnitt 19 mit einem höheren Widerstandswert als der Teil der Gatestruktur definiert, der nicht von dem Silizidschutz 18 bedeckt ist. Die NMOS-Transistoren Q3 und Q6 weisen eine gemeinsame Gatestruktur 17 auf, die als die Wortleitung WL funktioniert.
Fig. 3 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 2 gezeigten Segmentes X1-X1 genommen ist. Der aus einem Siliziumoxidfilm zusammengesetzte Elementisolationsfilm 4 ist auf einem Siliziumsubstrat 24 gebildet, und die Gatestruktur 12 ist auf dem Elementisolationsfilm 4 gebildet. Die Gatestruktur 12 weist eine Struktur auf, bei der eine Polysiliziumschicht 21 und eine Kobaltsilizidschicht 22 in dieser Reihenfolge auf einem Gateisolierfilm 20 gestapelt sind, der aus einem Siliziumoxidfilm zusammengesetzt ist, und Seitenwände 23, die aus einem Siliziumoxidfilm zusammengesetzt sind, sind auf den Seiten dieser gestapelten Struktur gebildet. Die Konzentration des in die Polysiliziumschicht 21 eingeführten Dotierstoffes beträgt ungefähr 1 × 10¹⁷ bis 1 × 10²¹ cm^-3, und der Schichtwiderstand der Gatestruktur 12 beträgt ungefähr mehrere 10 von Ohm pro Quadrat (Ω/□).
Fig. 4 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des Fig. 2 gezeigten Segmentes X2-X2 genommen ist. Der Hochwiderstandsabschnitt 19 der Gatestruktur 12 ist auf dem Elementisolationsfilm 4 gebildet. Dieser Hochwiderstandsabschnitt entspricht dem in Fig. 1 gezeigten Widerstand 3. Der Hochwiderstandsabschnitt 19 weist eine Struktur auf, bei der die Polysiliziumschicht 21 auf dem Gateisolierfilm 20 gebildet ist, und die Seitenwände 23 sind auf den Seiten dieser Struktur gebildet. Bei dem Hochwiderstandsabschnitt 19 fehlt die Kobaltsilizidschicht 22 auf der Polysiliziumschicht 21. Der Schichtwiderstand des Hochwiderstandsabschnittes 19 beträgt ungefähr einige hundert Kiloohm per Quadrat (kΩ/□), was höher als der Schichtwiderstand des Teiles der Gatestruktur 12 ist, der nicht der Hochwiderstandsabschnitt 19 ist.
Die in Fig. 3 und 4 gezeigte Struktur kann durch Durchführen folgender Schritte in dieser Reihenfolge gebildet werden:

A) Bilden einer Gatestruktur, bei der die Polysiliziumschicht 21 auf dem Gateisolierfilm 20 gebildet wird;
B) Bilden der Seitenwände 23 auf den Seiten dieser Gatestruktur;
C) Bilden des Silizidschutzes 18 auf dem Bereich, auf dem der Hochwiderstandsabschnitt 19 zu bilden ist; und
D) Silizidieren der Polysiliziumschicht 21 in dem Teil, der nicht von dem Silizidschutz 18 bedeckt ist, zum Bilden der Kobaltsilizidschicht 22.

Wie oben gezeigt wurde, ist gemäß der Halbleiterspeichervorrichtung der ersten Ausführungsform, wie in Fig. 1 gezeigt ist, der Speicherknoten ND1 mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 durch den Widerstand 3 verbunden. Dieses vergrößert die Immunität gegen Soft Error der Halbleiterspeichervorrichtung.
Der Grund wird nun genauer beschrieben. Es wird Bezug genommen auf Fig. 1, es sei angenommen, daß das Potential an dem Speicherknoten ND1 auf einem hohen Pegel ist und das Potential an dem Speicherknoten ND2 auf einem niedrigen Pegel ist. Wenn ein Alpha-(α)Strahl auf den Drain des NMOS-Transistors Q1 in diesem Zustand fällt, erzeugt die Alphastrahlung eine große Zahl von Elektron-Lochpaaren. Die Elektronen werden durch den Drain des NMOS-Transistors Q1 gesammelt, was bewirkt, daß das Potential an dem Speicherknoten ND1 sich von dem hohen Pegel zu dem niedrigen Pegel ändert. Die Potentialänderung an dem Speicherknoten ND1 wird dann allmählich zu dem NMOS-Transistor Q4 und dem PMOS-Transistor Q5 gemäß der Zeitkonstante übertragen, die durch den Widerstandswert des Widerstandes 3 und die Gatekapazitäten des NMOS-Transistors Q4 und des PMOS-Transistors Q5 bestimmt ist. Das heißt, der Widerstand 3 verzögert die Zeit, die für die Potentialänderung an dem Knoten ND1 zum Erreichen des NMOS-Transistors Q4 und des PMOS-Transistors Q5 notwendig ist, so daß sich das Potential an dem Speicherknoten ND2 nicht unmittelbar ändert.
Andererseits bleibt, bevor sich das Potential an dem Speicherknoten ND2 ändert, das Potential an dem Speicherknoten ND2 (niedriger Pegel) an die Gates des NMOS-Transistors Q1 und des PMOS-Transistors Q2 angelegt. Selbst wenn daher sich das Potential an dem Speicherknoten ND1 von dem hohen Pegel auf den niedrigen Pegel aufgrund der Alphastrahlung geändert hat, kehrt das Potential an dem Speicherknoten ND1 zu dem hohen Pegel zurück. Als Resultat wird das Potential an dem Speicherknoten ND2 auf dem niedrigen Pegel gehalten. Die Immunität gegen Soft Error der Halbleiterspeichervorrichtung ist somit verbessert.
Weiterhin kann der Hochwiderstandsabschnitt 19 der Gatestruktur 12 gebildet werden, indem einfach der leichte Prozeßschritt des Bildens des Silizidschutzes 18 hinzugefügt wird, ohne daß der Herstellungsprozeß kompliziert wird oder die Chipfläche vergrößert wird.

Zweite Ausführungsform

Fig. 5 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Ausführungsform zeigt. Der Speicherknoten ND2 ist mit den Gates des NMOS-Transistors Q1 und des PMOS-Transistors Q2 durch einen Widerstand 25 verbunden. In anderer Hinsicht ist die Struktur der SRAM-Speicherzelle der zweiten Ausführungsform die gleiche, wie die der in Fig. 1 gezeigten SRAM-Speicherzelle der ersten Ausführungsform.
Fig. 6 ist eine Draufsicht, die schematisch die Struktur der SRAM-Speicherzelle der zweiten Ausführungsform zeigt. Ein Teil der Gatestruktur 7 ist durch einen Silizidschutz 26 bedeckt, der auf einem Siliziumoxidfilm gebildet ist. Der Teil der Gatestruktur 7, der von dem Silizidschutz 26 bedeckt ist, ist als ein Hochwiderstandsabschnitt 27 definiert mit einem höheren Widerstandswert als der Teil der Gatestruktur 7, der nicht von dem Silizidschutz 26 bedeckt ist. Der Hochwiderstandsabschnitt 27 entspricht dem in Fig. 5 gezeigten Widerstand 25. Wie der in Fig. 4 gezeigte Hochwiderstandsabschnitt 19 weist der Hochwiderstandsabschnitt 27 eine Struktur auf, bei der die Polysiliziumschicht 21 auf dem Gateisolierfilm 20 gebildet ist und die Seitenwände 23 auf den Seiten dieser Struktur gebildet sind. In dem Hochwiderstandsabschnitt 27 ist die Kobaltsilizidschicht 22 nicht auf der Polysiliziumschicht 21 gebildet. Der Schichtwiderstand des Hochwiderstandsabschnittes 27 ist ungefähr mehrere hundert Kiloohm pro Quadrat (kΩ/□), was höher als der Schichtwiderstand des Teiles der Gatestruktur 7 ist, der nicht der Hochwiderstandsabschnitt 27 ist (mehrere 10 Ohm pro Quadrat (Ω/□)). In anderer Hinsicht ist die Struktur der SRAM-Speicherzelle der zweiten Ausführungsform die gleiche wie die der in Fig. 2 gezeigten SRAM-Speicherzelle der ersten Ausführungsform.
Wie oben gezeigt wurde, ist gemäß der Halbleiterspeichervorrichtung der zweiten Ausführungsform, wie in Fig. 5 gezeigt ist, der Speicherknoten ND1 mit den Gates des NMOS-Transistors Q4 bzw. des PMOS-Transistors Q5 durch den Widerstand 3 verbunden. Ebenfalls ist der Speicherknoten ND2 mit den Gates des NMOS-Transistors Q1 bzw. des PMOS-Transistors Q2 durch den Widerstand 25 verbunden. Somit kann die Immunität gegen Soft Error verbessert werden im Vergleich mit der Halbleiterspeichervorrichtung der ersten Ausführungsform.

Dritte Ausführungsform

Fig. 7 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer dritten Ausführungsform zeigt. Sie weist einen anstelle des in Fig. 1 gezeigten Widerstandes 3 gebildeten NMOS-Transistor Q7 auf. Das Gate des NMOS-Transistors Q7 ist mit der Stromversorgung 1 verbunden. Eine von Source und Drain des NMOS-Transistors Q7 ist mit dem Speicherknoten ND1 verbunden, und das andere ist mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden. In anderer Hinsicht ist die Struktur der SRAM-Speicherzelle der dritten Ausführungsform die gleiche wie die der in Fig. 1 gezeigten SRAM-Speicherzelle der ersten Ausführungsform. Der Widerstand zwischen Source und Drain des NMOS-Transistors Q7 kann mit der Gatelänge, der Gatebreite, der Source/Drain-Dotierkonzentration usw. eingestellt werden, der z. B. einige bis einige 100 Kiloohm (kΩ) betragen kann.
Wie oben gezeigt wurde, kann gemäß der Halbleiterspeichervorrichtung der dritten Ausführungsform der Source-Drain-Widerstand des NMOS-Transistors Q7 zu dem Speicherknoten ND1 und den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 addiert werden. Insbesondere kann bei der Halbleiterspeichervorrichtung der dritten Ausführungsform der Widerstand des Ein-Zustandes des NMOS-Transistors Q7 addiert werden. Dieses verstärkt die Immunität gegen Soft Error der Halbleiterspeichervorrichtung aus den gleichen Gründen wie bei der ersten Ausführungsform beschrieben wurde.
Weiterhin kann ein gewünschter Wert des Widerstandes addiert werden, da der Source-Drain-Widerstand des NMOS-Transistors Q7 mit der Gatelänge, der Gatebreite, der Source/Drain- Dotierkonzentration usw. eingestellt werden kann.
Fig. 8 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer ersten Variation der dritten Ausführungsform zeigt. Bei ihr ist ein PMOS-Transistor Q8 anstelle des in Fig. 7 gezeigten NMOS-Transistors Q7 gebildet. Das Gate des PMOS-Transistors Q8 ist mit der Stromversorgung 2 verbunden. Eines von Source und Drain des PMOS-Transistors Q8 ist mit dem Speicherknoten ND1 verbunden, das andere ist mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q9 verbunden.
Fig. 9 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Variation der dritten Ausführungsform zeigt. Sie weist sowohl den in Fig. 7 gezeigten NMOS-Transistor Q7 als auch den in Fig. 8 gezeigten PMOS- Transistor Q8 auf.
Die Halbleiterspeichervorrichtungen der ersten und der zweiten Variation der dritten Ausführungsform sehen den gleichen Effekt wie die in Fig. 7 gezeigte Halbleiterspeichervorrichtung vor.

Vierte Ausführungsform

Fig. 10 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer vierten Ausführungsform zeigt. Sie weist einen NMOS-Transistor Q9 auf, der anstelle des in Fig. 1 gezeigten Widerstandes 3 gebildet ist. Eines von Source und Drain des NMOS-Transistors 9 ist mit dem Speicherknoten ND1 verbunden, und das andere ist mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden. Das Gate des NMOS-Transistors Q9 ist mit einem seiner eigenen Source oder seines eigenen Drains verbunden.
Damit bewirkt wird, daß der NMOS-Transistor Q9 elektrisch zwischen Source und Drain leitet, ist ein Transistor, bei dem Source-Kanal-Drain eine n⁺-n-n⁺-Leitung aufweisen, als NMOS- Transistor Q9 angenommen. Alternativ kann ein Absolutwert der Schwellenspannung des NMOS-Transistors Q9 kleiner als die der anderen NMOS-Transistoren Q1 und Q4 eingestellt sein. Zum Beispiel kann er so niedrig gesetzt sein, daß das Anlegen einer 0 V-Spannung an das Gate in einem Stromfluß von einigen Mikroampere (µA) bis einige Milliampere (mA) resultiert. In anderer Hinsicht ist die Struktur der SRAM-Speicherzelle der vierten Ausführungsform die gleiche wie die der in Fig. 1 der ersten Ausführungsform gezeigten SRAM-Speicherzelle.
Wie oben gezeigt wurde, kann gemäß der Halbleiterspeichervorrichtung der vierten Ausführungsform der Widerstand zwischen Source und Drain des NMOS-Transistors Q9 zwischen dem Speicherknoten ND1 und den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 hinzugefügt werden, was den gleichen Effekt wie bei der dritten Ausführungsform vorsieht.
Weiterhin ist die Gatekapazität des NMOS-Transistors Q9 zu den Gatekapazitäten des NMOS-Transistors Q4 und des PMOS- Transistors Q5 hinzugefügt, was offensichtlich den Betrag der Potentialänderung an den Speicherknoten ND1 und ND2 verringert, die durch die Alphastrahlung verursacht wird. Als Resultat kann im Vergleich mit der Halbleiterspeichervorrichtung der dritten Ausführungsform die Immunität gegen Soft Error weiter verbessert werden.
Fig. 11 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer ersten Variation der vierten Ausführungsform zeigt. Bei ihr ist ein PMOS-Transistor Q10 anstelle des in Fig. 10 gezeigten NMOS-Transistors Q9 gebildet. Einer von Source- und Drainbereichen des PMOS-Transistors Q10 ist mit dem Speicherknoten ND1 verbunden, und der andere ist mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden. Ebenfalls ist das Gate des PMOS-Transistors Q10 entweder mit seiner eigenen Source oder seinem eigenen Drain verbunden.
Zum Bewirken, daß der PMOS-Transistor Q10 elektrisch zwischen Source und Drain leitet, ist ein Transistor, bei dem Source- Kanal-Drain eine p⁺-p-p⁺-Leitung aufweisen, als der PMOS-Transistor Q10 angenommen. Alternativ kann ein Absolutwert der Schwellenspannung des PMOS-Transistors Q10 niedriger als die der anderen PMOS-Transistoren Q2 und Q5 gesetzt werden.
Fig. 12 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Variation der vierten Ausführungsform zeigt. Sie weist sowohl den in Fig. 10 gezeigten NMOS-Transistor Q9 als auch den in Fig. 11 gezeigten PMOS- Transistor Q10 auf.
Die Halbleiterspeichervorrichtungen der ersten und zweiten Variation der vierten Ausführungsform sehen den gleichen Effekt vor wie die in Fig. 10 gezeigte Halbleiterspeichervorrichtung.

Fünfte Ausführungsform

Fig. 13 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer fünften Ausführungsform zeigt. Bei ihr ist ein NMOS-Transistor Q11 anstelle des in Fig. 1 gezeigten Widerstandes 3 gebildet. Eines von Source und Drain des NMOS- Transistors Q11 ist mit dem Speicherknoten ND1 verbunden, und das andere ist mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden. Das Gate des NMOS-Transistors Q11 ist mit der Wortleitung WL verbunden.
Zum Bewirken, daß der NMOS-Transistor Q11 elektrisch zwischen Source und Drain leitet, ist ein Transistor, bei dem Source- Kanal-Drain eine n⁺-n-n⁺-Leitung aufweist, als der NMOS-Transistor Q11 angenommen. Alternativ ist ein Absolutwert der Schwellenspannung des NMOS-Transistors Q11 niedriger als jene der anderen NMOS-Transistoren Q1 und Q4 gesetzt. Sie sei z. B. so niedrig gesetzt, daß eine OV-Spannung an das Gate in einem Stromfluß von einigen Mikroampere (A) bis einige Milliampere (mA) resultiert. In anderer Hinsicht ist die Struktur der SRAM-Speicherzelle der fünften Ausführungsform die gleiche wie die der in Fig. 1 gezeigten SRAM-Speicherzelle der ersten Ausführungsform.
Wie oben gezeigt wurde, kann gemäß der Halbleiterspeichervorrichtung der fünften Ausführungsform der Widerstand zwischen Source und Drain des NMOS-Transistors Q11 zwischen dem Speicherknoten ND1 und die Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 addiert werden, was den gleichen Effekt wie der der dritten Ausführungsform vorsieht.
Weiterhin ist das Gate des NMOS-Transistors Q11 mit der Wortleitung WL verbunden, so daß die an die Wortleitung WL angelegte Spannung, wenn die Wortleitung während des Datenlesens und -schreibens aktiviert ist, auch an das Gate des NMOS- Transistors Q11 angelegt wird zum Aktivieren des NMOS-Transistors Q11.
Dieses senkt den Widerstand zwischen Source und Drain des NMOS-Transistors Q11, wodurch eine Betriebsverzögerung beim Datenschreiben und -lesen unterdrückt wird.

Sechste Ausführungsform

Fig. 14 ist ein Schaltbild, das die Struktur einer SRAM-Speicherzelle gemäß einer sechsten Ausführungsform der Erfindung zeigt. Der Speicherknoten ND2 ist durch einen NMOS-Transistor Q12 mit den Gates des NMOS-Transistors Q1 und des PMOS-Transistors Q2 verbunden. Eines von Source und Drain des NMOS- Transistors Q12 ist mit dem Speicherknoten ND2 verbunden, und das andere ist mit den Gates des NMOS-Transistors Q1 und des PMOS-Transistors Q2 verbunden. Das Gate des NMOS-Transistors Q12 ist mit der Stromversorgung 1 wie bei der dritten Ausführungsform verbunden. Das Gate des NMOS-Transistors Q12 kann mit seiner eigenen Source oder Drain wie bei der vierten Ausführungsform oder mit der Wortleitung WL wie bei der fünften Ausführungsform verbunden sein. Dieses trifft auch für das Gate des NMOS-Transistors Q7 zu. In anderer Hinsicht ist die Struktur der SRAM-Speicherzelle der sechsten Ausführungsform die gleiche wie die der in Fig. 1 gezeigten ersten Ausführungsform.
Wie oben gezeigt wurde, ist gemäß der Halbleiterspeichervorrichtung der sechsten Ausführungsform, wie in Fig. 14 gezeigt ist, der Speicherknoten ND1 durch den NMOS-Transistor Q7 mit den Gates des NMOS-Transistors Q4 und des PMOS-Transistors Q5 verbunden. Ebenfalls ist der Speicherknoten ND2 durch den NMOS-Transistor Q12 mit den Gates des NMOS-Transistors Q1 und des PMOS-Transistors Q2 verbunden. Dieses verbessert weiter die Immunität gegen Soft Error im Vergleich mit den Halbleiterspeichervorrichtungen der dritten bis fünften Ausführungsformen.

Siebente Ausführungsform

Eine siebente Ausführungsform beschreibt die Struktur der hinzugefügten (addierten) MOS-Transistoren (im folgenden als "Widerstandsaddiertransistor" bezeichnet). Beispiele der Struktur des in Fig. 14 gezeigten NMOS-Transistors Q12 werden nun beschrieben.
Fig. 15 ist eine Draufsicht, die schematisch die Struktur einer SRAM-Speicherzelle gemäß der siebenten Ausführungsform zeigt. Fig. 16 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des Fig. 15 gezeigten Segmentes X3-X3 genommen ist, und Fig. 17 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 15 gezeigten Segmentes X4-X4 genommen ist. Wie in Fig. 16 und 17 gezeigt ist, ist ein Zwischenschichtisolierfilm 40, der aus einem Siliziumoxidfilm zusammengesetzt ist, auf dem Siliziumsubstrat 24 und dem Elementisolationsfilm 4 gebildet, und der NMOS-Transistor Q12 ist ein Dünnfilmtransistor (TFT), der auf dem Zwischenschichtisolierfilm 40 gebildet ist.
Es wird Bezug genommen auf Fig. 15 bis 17, der NMOS-Transistor Q12 weist einen Kanalbereich 38 und ein Paar von Source- Drain-Bereichen 31 und 32 auf, die auf den Seiten des Kanalbereiches 38 gebildet sind. Der Kanalbereich 38 und die Source/Drainbereiche 31 und 32 sind auf dem Zwischenschichtisolierfilm 40 gebildet. Der NMOS-Transistor Q12 weist eine Gateelektrode 30 auf, die über dem Kanalbereich 38 gebildet ist, wobei ein Gateisolierfilm 39 dazwischen eingefügt ist. Die Source/Drainbereiche 31 und 32 weisen n⁺-Leitung auf, und der Kanalbereich 38 weist p-Leitung auf. Es sei jedoch angemerkt, daß der Kanalbereich 38 in dem in Fig. 10 und 12 gezeigten NMOS-Transistor Q9 und dem in Fig. 13 gezeigten NMOS- Transistor Q11 eine n-Leitung aufweist.
Es wird Bezug genommen auf Fig. 15, der Source/Drainbereich 31 ist mit der Gatestruktur 7 durch einen Kontaktstopfen 33 verbunden. Der Source/Drainbereich 32 ist mit den Drainbereichen 11 und 14 durch Kontaktstopfen 34 bzw. 35 verbunden. Es wird Bezug auf Fig. 16 genommen, der Kontaktstopfen 33 weist ein Kontaktloch 36 auf, das in dem Zwischenschichtisolierfilm 40 zwischen dem Boden des Source/Drainbereiches 31 und der Oberseite der Gatestruktur 7 gebildet ist, und einen Metallstopfen 37, der das Kontaktloch 36 füllt. Es wird Bezug genommen auf Fig. 17, der Kontaktstopfen 34 weist ein Kontaktloch 41, das in dem Zwischenschichtisolierfilm 40 zwischen dem Boden des Source/Drainbereiches 32 und der Oberseite des Drainbereiches 11 gebildet ist, und einen Metallstopfen 42, der das Kontaktloch 41 füllt, auf. Der Kontaktstopfen 35 weist ein Kontakloch 43, das in dem Zwischenschichtisolierfilm 40 zwischen dem Boden des Source/Drainbereiches 32 und der Oberseite des Drainbereiches 14 gebildet ist, und einen Metallstopfen 44, der das Kontaktloch 43 füllt, auf.
Wie oben gezeigt wurde, ist gemäß der Halbleiterspeichervorrichtung der siebenten Ausführungsform der Widerstandsaddiertransistor auf dem Zwischenschichtisolierfilm 40 gebildet, was Zunahme der Chipfläche im Vergleich mit einer Struktur unterdrückt, bei der der Widerstandsaddiertransistor auf dem Siliziumsubstrat 24 zusammen mit den MOS-Transistoren Q1 bis Q6 gebildet ist.
Fig. 18 ist eine Draufsicht, die schematisch die Struktur einer SRAM-Speicherzelle gemäß einer ersten Variation der siebenten Ausführungsform zeigt. Fig. 19 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 18 gezeigten Segmentes X5-X5 genommen ist, und Fig. 20 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 18 gezeigten Segmentes X6-X6 genommen ist. Wie in Fig. 19 und 20 gezeigt ist, ist ein Zwischenschichtisolierfilm 60, der aus einem Siliziumoxidfilm zusammengesetzt ist, auf dem Siliziumsubstrat 24 und dem Elementisolationsfilm 4 gebildet, und ein Zwischenschichtisolierfilm 63 eines Siliziumoxidfilmes ist auf dem Zwischenschichtisolierfilm 60 gebildet. Der NMOS-Transistor Q12 ist ein Dünnfilmtransistor, der auf dem Zwischenschichtisolierfilm 60 gebildet ist.
Es wird Bezug genommen auf Fig. 18 bis 20, der NMOS-Transistor Q12 weist einen Kanalbereich 61 und ein Paar von Source/Drainbereichen 51 und 52, die auf den Seiten des Kanalbereiches 61 gebildet sind, auf. Der Kanalbereich 61 und die Source/Drainbereiche 51 und 52 sind alle auf dem Zwischenschichtisolierfilm 60 gebildet. Der NMOS-Transistor Q12 weist eine Gateelektrode 50 auf, die über dem Kanalbereich 61 gebildet ist, wobei ein Gateisolierfilm 62 dazwischen eingefügt ist. Die Source/Drainbereiche 51 und 52 sind vom n⁺ -Leitungstyp, und der Kanalbereich 61 ist vom p-Leitungstyp. Es sei jedoch angemerkt, daß der Kanalbereich vom n-Leitungstyp in dem in den Fig. 10 und 12 gezeigten NMOS-Transistor Q9 und in dem Fig. 13 gezeigten NMOS-Transistor Q11 ist.
Es wird Bezug genommen auf Fig. 18, der Source/Drainbereich 51 ist mit der Gatestruktur 7 durch Kontaktstopfen 54 und 55 und einer Metallzwischenverbindung 53 verbunden, die aus Aluminium zusammengesetzt ist. Der Source/Drainbereich 52 ist mit dem Drainbereich 11 durch Kontaktstopfen 57 und 58 und eine Metallzwischenverbindung 56 verbunden. Der Source/Drainbereich 52 ist auch mit dem Drainbereich 14 durch die Kontaktstopfen 57 und 59 und die Metallzwischenverbindung 56 verbunden.
Es wird Bezug genommen auf Fig. 19, der Kontaktstopfen 55 weist ein in dem Zwischenschichtisolierfilm 63 zwischen der Oberseite des Source/Drainbereiches 51 und dem Boden der Metallzwischenverbindung 53 gebildetes Kontaktloch 64 und einen das Kontaktloch 64 füllenden Metallstopfen 65 auf. Der Kontaktstopfen 57 weist ein in dem Zwischenschichtisolierfilm 63 zwischen der Oberseite des Source/Drainbereichen 52 und dem Boden der Metallzwischenverbindung 56 gebildetes Kontaktloch 66 und einen das Kontaktloch 66 ausfüllenden Metallstopfen 67 auf. Der Kontaktstopfen 54 weist ein in den Zwischenschichtisolierfilmen 60 und 63 zwischen der Oberseite der Gatestruktur 7 und dem Boden der Metallzwischenverbindung 53 gebildetes Kontaktloch 68 und einen das Kontaktloch 68 füllenden Metallstopfen 69 auf.
Es wird Bezug genommen auf Fig. 20, der Kontaktstopfen 57 weist ein in dem Zwischenschichtisolierfilm 63 zwischen der Oberseite des Source/Drainbereiches 52 und dem Boden der Metallzwischenverbindung 56 gebildetes Kontaktloch 70 und einen das Kontaktloch 70 füllenden Metallstopfen 71 auf. Der Kontaktstopfen 58 weist ein in den Zwischenschichtisolierfilmen 60 und 63 zwischen dem Boden der Metallzwischenverbindung 56 und der Oberseite des Drainbereiches 11 gebildetes Kontaktloch 72 und einen das Kontaktloch 72 füllenden Metallstopfen 73 auf. Der Kontaktstopfen 59 weist ein in den Zwischenschichtisolierfilmen 60 und 63 zwischen dem Boden und der Metallzwischenverbindung 56 und der Oberseite des Drainbereiches 14 gebildetes Kontaktloch 74 und einen das Kontaktloch 74 füllenden Metallstopfen 75 auf.
Fig. 21 ist eine Draufsicht, die schematisch die Struktur einer SRAM-Speicherzelle gemäß einer zweiten Variation der siebenten Ausführungsform zeigt. Fig. 22 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 21 gezeigten Segmentes X7-X7 genommen ist, und Fig. 23 ist ein Querschnitt, der die Schnittstruktur zeigt, die entlang des in Fig. 21 gezeigten Segmentes X8-X8 genommen ist. Wie in Fig. 22 und 23 gezeigt ist, ist ein aus einem Siliziumoxidfilm zusammengesetzter Zwischenschichtisolierfilm 85 auf dem Siliziumsubstrat 24 und dem Elementisolierfilm 4 gebildet, und ein Zwischenschichtisolierfilm 88 aus einem Siliziumoxidfilm ist auf dem Zwischenschichtisolierfilm 85 gebildet. Der NMOS-Transistor Q12 ist ein Dünnfilmtransistor, der auf dem Zwischenschichtisolierfilm 85 gebildet ist.
Es wird Bezug genommen auf Fig. 21 bis 23, der NMOS-Transistor Q12 weist einen Kanalbereich 86 und ein Paar von Source/Drainbereichen 80 und 81 auf, die auf den Seiten des Kanalbereiches 86 gebildet sind. Der Kanalbereich 86 und die Source/Drainbereiche 80 und 81 sind alle auf dem Zwischenschichtisolierfilm 85 gebildet. Der NMOS-Transistor Q12 weist eine Gateelektrode 50 auf, die über dem Kanalbereich 86 gebildet ist, wobei ein Gateisolierfilm 87 dazwischen eingefügt ist. Die Source/Drainbereiche 80 und 81 sind vom n⁺ -Leitungstyp, und der Kanalbereich 86 ist vom p-Leitungstyp. Es sei jedoch angemerkt, daß der Kanalbereich 86 in dem in Fig. 10 und 12 gezeigten NMOS-Transistor Q9 und in dem in Fig. 13 gezeigten NMOS-Transistor Q11 vom n-Leitungstyp ist.
Es wird Bezug genommen auf Fig. 21, der Source/Drainbereich 80 ist mit der Gatestruktur 7 durch einen Kontaktstopfen 82 verbunden. Der Source/Drainbereich 81 ist mit den Drainbereichen 11 und 14 durch einen Kontaktstopfen 83 bzw. 84 verbunden.
Es wird Bezug genommen auf Fig. 22, der Kontaktstopfen 82 weist ein in den Zwischenschichtisolierfilmen 85 und 88 zwischen der Oberseite der Gatestruktur 7 und dem Boden der Metallzwischenverbindung 91 gebildetes Kontakloch 89 und einen das Kontaktloch 89 füllenden Metallstopfen 90 auf. Das Kontaktloch 89 legt das Ende des Source/Drainbereiches 80 auf der Seiten gegenüber dem Kanalbereich 86 frei.
Es wird Bezug genommen auf Fig. 23, der Kontaktstopfen 83 weist ein in den Zwischenschichtisolierfilmen 85 und 88 zwischen der Oberseite des Drainbereiches 11 und dem Boden der Metallzwischenverbindung 94 gebildetes Kontaktloch 92 und einen das Kontaktloch 92 füllenden Metallstopfen 93 auf. Das Kontaktloch 92 legt ein Ende des Source/Drainbereiches 81 frei. Der Kontaktstopfen 84 weist ein in den Zwischenschichtisolierfilmen 85 und 88 zwischen der Oberseite des Drainbereiches 14 und dem Boden der Metallzwischenverbindung 97 gebildetes Kontaktloch 95 und einen das Kontaktloch 95füllenden Metallstopfen 96 auf. Das Kontaktloch 95 legt das andere Ende Source/Drainbereichs 81 frei.
Die Halbleiterspeichervorrichtungen der ersten und der zweiten Variation der siebenten Ausführungsform sehen die gleichen Effekte wie die in Fig. 15 bis 17 gezeigten Halbleiterspeichervorrichtungen vor.

Claims

1. Halbleiterspeichervorrichtung mit:
einer statischen Direktzugriffsspeicherzelle, die einen ersten Treibertransistor (Q4), ein erstes Lastelement (Q5) und einen ersten Zugriffstransistor (Q6), die miteinander durch einen ersten Speicherknoten (ND2) verbunden sind,
und einen zweiten Treibertransistor (Q1), ein zweites Lastelement (Q2) und einen zweiten Zugriffstransistor (Q3), die miteinander durch einen zweiten Speicherknoten (ND1) verbunden sind, aufweist,
wobei der erst Treibertransistor (Q4) eine mit dem zweiten Speicherknoten (ND1) verbundene erste Gateelektrode (12) aufweist und
der zweite Treibertransistor (Q1) eine mit dem ersten Speicherknoten (ND2) verbundene zweite Gateelektrode (7) aufweist;
wobei die Halbleiterspeichervorrichtung einen ersten Schutzfilm (18) aufweist, der zum Bedecken der ersten Gateelektrode (12) gebildet ist;
worin ein Teil der ersten Gateelektrode (12), der nicht von dem ersten Schutzfilm (18) bedeckt ist, eine Struktur aufweist, bei der eine erste Halbleiterschicht (21) und eine erste Metallhalbleitermischschicht (22) in dieser Reihenfolge auf einem ersten Gateisolierfilm (20) gestapelt sind; und ein Teil (19) der ersten Gateelektrode (12), der von dem ersten Schutzfilm (18) bedeckt ist, eine Struktur aufweist, bei der die erste Halbleiterschicht (21) auf dem ersten Gateisolierfilm (20) gebildet ist und die erste Metallhalbleitermischschicht (22) nicht auf der ersten Halbleiterschicht (21) gebildet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, mit einem zweiten Schutzfilm (26), der zum Bedecken eines Teiles der zweiten Gateelektrode (7) gebildet ist;
worin ein Teil der zweiten Gateelektrode (7), der nicht von dem zweiten Schutzfilm (26) bedeckt ist, eine Struktur aufweist, bei der eine zweite Halbleiterschicht und eine zweite Metallhalbleitermischschicht in dieser Reihenfolge auf einem zweiten Gateisolierfilm gestapelt sind; und
der Teil (27) der zweiten Gateelektrode (7), der von dem zweiten Schutzfilm (26) bedeckt ist, eine Struktur aufweist, bei der die zweite Halbleiterschicht auf dem zweiten Gateisolierfilm gebildet ist und die zweite Metallhalbleitermischschicht nicht auf der zweiten Halbleiterschicht gebildet ist.

3. Halbleiterspeichervorrichtung mit:
einer statischen Direktzugriffspeicherzelle, die einen ersten Treibertransistor (Q4), ein erstes Lastelement (Q5) und einen ersten Zugriffstransistor (Q6), die miteinander durch einen ersten Speicherknoten (ND2) verbunden sind, und
einen zweiten Treibertransistor (Q1), ein zweites Lastelement (Q2) und einen zweiten Zugriffstransistor (Q3), die miteinander durch einen zweiten Speicherknoten (ND1) verbunden sind, aufweist,
wobei der erste Treibertransistor (Q4) eine mit dem zweiten Speicherknoten (ND1) verbundene erste Gateelektrode aufweist, der zweite Treibertransistor (Q1) eine mit dem ersten Speicherknoten (ND2) verbundenen zweite Gateelektrode aufweist;
wobei die Halbleiterspeichervorrichtung einen ersten Widerstandsaddiertransistor (Q7-Q11) aufweist, der einen ersten Dotierstoff enthaltenden Bereich, der mit der ersten Gateelektrode verbunden ist, und einen zweiten Dotierstoff enthaltenden Bereich, der mit dem zweiten Speicherknoten (ND1) verbunden ist, aufweist;
worin die erste Gateelektrode mit dem zweiten Speicherknoten (ND1) durch den ersten Widerstandsaddiertransistor (Q7-Q11) verbunden ist.

4. Halbleiterspeichervorrichtung nach Anspruch 3,
mit einer Stromversorgung (1), die mit dem ersten und dem zweiten Lastelement (Q5, Q2) verbunden ist, zum Liefern eines Stromversorgungspotentiales (Vdd),
worin der erste Widerstandsaddiertransistor ein NMOS-Transistor (Q7) ist, und
der erste Widerstandsaddiertransistor eine Gateelektrode aufweist, die mit der Stromversorgung (1) verbunden ist.

5. Halbleiterspeichervorrichtung nach Anspruch 3,
mit einer Stromversorgung (2), die mit dem ersten und dem zweiten Treibertransistor (Q4, Q1) verbunden ist, zum Liefern eines Massepotentiales,
worin der erste Widerstandsaddiertransistor ein PMOS-Transistor (Q8) ist, und
der erste Widerstandsaddiertransistor (Q8) eine Gateelektrode aufweist, die mit der zweiten Stromversorgung (2) verbunden ist.

6. Halbleiterspeichervorrichtung nach Anspruch 3, mit:
einer ersten Stromversorgung (1), die mit dem ersten und dem zweiten Lastelement (Q5, Q2) verbunden ist, zum Liefern eines ersten Stromversorgungspotentiales (Vdd); und
einer zweiten Stromversorgung (2), die mit dem ersten und dem zweiten Treibertransistor (Q4, Q1) verbunden ist, zum liefern eines Massepotentiales;
worin der erste Widerstandsaddiertransistor einen NMOS-Transistor (Q7), dessen Gateelektrode mit der ersten Stromversorgung (1) verbunden ist, und einen PMOS-Transistor (Q8) dessen Gate mit der zweiten Stromversorgung (2) verbunden ist, aufweist.

7. Halbleiterspeichervorrichtung nach Anspruch 3, bei der der Widerstandsaddiertransistor (Q9, Q10) einen Kanalbereich mit dem gleichen Leitungstyp wie der des ersten und zweiten Dotierstoff enthaltenden Bereiches aufweist, und der erste Widerstandsaddiertransistor (Q9, Q10) eine Gateelektrode aufweist, die mit dem ersten oder zweiten Dotierstoff enthaltenden Bereich verbunden ist.

8. Halbleiterspeichervorrichtung nach Anspruch 3, bei der der erste Widerstandsaddiertransistor (Q9, Q10) eine niedrigeren Absolutwert der Schwellenspannung als der erste und der zweite Treibertransistor (Q4, Q1) aufweist und der erste Widerstandsaddiertransistor (Q9, Q10) eine Gateelektrode aufweist, die mit dem ersten oder zweiten Dotierstoff enthaltenden Bereich verbunden ist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 8, mit einer Mehrzahl von den ersten Widerstandsaddiertransistoren.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 9,
mit einer Wortleitung (WL), die mit den Gateelektroden des ersten und des zweiten Zugriffstransistors (Q6, Q3) verbunden ist,
worin der erste Widerstandsaddiertransistor ein NMOS-Transistor (Q11) ist und
der erste Widerstandsaddiertransistor (Q11) eine Gateelektrode aufweist, die mit der Wortleitung (WL) verbunden ist.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 10, mit:
einem zweiten Widerstandsaddiertransistor (Q12) mit einem dritten Dotierstoff enthaltenden Bereich (31), der mit der zweiten Gateelektrode (7) verbunden ist; und
einem vierten Dotierstoff enthaltenden Bereich (32), der mit dem ersten Speicherknoten (ND2) verbunden ist;
worin die zweite Gateelektrode (7) mit dem ersten Speicherknoten (ND2) durch den zweiten Widerstandsaddiertransistor (Q12) verbunden ist.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 11, mit:
einem Halbleitersubstrat (24) und einem Zwischenschichtisolierfilm (40), der auf einer Hauptoberfläche des Halbleitersubstrates (24) gebildet ist,
worin die erste Gateelektrode (12) auf der Hauptoberfläche des Halbleitersubstrates (24) gebildet ist, wobei ein Gateisolierfilm (20) dazwischen vorgesehen ist,
der zweite Speicherknoten (ND1) in der Hauptoberfläche des Halbleitersubstrates (24) gebildet ist und
der zweite Widerstandsaddiertransistor (Q12) ein Dünnfilmtransistor ist, der auf dem Zwischenschichtisolierfilm (40) gebildet ist.