JPH05235301A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH05235301A JPH05235301A JP4038093A JP3809392A JPH05235301A JP H05235301 A JPH05235301 A JP H05235301A JP 4038093 A JP4038093 A JP 4038093A JP 3809392 A JP3809392 A JP 3809392A JP H05235301 A JPH05235301 A JP H05235301A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 95
- 229920005591 polysilicon Polymers 0.000 claims abstract description 69
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 abstract description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 13
- 239000010408 film Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 206010034133 Pathogen resistance Diseases 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】パターン形状の制約や、ポリシリコンをゲート
以外の他の用途に利用する場合の制約もなく、ソフトエ
ラーを低減することができる半導体メモリセルを提供す
る。 【構成】ポリシリコン配線を負荷トランジスタのゲート
電極として一部使用する半導体メモリセルにおいて、上
記ポリシリコン配線、及び該ポリシリコン配線とシリコ
ン基板とのコンタクトのためのコンタクトホール内の埋
め込みポリシリコンのいずれかの所定位置に高抵抗部を
配設する。
以外の他の用途に利用する場合の制約もなく、ソフトエ
ラーを低減することができる半導体メモリセルを提供す
る。 【構成】ポリシリコン配線を負荷トランジスタのゲート
電極として一部使用する半導体メモリセルにおいて、上
記ポリシリコン配線、及び該ポリシリコン配線とシリコ
ン基板とのコンタクトのためのコンタクトホール内の埋
め込みポリシリコンのいずれかの所定位置に高抵抗部を
配設する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリセルに係
り、特にソフトエラー耐性を高めたＴＦＴ（薄膜トラン
ジスタ）負荷型ＳＲＡＭ（Static RAM）メモリセル構造
に関するものである。
り、特にソフトエラー耐性を高めたＴＦＴ（薄膜トラン
ジスタ）負荷型ＳＲＡＭ（Static RAM）メモリセル構造
に関するものである。
【０００２】
【従来の技術】従来、ＳＲＡＭメモリセルのソフトエラ
ー対策は、主に記憶ノード容量を増加させることによっ
て行ってきた。しかしながら、微細化によりメモリセル
面積がより縮小されてゆくと記憶ノード容量を増加する
ことは困難となる。
ー対策は、主に記憶ノード容量を増加させることによっ
て行ってきた。しかしながら、微細化によりメモリセル
面積がより縮小されてゆくと記憶ノード容量を増加する
ことは困難となる。
【０００３】上記問題を解決すべく、１９９１年電子情
報通信学会秋季大会において「ポリＰＭＯＳ負荷型メモ
リセルのソフトエラー耐性向上手法」のタイトルの技術
（Ｃ−４２７，日立製作所）が報告された。
報通信学会秋季大会において「ポリＰＭＯＳ負荷型メモ
リセルのソフトエラー耐性向上手法」のタイトルの技術
（Ｃ−４２７，日立製作所）が報告された。
【０００４】その技術は、ポリＰＭＯＳ負荷型メモリセ
ルにおいて記憶ノードとポリＰＭＯＳトランジスタゲー
ト電極間に抵抗を設け、またポリＰＭＯＳトランジスタ
ゲート電極間に容量を設けることによってソフトエラー
耐性を向上させるものである。
ルにおいて記憶ノードとポリＰＭＯＳトランジスタゲー
ト電極間に抵抗を設け、またポリＰＭＯＳトランジスタ
ゲート電極間に容量を設けることによってソフトエラー
耐性を向上させるものである。
【０００５】すなわち、図１１に示したＰＭＯＳ負荷型
メモリセルで交差抵抗Ｒ1，Ｒ2及び容量Ｃｐが設けられ
ている。図１１に示したメモリセルは図１２に示した構
造で実現される。
メモリセルで交差抵抗Ｒ1，Ｒ2及び容量Ｃｐが設けられ
ている。図１１に示したメモリセルは図１２に示した構
造で実現される。
【０００６】すなわち、図１１でインバータを構成する
駆動（ドライバー）トランジスタＱ 3，Ｑ4及び転送（ト
ランスファー）トランジスタゲート電極Ｑ1，Ｑ2は第１
層ポリシリコン１、接地配線及びパッド部は第２層ポリ
シリコン２、ＰＭＯＳトランジスタＱ5，Ｑ6のゲート電
極は第３層ポリシリコン３、ドレイン、ソース電極及び
チャネル部は第４層ポリシリコン膜４で構成されてい
る。上述した交差抵抗Ｒ 1，Ｒ2は第３層ポリシリコン３
への不純物のイオン注入量をコントロールしてポリシリ
コンのシート抵抗を１０〜１００ＫΩに高くすることに
よって得られる。
駆動（ドライバー）トランジスタＱ 3，Ｑ4及び転送（ト
ランスファー）トランジスタゲート電極Ｑ1，Ｑ2は第１
層ポリシリコン１、接地配線及びパッド部は第２層ポリ
シリコン２、ＰＭＯＳトランジスタＱ5，Ｑ6のゲート電
極は第３層ポリシリコン３、ドレイン、ソース電極及び
チャネル部は第４層ポリシリコン膜４で構成されてい
る。上述した交差抵抗Ｒ 1，Ｒ2は第３層ポリシリコン３
への不純物のイオン注入量をコントロールしてポリシリ
コンのシート抵抗を１０〜１００ＫΩに高くすることに
よって得られる。
【０００７】
【発明が解決しようとする課題】上記の如き、ＳＲＡＭ
メモリセルを構成する２つのインバータパターンは、メ
モリセルの面積の縮小化に非対称形が有利との理由か
ら、形状を相異させているためそれぞれのパターンの抵
抗値が異なる問題があった。またその抵抗値はシート抵
抗の調整だけでは困難であった。
メモリセルを構成する２つのインバータパターンは、メ
モリセルの面積の縮小化に非対称形が有利との理由か
ら、形状を相異させているためそれぞれのパターンの抵
抗値が異なる問題があった。またその抵抗値はシート抵
抗の調整だけでは困難であった。
【０００８】更に、第３層ポリシリコン３をＴＦＴ（Ｐ
ＭＯＳ薄膜トランジスタ）のゲート以外の用途、例えば
電源配線やアース線用の補助配線に用いた場合、抵抗値
が高過ぎる問題があった。
ＭＯＳ薄膜トランジスタ）のゲート以外の用途、例えば
電源配線やアース線用の補助配線に用いた場合、抵抗値
が高過ぎる問題があった。
【０００９】そこで本発明は、上記問題を鑑み、パター
ン形状の制約や第３層ポリシリコンゲート以外の他の用
途に利用する場合の制約もなく、ソフトエラーを低減す
ることができる半導体メモリセルを提供することを目的
とする。
ン形状の制約や第３層ポリシリコンゲート以外の他の用
途に利用する場合の制約もなく、ソフトエラーを低減す
ることができる半導体メモリセルを提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記課題は本発明によれ
ば、ポリシリコン配線を負荷トランジスタのゲート電極
として一部使用する半導体メモリセルにおいて、前記ポ
リシリコン配線、及び該ポリシリコン配線とシリコン基
板とのコンタクトのためのコンタクトホール内の埋め込
みポリシリコンのいずれかの所定位置に高抵抗部を配設
してなることを特徴とする半導体メモリセル。更に、前
記埋め込みポリシリコン内には不純物が導入されておら
ず、一方前記ポリシリコン内には不純物が導入されてい
ることを特徴とする請求項１記載の半導体メモリセルに
よって解決される。
ば、ポリシリコン配線を負荷トランジスタのゲート電極
として一部使用する半導体メモリセルにおいて、前記ポ
リシリコン配線、及び該ポリシリコン配線とシリコン基
板とのコンタクトのためのコンタクトホール内の埋め込
みポリシリコンのいずれかの所定位置に高抵抗部を配設
してなることを特徴とする半導体メモリセル。更に、前
記埋め込みポリシリコン内には不純物が導入されておら
ず、一方前記ポリシリコン内には不純物が導入されてい
ることを特徴とする請求項１記載の半導体メモリセルに
よって解決される。
【００１１】また上記課題は本発明によれば、ポリシリ
コン配線をＰＭＯＳ負荷トランジスタのゲート電極とし
て一部使用する半導体メモリセルにおいて、前記負荷ト
ランジスタのゲート電極と、記憶ノードとなる前記ポリ
シリコン配線がＰＮ接合を構成してなることを特徴とす
る半導体メモリセルによって解決される。
コン配線をＰＭＯＳ負荷トランジスタのゲート電極とし
て一部使用する半導体メモリセルにおいて、前記負荷ト
ランジスタのゲート電極と、記憶ノードとなる前記ポリ
シリコン配線がＰＮ接合を構成してなることを特徴とす
る半導体メモリセルによって解決される。
【００１２】更に上記課題は本発明によれば、１対の転
送トランジスタと、１対のインバータとしての駆動トラ
ンジスタと、１対の負荷トランジスタを有するＳＲＡＭ
メモリセル回路において、前記１対の負荷トランジスタ
と前記１対のインバータの出力ノード間にダイオードを
有してなることを特徴とするＳＲＡＭメモリセル回路に
よって解決される。
送トランジスタと、１対のインバータとしての駆動トラ
ンジスタと、１対の負荷トランジスタを有するＳＲＡＭ
メモリセル回路において、前記１対の負荷トランジスタ
と前記１対のインバータの出力ノード間にダイオードを
有してなることを特徴とするＳＲＡＭメモリセル回路に
よって解決される。
【００１３】
【作用】本発明によれば、半導体メモリセル、特に負荷
トランジスタを有するＳＲＡＭメモリセルにおいて、上
記負荷トランジスタのゲート電極として一部使用する第
３層ポリシリコン配線、及びその配線とのコンタクトの
ためのコンタクトホール内の埋め込みポリシリコンのい
ずれかの所定位置に高抵抗部が配設されているため、以
下に述べる様に、ソフトエラーが発生しにくくなる。
トランジスタを有するＳＲＡＭメモリセルにおいて、上
記負荷トランジスタのゲート電極として一部使用する第
３層ポリシリコン配線、及びその配線とのコンタクトの
ためのコンタクトホール内の埋め込みポリシリコンのい
ずれかの所定位置に高抵抗部が配設されているため、以
下に述べる様に、ソフトエラーが発生しにくくなる。
【００１４】すなわち従来型セルでは記憶ノードの電位
がほぼ瞬時に反対側の負荷トランジスタ（ＴＦＴ）のゲ
ート電極に伝搬する。
がほぼ瞬時に反対側の負荷トランジスタ（ＴＦＴ）のゲ
ート電極に伝搬する。
【００１５】α線がメモリセルに入射してノード電位が
下降すると同時にＴＦＴのゲート電圧も下降するので負
荷ＴＦＴはＯＮ状態となり、２つの記憶ノードは同等に
比較的早い速度で電位が上昇する。
下降すると同時にＴＦＴのゲート電圧も下降するので負
荷ＴＦＴはＯＮ状態となり、２つの記憶ノードは同等に
比較的早い速度で電位が上昇する。
【００１６】当初、ノード（Node）１が“Ｈｉｇｈ”、
一方ノード（Node）２が“Ｌｏｗ”を保持しており、Ｔ
ＦＴの特性バラツキによりＱ2のＯＮ電流の方がＱ1より
大きい場合、ノード２の電位の方がノード１より先にイ
ンバータの論理スレッショルドに達して“Ｈｉｇｈ”と
なり当初のデータを変えてしまっていたが（図５）、図
１、図２に示したメモリセル構造ではＴＦＴのゲート
と、駆動トランジスタのゲート及びＮ+拡散層との間に
設けた高抵抗Ｒ1〜Ｒ4より負荷トランジスタＱ5，Ｑ6の
ゲート電圧（Ｖｇ）の下降速度が図４（ａ）に示すよう
に遅くなっている。従って、ドレイン電流Ｉｄは、図４
（ｂ）のようにＱ5＞Ｑ6となりノード１の電位の上昇速
度はノード２より早い。従って、本実施例ではノード１
が“Ｈｉｇｈ”の状態を保持することができ、ソフトエ
ラーを防止する。
一方ノード（Node）２が“Ｌｏｗ”を保持しており、Ｔ
ＦＴの特性バラツキによりＱ2のＯＮ電流の方がＱ1より
大きい場合、ノード２の電位の方がノード１より先にイ
ンバータの論理スレッショルドに達して“Ｈｉｇｈ”と
なり当初のデータを変えてしまっていたが（図５）、図
１、図２に示したメモリセル構造ではＴＦＴのゲート
と、駆動トランジスタのゲート及びＮ+拡散層との間に
設けた高抵抗Ｒ1〜Ｒ4より負荷トランジスタＱ5，Ｑ6の
ゲート電圧（Ｖｇ）の下降速度が図４（ａ）に示すよう
に遅くなっている。従って、ドレイン電流Ｉｄは、図４
（ｂ）のようにＱ5＞Ｑ6となりノード１の電位の上昇速
度はノード２より早い。従って、本実施例ではノード１
が“Ｈｉｇｈ”の状態を保持することができ、ソフトエ
ラーを防止する。
【００１７】本発明では、前記埋め込みポリシリコン内
には不純物が導入されておらず、一方前記第３層ポリシ
リコン内には不純物が導入されるようにして抵抗部を設
けることができる。
には不純物が導入されておらず、一方前記第３層ポリシ
リコン内には不純物が導入されるようにして抵抗部を設
けることができる。
【００１８】また本発明では、前記埋め込みポリシリコ
ン内には、前記第３層ポリシリコン内への不純物導入量
より少ない量の同一不純物が導入されている構造により
高抵抗部を設けることができる。
ン内には、前記第３層ポリシリコン内への不純物導入量
より少ない量の同一不純物が導入されている構造により
高抵抗部を設けることができる。
【００１９】更に、本発明では前記負荷トランジスタの
ゲート電極と記憶ノードとなる前記第３層ポリシリコン
配線部との間の少なくとも一部には不純物が導入されて
おらず、一方それ以外の第３層ポリシリコン配線部には
不純物が導入されていることにより高抵抗部が設けられ
る。
ゲート電極と記憶ノードとなる前記第３層ポリシリコン
配線部との間の少なくとも一部には不純物が導入されて
おらず、一方それ以外の第３層ポリシリコン配線部には
不純物が導入されていることにより高抵抗部が設けられ
る。
【００２０】更に、本発明によれば半導体メモリセル、
特に負荷トランジスタを有するＳＲＡＭメモリセルにお
いて、上記負荷トランジスタのゲート電極と、記憶ノー
ドとなる第３層ポリシリコン配線がＰＮ接合を構成して
しかも図８に示したように、ＰＮ接合で構成された逆方
向ダイオードＤ5，Ｄ6を組み込んだ回路となっているた
め負荷トランジスタＱ5とＱ6のゲート電位の下降速度を
遅らせることが可能となる。
特に負荷トランジスタを有するＳＲＡＭメモリセルにお
いて、上記負荷トランジスタのゲート電極と、記憶ノー
ドとなる第３層ポリシリコン配線がＰＮ接合を構成して
しかも図８に示したように、ＰＮ接合で構成された逆方
向ダイオードＤ5，Ｄ6を組み込んだ回路となっているた
め負荷トランジスタＱ5とＱ6のゲート電位の下降速度を
遅らせることが可能となる。
【００２１】本発明では前記ゲート電極と、シリコン基
板へのコンタクトのための埋め込みシリコンとでＰＮ接
合を構成するのが好ましい。
板へのコンタクトのための埋め込みシリコンとでＰＮ接
合を構成するのが好ましい。
【００２２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２３】図１は、本発明に係る第１実施例であるＰ
ＭＯＳ負荷型メモリセルの回路図であり、図２はそのメ
モリセルの要部断面図である。
ＭＯＳ負荷型メモリセルの回路図であり、図２はそのメ
モリセルの要部断面図である。
【００２４】図１のＰＭＯＳ負荷型メモリセル回路にお
いてＱ1，Ｑ2は転送トランジスタ、Ｑ3，Ｑ4はインバー
タを構成する駆動トランジスタ、Ｑ5，Ｑ6は負荷トラン
ジスタ（ＰＭＯＳ）、Ｒ1〜Ｒ4はＰＭＯＳのゲートと、
駆動トランジスタゲート及び記憶ノード（Node）との間
の埋め込みポリシリコンの抵抗である。
いてＱ1，Ｑ2は転送トランジスタ、Ｑ3，Ｑ4はインバー
タを構成する駆動トランジスタ、Ｑ5，Ｑ6は負荷トラン
ジスタ（ＰＭＯＳ）、Ｒ1〜Ｒ4はＰＭＯＳのゲートと、
駆動トランジスタゲート及び記憶ノード（Node）との間
の埋め込みポリシリコンの抵抗である。
【００２５】また図２のメモリセルの断面図に示すよう
に、第１層ポリサイド１１ａは駆動トランジスタＱ3，
Ｑ4と転送トランジスタのＱ1，Ｑ2のそれぞれゲート電
極、第２層ポリサイド１２ａは接地配線とパッド部、配
線としての第３層ポリシリコン１３ａはＰＭＯＳトラン
ジスタのゲート電極、第４層ポリシリコン１４ａはポリ
ＰＭＯＳトランジスタのチャネルをそれぞれ構成してい
る。
に、第１層ポリサイド１１ａは駆動トランジスタＱ3，
Ｑ4と転送トランジスタのＱ1，Ｑ2のそれぞれゲート電
極、第２層ポリサイド１２ａは接地配線とパッド部、配
線としての第３層ポリシリコン１３ａはＰＭＯＳトラン
ジスタのゲート電極、第４層ポリシリコン１４ａはポリ
ＰＭＯＳトランジスタのチャネルをそれぞれ構成してい
る。
【００２６】第３層ポリシリコン１３ａと第１層ポリサ
イド１１ａ及びＮ+拡散層１８との接続（コンタクト
部）には埋め込みポリシリコン１６が用いられており、
このコンタクト部には不純物が導入されておらず高抵抗
部となっている。
イド１１ａ及びＮ+拡散層１８との接続（コンタクト
部）には埋め込みポリシリコン１６が用いられており、
このコンタクト部には不純物が導入されておらず高抵抗
部となっている。
【００２７】以下、図３により本発明のＰＭＯＳ負荷型
メモリセル（第１実施例）の第３層ポリシリコン形成に
関連する製造工程を説明する。
メモリセル（第１実施例）の第３層ポリシリコン形成に
関連する製造工程を説明する。
【００２８】まず、図３（ａ）に示すように、Ｎ+拡散
層１８、ＬＯＣＯＳ酸化膜２２を形成したシリコン（Ｓ
ｉ）基板（Ｐ−ウェル）２０上方に第３層ポリシリコン
用コンタクトホール２３を形成した後、特にコンタクト
部を希フッ酸（ＨＦ）で軽くエッチング（ライトエッチ
ング）し、図３（ｂ）に示すように減圧（ＬＰ）−ＣＶ
Ｄ法を用いて６５０℃の温度でポリシリコン（ｐｏｌｙ
−Ｓｉ）を厚さ５００ｎｍに堆積して、ｐｏｌｙ−Ｓｉ
膜２５を形成する。
層１８、ＬＯＣＯＳ酸化膜２２を形成したシリコン（Ｓ
ｉ）基板（Ｐ−ウェル）２０上方に第３層ポリシリコン
用コンタクトホール２３を形成した後、特にコンタクト
部を希フッ酸（ＨＦ）で軽くエッチング（ライトエッチ
ング）し、図３（ｂ）に示すように減圧（ＬＰ）−ＣＶ
Ｄ法を用いて６５０℃の温度でポリシリコン（ｐｏｌｙ
−Ｓｉ）を厚さ５００ｎｍに堆積して、ｐｏｌｙ−Ｓｉ
膜２５を形成する。
【００２９】次に図３（ｃ）に示すように、反応ガスと
してＳＦ6を用いたＲＩＥ（反応性イオンエッチング）
によりｐｏｌｙ−Ｓｉをエッチバックしてコンタクトホ
ール内にのみｐｏｌｙ−Ｓｉ膜２５を残す。コンタクト
ホール２３内に残したｐｏｌｙ−Ｓｉ膜２５には不純物
を導入せず、希フッ酸でライトエッチングした後、図３
（ｄ）に示すようにＬＰ−ＣＶＤ法を用いて、６１０℃
の温度で第３層ポリシリコン（ｐｏｌｙ−Ｓｉ）１３ａ
を厚さ１００ｎｍに堆積し、この第３層ｐｏｌｙ−Ｓｉ
１３ａをリソグラフィー及びＲＩＥ技術によりパターニ
ングする。その後、リンイオン（Ｐ+）を注入エネルギ
ー５０ＫｅＶ、ドーズ量１×１０15／ｃｍ2でイオン注
入した。なお、図３（ｃ）ではコンタクトホール２３内
に形成したｐｏｌｙ−Ｓｉ膜２５には不純物を導入しな
かったが、第３層ｐｏｌｙ−Ｓｉを電源配線として使用
する場合は必要とするコンタクトホールにのみイオン注
入を行う場合がある。
してＳＦ6を用いたＲＩＥ（反応性イオンエッチング）
によりｐｏｌｙ−Ｓｉをエッチバックしてコンタクトホ
ール内にのみｐｏｌｙ−Ｓｉ膜２５を残す。コンタクト
ホール２３内に残したｐｏｌｙ−Ｓｉ膜２５には不純物
を導入せず、希フッ酸でライトエッチングした後、図３
（ｄ）に示すようにＬＰ−ＣＶＤ法を用いて、６１０℃
の温度で第３層ポリシリコン（ｐｏｌｙ−Ｓｉ）１３ａ
を厚さ１００ｎｍに堆積し、この第３層ｐｏｌｙ−Ｓｉ
１３ａをリソグラフィー及びＲＩＥ技術によりパターニ
ングする。その後、リンイオン（Ｐ+）を注入エネルギ
ー５０ＫｅＶ、ドーズ量１×１０15／ｃｍ2でイオン注
入した。なお、図３（ｃ）ではコンタクトホール２３内
に形成したｐｏｌｙ−Ｓｉ膜２５には不純物を導入しな
かったが、第３層ｐｏｌｙ−Ｓｉを電源配線として使用
する場合は必要とするコンタクトホールにのみイオン注
入を行う場合がある。
【００３０】更に、第３層ｐｏｌｙ−Ｓｉの抵抗値を調
整する目的で図３（ｃ）の工程でコンタクトホール２３
内のｐｏｌｙ−Ｓｉ膜２５に１×１０12〜１×１０14／
ｃｍ 2のＰ+等をイオン注入することもできる。
整する目的で図３（ｃ）の工程でコンタクトホール２３
内のｐｏｌｙ−Ｓｉ膜２５に１×１０12〜１×１０14／
ｃｍ 2のＰ+等をイオン注入することもできる。
【００３１】本第１実施例では図２に示した埋め込みポ
リシリコン１６の形状が直径０．５μｍ、高さ２００ｎ
ｍとしたものでその部分の抵抗値は数十ｍΩであり、一
方ＴＦＴのゲート部分の寄生容量は数十ａＦであるので
時定数は数百ｐｓとなり、充分にソフトエラー耐性の効
果を有する。
リシリコン１６の形状が直径０．５μｍ、高さ２００ｎ
ｍとしたものでその部分の抵抗値は数十ｍΩであり、一
方ＴＦＴのゲート部分の寄生容量は数十ａＦであるので
時定数は数百ｐｓとなり、充分にソフトエラー耐性の効
果を有する。
【００３２】図６は、本発明に係る第２の実施例である
ＰＭＯＳ負荷型メモリセルの回路であり、図７はそのメ
モリセルの要部断面図である。
ＰＭＯＳ負荷型メモリセルの回路であり、図７はそのメ
モリセルの要部断面図である。
【００３３】図６のＰＭＯＳ負荷型メモリセル回路にお
いてＱ1，Ｑ2は転送トランジスタ、Ｑ2，Ｑ3は駆動トラ
ンジスタ、Ｑ5，Ｑ6は負荷トランジスタであり、抵抗Ｒ
1とＲ2はＰＭＯＳのゲートに直列に配列されている。
いてＱ1，Ｑ2は転送トランジスタ、Ｑ2，Ｑ3は駆動トラ
ンジスタ、Ｑ5，Ｑ6は負荷トランジスタであり、抵抗Ｒ
1とＲ2はＰＭＯＳのゲートに直列に配列されている。
【００３４】また図７のメモリセルの断面図に示すよう
に、第１層ポリサイド１１ｂは駆動トランジスタＱ3，
Ｑ4と転送トランジスタＱ1，Ｑ2のそれぞれゲート電
極、第２層ポリサイド１２ｂは接地配線とパッド部、配
線としての第３層ポリシリコン１３ｂはポリＰＭＯＳト
ランジスタのゲート電極、第４層ポリシリコン１４ｂは
ポリＰＭＯＳトランジスタのチャネル部である。
に、第１層ポリサイド１１ｂは駆動トランジスタＱ3，
Ｑ4と転送トランジスタＱ1，Ｑ2のそれぞれゲート電
極、第２層ポリサイド１２ｂは接地配線とパッド部、配
線としての第３層ポリシリコン１３ｂはポリＰＭＯＳト
ランジスタのゲート電極、第４層ポリシリコン１４ｂは
ポリＰＭＯＳトランジスタのチャネル部である。
【００３５】第３層ポリシリコン１３ｂにおいてＴＦＴ
のゲートの隣接部に非ドーズ領域が設けられており、そ
の領域が高抵抗部となっている。
のゲートの隣接部に非ドーズ領域が設けられており、そ
の領域が高抵抗部となっている。
【００３６】上記第２実施例のメモリセルの第３層ポリ
シリコン１３ｂはまず第１実施例で説明したと同様に第
３層ポリシリコンコンタクトホールを形成した後、希フ
ッ酸（ＨＦ）でライトエッチングし、ＬＰ−ＣＶＤ法を
用いて６１０℃で全面にｐｏｌｙ−Ｓｉを厚さ１００ｎ
ｍに堆積し、リソグラフィー、ドライエッチング工程を
経てパターニング形成される。
シリコン１３ｂはまず第１実施例で説明したと同様に第
３層ポリシリコンコンタクトホールを形成した後、希フ
ッ酸（ＨＦ）でライトエッチングし、ＬＰ−ＣＶＤ法を
用いて６１０℃で全面にｐｏｌｙ−Ｓｉを厚さ１００ｎ
ｍに堆積し、リソグラフィー、ドライエッチング工程を
経てパターニング形成される。
【００３７】そのようにして形成された第３層ｐｏｌｙ
−Ｓｉ１３ｂの非ドーズ領域にすべき領域上にのみレジ
スト膜パターン（図示せず）を形成し、上方からリンイ
オン（Ｐ+）を注入エネルギー５０ＫｅＶ、ドーズ量１
×１０15／ｃｍ2でイオン注入した。非ドーズ領域の幅
を０．５μｍとした。その場合、不純物非ドーズ領域の
抵抗値は１００ｍΩ程度となり、ＴＦＴのゲート部分と
この抵抗との間の寄生容量が数十ａＦであるので時定数
は数ｎｓとなり充分にソフトエラー耐性効果を有する。
−Ｓｉ１３ｂの非ドーズ領域にすべき領域上にのみレジ
スト膜パターン（図示せず）を形成し、上方からリンイ
オン（Ｐ+）を注入エネルギー５０ＫｅＶ、ドーズ量１
×１０15／ｃｍ2でイオン注入した。非ドーズ領域の幅
を０．５μｍとした。その場合、不純物非ドーズ領域の
抵抗値は１００ｍΩ程度となり、ＴＦＴのゲート部分と
この抵抗との間の寄生容量が数十ａＦであるので時定数
は数ｎｓとなり充分にソフトエラー耐性効果を有する。
【００３８】本第２実施例では非ドーズ領域の幅は０．
２μｍまで縮小可能であり、第３層ｐｏｌｙ−Ｓｉの不
純物ドーズ領域での不純物活性化の際、拡散長をコント
ロールして第３層ｐｏｌｙ−Ｓｉの抵抗値を調整する。
２μｍまで縮小可能であり、第３層ｐｏｌｙ−Ｓｉの不
純物ドーズ領域での不純物活性化の際、拡散長をコント
ロールして第３層ｐｏｌｙ−Ｓｉの抵抗値を調整する。
【００３９】また本第２実施例の非ドーズ領域に、ドー
ズ領域でのイオン注入量より少ない例えば１×１０12〜
１×１０14／ｃｍ2のＰ+あるいはＡｓ+のイオン注入を
行い、抵抗値を調整した構造も採ることができる。
ズ領域でのイオン注入量より少ない例えば１×１０12〜
１×１０14／ｃｍ2のＰ+あるいはＡｓ+のイオン注入を
行い、抵抗値を調整した構造も採ることができる。
【００４０】図８は、本発明に係る第３の実施例である
ＰＭＯＳ負荷型メモリセルの回路図であり、図９はその
メモリセルの要部断面図である。
ＰＭＯＳ負荷型メモリセルの回路図であり、図９はその
メモリセルの要部断面図である。
【００４１】図８のＰＭＯＳ負荷型メモリセル回路に示
すように、Ｑ1，Ｑ2は転送トランジスタ、Ｑ3，Ｑ4は駆
動トランジスタ、Ｑ5，Ｑ6は負荷トランジスタであり、
Ｄ1〜Ｄ6はＰＭＯＳ負荷トランジスタのゲート間駆動ト
ランジスタのゲート間及び他の一対のインバータ出力ノ
ード間にそれぞれダイオードが配設されている。
すように、Ｑ1，Ｑ2は転送トランジスタ、Ｑ3，Ｑ4は駆
動トランジスタ、Ｑ5，Ｑ6は負荷トランジスタであり、
Ｄ1〜Ｄ6はＰＭＯＳ負荷トランジスタのゲート間駆動ト
ランジスタのゲート間及び他の一対のインバータ出力ノ
ード間にそれぞれダイオードが配設されている。
【００４２】図９に示した第３実施例のメモリセル構造
は第３層ポリシリコン構造以外は図１に示した第１実施
例と同様である。
は第３層ポリシリコン構造以外は図１に示した第１実施
例と同様である。
【００４３】本第３実施例の第３層ｐｏｌｙ−Ｓｉには
Ｎ型である部分とＰ型である部分が配置される。図９に
示すように、Ｐ型領域（第３層ｐｏｌｙ−Ｓｉ（Ｐ）１
３ｄ）は第１層ポリサイド及び拡散層と接する１ヶ所に
設けられ、Ｎ型領域（第３層ｐｏｌｙ−Ｓｉ（Ｎ）１３
ｃ）はＴＦＴのゲートとなる部分に設けられている。こ
のようなＰ型領域とＮ型領域の接合によるダイオードが
図８に示したＤ1，Ｄ2，Ｄ5，及びＤ6のダイオードに対
応するものである。なお、図８のダイオードＤ 3，Ｄ4は
本来不要であるが構造上避けることができない。ただ
し、メモリセルの動作上不都合を生じない。
Ｎ型である部分とＰ型である部分が配置される。図９に
示すように、Ｐ型領域（第３層ｐｏｌｙ−Ｓｉ（Ｐ）１
３ｄ）は第１層ポリサイド及び拡散層と接する１ヶ所に
設けられ、Ｎ型領域（第３層ｐｏｌｙ−Ｓｉ（Ｎ）１３
ｃ）はＴＦＴのゲートとなる部分に設けられている。こ
のようなＰ型領域とＮ型領域の接合によるダイオードが
図８に示したＤ1，Ｄ2，Ｄ5，及びＤ6のダイオードに対
応するものである。なお、図８のダイオードＤ 3，Ｄ4は
本来不要であるが構造上避けることができない。ただ
し、メモリセルの動作上不都合を生じない。
【００４４】本構造を採用した場合、ダイオードＤ1と
Ｄ2，Ｄ5とＤ6の接続が逆方向であるため負荷トランジ
スタのＱ5とＱ6のゲート電位が図４で説明したと同様に
遅くなり、従ってドレイン電流ＩｄはＱ5＞Ｑ6となり、
ノード１の電位の上昇速度はノード２より早くノード１
が“Ｈｉｇｈ”に保持される。
Ｄ2，Ｄ5とＤ6の接続が逆方向であるため負荷トランジ
スタのＱ5とＱ6のゲート電位が図４で説明したと同様に
遅くなり、従ってドレイン電流ＩｄはＱ5＞Ｑ6となり、
ノード１の電位の上昇速度はノード２より早くノード１
が“Ｈｉｇｈ”に保持される。
【００４５】上記第３実施例のＰＭＯＳ負荷型メモリセ
ルの第３層ｐｏｌｙ−Ｓｉ用コンタクトホール形成後の
第３層ｐｏｌｙ−Ｓｉ形成に関するプロセスを図１０に
基づいて説明する。
ルの第３層ｐｏｌｙ−Ｓｉ用コンタクトホール形成後の
第３層ｐｏｌｙ−Ｓｉ形成に関するプロセスを図１０に
基づいて説明する。
【００４６】まず、希フッ酸（ＨＦ）でライトエッチン
グした後、図１０（ａ）に示すようにＬＰ−ＣＶＤ法を
用いて６５０℃の温度でｐｏｌｙ−Ｓｉ膜２５を厚さ５
００ｎｍに堆積した。次に図１０（ｂ）に示すようにＳ
Ｆ6を用いたＲＩＥにｐｏｌｙ−Ｓｉをエッチバックし
てコンタクトホール内にのみｐｏｌｙ−Ｓｉを残す。コ
ンタクトホール内に残したｐｏｌｙ−Ｓｉにボロンイオ
ン（Ｂ+）を注入エネルギー５０ＫｅＶ、ドーズ量１×
１０15／ｃｍ2でイオン注入して第３層ポリシリコン
（Ｐ）１３ｄを形成した。表面を再度希フッ酸でライト
エッチングを行った後、ＬＰ−ＣＶＤ法を用いて６１０
℃の温度で第３層ｐｏｌｙ−Ｓｉを厚さ１００ｎｍに堆
積し、パターニングすることによってｐｏｌｙ−Ｓｉ膜
を形成し、次にＴＦＴのゲートとなる部分にＮ型のＰ+
を注入エネルギー５０ＫｅＶ、ドーズ量１×１０15／ｃ
ｍ2でイオン注入して第３層ポリシリコン（Ｎ）１３ｃ
を形成し、それ以外の部分にＰ型のＢＦ2 +をイオン注入
エネルギー３０ＫｅＶ、ドーズ量１×１０15／ｃｍ2で
イオン注入して第３層ポリシリコン（Ｐ）１３ｃを形成
した（図９（ｃ））。このようにして本発明の第３実施
例のＰＮ接合（ダイオード）が形成される。
グした後、図１０（ａ）に示すようにＬＰ−ＣＶＤ法を
用いて６５０℃の温度でｐｏｌｙ−Ｓｉ膜２５を厚さ５
００ｎｍに堆積した。次に図１０（ｂ）に示すようにＳ
Ｆ6を用いたＲＩＥにｐｏｌｙ−Ｓｉをエッチバックし
てコンタクトホール内にのみｐｏｌｙ−Ｓｉを残す。コ
ンタクトホール内に残したｐｏｌｙ−Ｓｉにボロンイオ
ン（Ｂ+）を注入エネルギー５０ＫｅＶ、ドーズ量１×
１０15／ｃｍ2でイオン注入して第３層ポリシリコン
（Ｐ）１３ｄを形成した。表面を再度希フッ酸でライト
エッチングを行った後、ＬＰ−ＣＶＤ法を用いて６１０
℃の温度で第３層ｐｏｌｙ−Ｓｉを厚さ１００ｎｍに堆
積し、パターニングすることによってｐｏｌｙ−Ｓｉ膜
を形成し、次にＴＦＴのゲートとなる部分にＮ型のＰ+
を注入エネルギー５０ＫｅＶ、ドーズ量１×１０15／ｃ
ｍ2でイオン注入して第３層ポリシリコン（Ｎ）１３ｃ
を形成し、それ以外の部分にＰ型のＢＦ2 +をイオン注入
エネルギー３０ＫｅＶ、ドーズ量１×１０15／ｃｍ2で
イオン注入して第３層ポリシリコン（Ｐ）１３ｃを形成
した（図９（ｃ））。このようにして本発明の第３実施
例のＰＮ接合（ダイオード）が形成される。
【００４７】
【発明の効果】以上、説明したように本発明によれば、
負荷トランジスタＱ5，Ｑ6のゲート電位（Ｖｇ）の下降
速度が遅くなりドレイン電流（Ｉｄ）がノードのＨｉｇ
ｈ側で大となり、ノード１が“Ｈｉｇｈ”に保持されソ
フトエラー低減が可能となる。しかも本発明では所定域
に所定量の抵抗を設けているためパターン形状の制約を
受けない。
負荷トランジスタＱ5，Ｑ6のゲート電位（Ｖｇ）の下降
速度が遅くなりドレイン電流（Ｉｄ）がノードのＨｉｇ
ｈ側で大となり、ノード１が“Ｈｉｇｈ”に保持されソ
フトエラー低減が可能となる。しかも本発明では所定域
に所定量の抵抗を設けているためパターン形状の制約を
受けない。
【図１】本発明の第１実施例のＰＭＯＳ負荷型メモリセ
ル回路図である。
ル回路図である。
【図２】図１のメモリセル（第１実施例）の要部概略断
面図である。
面図である。
【図３】第１実施例製造工程断面図である。
【図４】本発明に係る２つの負荷ＭＯＳトランジスタの
ゲート電圧とドレイン電流の時間変化を示す図である。
ゲート電圧とドレイン電流の時間変化を示す図である。
【図５】従来構造の２つの負荷ＭＯＳトランジスタのゲ
ート電圧とドレイン電流の時間変化を示す図である。
ート電圧とドレイン電流の時間変化を示す図である。
【図６】本発明の第２実施例のＰＭＯＳ負荷型メモリセ
ル回路図である。
ル回路図である。
【図７】図６のメモリセル（第２実施例）の要部概略断
面図である。
面図である。
【図８】本発明の第３実施例のＰＭＯＳ負荷型メモリセ
ル回路図である。
ル回路図である。
【図９】図８のメモリセル（第３実施例）の要部概略断
面図である。
面図である。
【図１０】第３実施例製造工程断面図である。
【図１１】従来のＰＭＯＳ負荷型メモリセル回路図であ
る。
る。
【図１２】図１１のメモリセルの要部概略断面図であ
る。
る。
１ 第１層ポリシリコン（ｐｏｌｙ−Ｓｉ） ２ 第２層ポリシリコン ３ 第３層ポリシリコン ４ 第４層ポリシリコン ５ ビット線 １１ａ，１１ｂ，１１ｃ 第１層ポリサイド １２ａ，１２ｂ，１２ｃ 第２層ポリサイド １３ａ，１３ｂ 第３層ポリシリコン １３ｃ 第３層ポリシリコン（Ｎ）または（Ｐ） １４ａ，１４ｂ，１４ｃ 第４層ポリシリコン １６ 埋め込みポリシリコン ２５ ｐｏｌｙ−Ｓｉ膜
Claims (8)
- 【請求項１】 ポリシリコン配線を負荷トランジスタの
ゲート電極として一部使用する半導体メモリセルにおい
て、 前記ポリシリコン配線、及び該ポリシリコン配線とシリ
コン基板とのコンタクトのためのコンタクトホール内の
埋め込みポリシリコンのいずれかの所定位置に高抵抗部
を配設してなることを特徴とする半導体メモリセル。 - 【請求項２】 前記埋め込みポリシリコン内には不純物
が導入されておらず、一方前記ポリシリコン内には不純
物が導入されていることを特徴とする請求項１記載の半
導体メモリセル。 - 【請求項３】 前記埋め込みポリシリコン内には、前記
ポリシリコン内への不純物導入量より少ない量の同一不
純物が導入されてなることを特徴とする請求項１記載の
半導体メモリセル。 - 【請求項４】 前記負荷トランジスタのゲート電極と、
記憶ノードとなる前記ポリシリコン配線部との間の少な
くとも一部には不純物が導入されておらず、一方それ以
外のポリシリコン配線部には不純物が導入されているこ
とを特徴とする請求項１記載の半導体メモリセル。 - 【請求項５】 ポリシリコン配線をＰＭＯＳ負荷トラン
ジスタのゲート電極として一部使用する半導体メモリセ
ルにおいて、 前記負荷トランジスタのゲート電極と、記憶ノードとな
る前記ポリシリコン配線がＰＮ接合を構成してなること
を特徴とする半導体メモリセル。 - 【請求項６】 前記ゲート電極と、シリコン基板へのコ
ンタクトのための埋め込みシリコンがＰＮ接合を構成し
てなることを特徴とする請求項５記載の半導体メモリセ
ル。 - 【請求項７】 １対の転送トランジスタと、１対のイン
バータとしての駆動トランジスタと、１対の負荷トラン
ジスタを有するＳＲＡＭメモリセル回路において、 前記１対の負荷トランジスタと前記１対のインバータの
出力ノード間にダイオードを有してなることを特徴とす
るＳＲＡＭメモリセル回路。 - 【請求項８】 前記１対の駆動トランジスタと前記１対
の負荷トランジスタ間の帰還回路にダイオードを有して
なることを特徴とする請求項７記載のＳＲＡＭメモリセ
ル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038093A JPH05235301A (ja) | 1992-02-25 | 1992-02-25 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038093A JPH05235301A (ja) | 1992-02-25 | 1992-02-25 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235301A true JPH05235301A (ja) | 1993-09-10 |
Family
ID=12515861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038093A Pending JPH05235301A (ja) | 1992-02-25 | 1992-02-25 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756692B2 (en) | 2001-08-10 | 2004-06-29 | Renesas Technology Corp. | Semiconductor storage device having high soft-error immunity |
-
1992
- 1992-02-25 JP JP4038093A patent/JPH05235301A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756692B2 (en) | 2001-08-10 | 2004-06-29 | Renesas Technology Corp. | Semiconductor storage device having high soft-error immunity |
| US6975041B2 (en) | 2001-08-10 | 2005-12-13 | Renesas Technology Corp. | Semiconductor storage device having high soft-error immunity |
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