CN1467851A - 非易失性半导体存储器 - Google Patents

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Abstract

非易失性半导体存储器的存储单元在隔着ONO膜(13)形成于硅衬底(1)上的硅层(3)上形成。存储单元具有在硅层(3)内形成的源区(4)和漏区(5)以及ONO膜(6)和栅电极(7)。ONO膜(6)和ONO膜(13)包括具有俘获电荷的电荷俘获部的氮化膜(6b，13b)。

Description

非易失性半导体存储器
技术领域
本发明涉及非易失性半导体存储器，更为特定地说，涉及具有MONOS(金属-氧化物-氮化物-氧化物-半导体)型存储单元的非易失性半导体存储器。
背景技术
迄今，作为非易失性半导体存储器，一般已知有包括如图25所示的具有层叠了浮置栅20和控制栅21的栅极结构的存储单元的存储器。该存储单元具有在硅衬底1的主表面上形成的源区4、漏区5和上述的叠层栅极。浮置栅20隔着绝缘膜在硅衬底1的主表面上形成，在该浮置栅20上隔着绝缘膜22形成控制栅21。控制栅21和浮置栅20被绝缘膜23覆盖。
然而，最近提出了具有图26所示的MONOS型存储单元的存储器作为非易失性半导体存储器。
如图26所示，该存储单元在栅电极7与沟道之间具有由氧化膜6a、氮化膜6b和氧化膜6c的叠层结构构成的绝缘膜(以下称为”ONO膜6”)。借助于对该ONO膜6中的氮化膜6b注入电子或者从氮化膜6b中抽出电子，对存储单元进行数据写入(program)和擦除(erase)。另外，由于氮化膜6b是绝缘膜，所以暂时被俘获在该氮化膜6b内的电子不能在氮化膜6b内移动。
上述的MONOS型存储单元具有以下各种优点。即制造容易，而且能廉价地制造。另外，借助于将电子俘获到1个单元的物理上不相同的2个位置，可以实现2比特/单元。具体而言，如图26所示，能够确保氮化膜6b的左侧部分和右侧部分为电子俘获部，能够借助于将电子俘获至各电子俘获部进行数据写入。另外，在写入和读出(read)时，通过切换流向沟道的电流的方向，可以增大阈值电压相对于电子注入量的变化量。
对MONOS型存储单元的写入，利用沟道热电子(Channel HotElectron：CHE)进行，擦除利用F-N(Fowler-Nordheim)隧道现象进行。
图26的存储单元在左右侧具有电子俘获部(电子俘获区)L、R，借助于对该电子俘获部(电子俘获区)L、R注入电子来进行写入。由于注入到电子俘获部L、R中的电子不可在氮化膜6b中移动，所以通过将源/漏反转，能够在1个单元中写入2比特。
在擦除工作时，利用F-N隧道现象从电子俘获部L、R中抽出电子。这样，进行以位为单位的擦除。当读出对各个位进行，并使栅极电压为规定值时，不管其他位的数据如何，可以正确地读出所着眼的位的数据。另外，对图26的存储单元的各端点施加电压的方法已在例如USP6081456号中公开。
除上述的MONOS型存储单元外，还存在如图27所示的具有包含硅的岛状氧化膜24作为电子俘获层的存储单元。
在如图25所示类型的存储单元那样，对由导体构成的浮置栅20注入电子的场合，电子注入量依赖于写入电压、写入时间、氧化膜膜厚等容易控制的要素。即，原理上难以发生制造工序中的分散性。
然而在MONOS型存储单元的场合，电子注入量除依赖于上述要素外，还有可能依赖于氮化膜6b的晶体缺陷能级。当晶体缺陷能级少时，即使提高写入电压，或者延长写入时间，都不能得到所期望的阈值电压变化量。
如能得到所期望的阈值电压变化量，则可以如图28所示，确保擦除状态(“1”)与写入状态(“0”)之间的阈值电压分布容限。但是，如不能得到所期望的阈值电压变化量，则如图29所示，不能确保擦除状态(“1”)与写入状态(”0”)之间的阈值电压分布容限，会存在对“1”与“0”误识别的位。如存在包含具有这种阈值电压分布的位的产品，则是产品成品率降低的一个原因。
发明内容
本发明是为解决上述课题而进行的发明。本发明的目的在于提供能够在存储单元的擦除状态与写入状态之间确保所期望的阈值电压分布容限的非易失性半导体存储器。
本发明的非易失性半导体存储器是包含存储单元的非易失性半导体存储器，它包括：半导体衬底；位于半导体衬底上方，包含存储单元的源区、沟道区和漏区的半导体层；以及位于半导体衬底与半导体层之间的下部绝缘层。
借助于如上所述，在下部绝缘膜上形成半导体层，亦即采用SOI(Silicon On Insulator，在绝缘体上的硅)结构，能够增大存储单元的电流。因此，电荷俘获部可以俘获很多电子，能够增大存储单元的阈值电压变化量
在上述沟道区上有绝缘膜，该绝缘膜可以包含能俘获电荷的第1电荷俘获绝缘膜。按照该结构，可以稳定地将电荷俘获到第1电荷俘获绝缘膜中。
上述下部绝缘膜最好具有能俘获电荷的第2电荷俘获绝缘膜。该下部绝缘膜例如是第1绝缘膜、第2电荷俘获绝缘膜和第2绝缘膜的叠层结构。第1和第2电荷俘获绝缘膜最好是氮化膜。另外，最好设置为俘获电荷而对第2电荷俘获绝缘膜施加电位的下部电极。该下部电极包含多晶硅膜或杂质扩散区。最好在上述第2电荷存储绝缘膜中的从平面上看包含同源区与沟道区的边界对应的部分的区域以及包含同漏区与沟道区的边界对应的部分的区域设置上述第2电荷俘获绝缘膜中的电荷俘获区。还有，上述电荷载体通常是电子，电荷存储绝缘膜等的“电荷”可以置换为“电子”。
在上述非易失性半导体存储器的绝缘膜上具有为俘获电荷而对第1电荷存储绝缘膜施加电位的存储单元的栅极(布线部)。这时，下部绝缘膜最好具有第2电荷俘获绝缘膜。上述绝缘膜最好为第1绝缘膜、第1电荷俘获绝缘膜和第2绝缘膜的叠层结构，下部绝缘膜为第3绝缘膜、第2电荷俘获绝缘膜和第4绝缘膜的叠层结构。
上述第1和第2电荷存储绝缘膜的至少一方最好由氮化膜构成。可以使上述第1、第2、第3和第4绝缘膜中的至少一个的电容与剩下的膜的电容不同。
上述非易失性半导体存储器也可以具有为俘获电荷而对上述第2电荷俘获绝缘膜施加电位的下部电极。该下部电极包含多晶硅膜或杂质扩散区。在该第1和第2电荷俘获绝缘膜中的从平面上看包含同上述源区与沟道区的界面对应的部分的区域以及包含同上述漏区与沟道区的界面对应的部分的区域这两个区域，最好设置第1和第2电荷俘获区。第1电荷俘获绝缘膜和第2电荷俘获绝缘膜两者皆不限于包含1个电荷俘获区，而是多半各包含2个电荷俘获区。另外，也可以包含3个以上的电荷俘获区。
还有，上述的“包含同源区与沟道区的界面对应的部分的区域”可以是上述第1和第2电荷俘获绝缘膜中的(a1)与上述界面对应的区域，(a2)从与上述界面对应的部分至源区内的区域，以及(a3)从与上述界面对应的部分至沟道区内的区域的任何一个区域。也可以是将该(a1)～(a3)组合起来的区域。“包含同漏区与沟道区的界面对应的部分的区域”指的也是与上述类似的区域。
本发明的非易失性半导体存储器在1个上述存储单元中可存储4比特的信息量。
附图说明
图1是本发明实施例1中的非易失性半导体存储器的存储单元的剖面图。
图2和图3是图1的存储单元的第1和第2变例的剖面图。
图4是示出写入(program)时间与存储单元的阈值电压Vth的关系的图。
图5是本发明实施例2中的非易失性半导体存储器的存储单元的剖面图。
图6是图5的存储单元的变例的剖面图。
图7是示出写入(program)时间与存储单元的阈值电压Vth的关系的图。
图8是本发明实施例3中的非易失性半导体存储器的存储单元的剖面图。
图9是图8的存储单元的变例的剖面图。
图10是与图8的存储单元为相同类型的存储单元的剖面图。
图11是本发明实施例4中的非易失性半导体存储器的存储单元的剖面图。
图12是图11的存储单元的变例的剖面图。
图13是本发明实施例5中的非易失性半导体存储器的存储单元的剖面图。
图14是图13的存储单元的变例的剖面图。
图15～图21是示出图6所示的非易失性半导体存储器的制造工序的第1～第7工序的剖面图。
图22～图24是示出图5所示的非易失性半导体存储器的制造工序的特征性的第1～第3工序的剖面图。
图25是现有的非易失性半导体存储器的存储单元的一例剖面图。
图26是现有的非易失性半导体存储器的存储单元的另一例剖面图。
图27是现有的非易失性半导体存储器的存储单元的又另一例剖面图。
图28是示出能确保阈值电压分布容限的情形的图。
图29是示出不能确保阈值电压分布容限的情形的图。
具体实施方式
下面利用图1～图24对本发明的实施例进行说明。在下面的说明中，对将本发明应用于具有MONOS型存储单元的非易失性半导体存储器的情形进行说明。
(实施例1)
非易失性半导体存储器通常具有形成存储单元(存储单元晶体管)的存储单元区(存储单元阵列)和形成对存储单元的工作进行控制的外围电路的外围电路区。
在图1中，示出了本实施例1中的非易失性半导体存储器的存储单元的剖面结构例。
如图1所示，存储单元在隔着硅氧化膜等绝缘膜2形成于p型硅衬底(半导体衬底)1的主表面上的硅层(半导体层或SOI(Silicon OnInsulator，在绝缘体上的硅)层)3上形成。该存储单元具有为规定沟道区而空出间隔形成的源区(杂质扩散区)4、漏区(杂质扩散区)5以及ONO膜6和栅电极7。
源区4和漏区5可以借助于对硅层3有选择地注入杂质形成。源区4和漏区5，在例如存储单元为n沟道MOS(Metal OxideSemiconductor，金属-氧化物-半导体)晶体管的场合，由n型(第1导电类型)杂质扩散区构成。这时在沟道区引入p型(第2导电类型)的杂质。
ONO膜6是由氧化硅膜等氧化膜6a、氮化硅膜等氮化膜6b和氧化硅膜等氧化膜6c的叠层结构构成的绝缘膜。该ONO膜6中的氮化膜6b形成电子俘获绝缘膜(电荷俘获绝缘膜)。在电子俘获绝缘膜中，特别是俘获电子的部分是电子俘获区(电荷俘获区)。
由于氮化膜6b是绝缘膜，所以被俘获的电子在氮化膜6b中几乎不移动。因此，通过对氮化膜6b的两端部附近注入电子，可以在氮化膜6b的2个部位存储电子。亦即可以实现2比特/1单元。栅电极7可以由例如掺入了杂质的多晶硅布线等形成。
如图1所示，由于存储单元具有SOI结构，所以存储单元电流比图26所示的现有例的大。因此，能够俘获更多的沟道热电子，如图4所示，能够使阈值电压变化量(ΔVth)比图26所示的现有例的大。另外，由于是SOI器件，所以与现有例相比，还能够减小亚漏电流，能够减小待机时的电流。
其次，对图1所示的MONOS型存储单元的工作进行说明。在下面的表1中示出了在MONOS型存储单元的写入、读出、擦除时对各端点施加的电压和读出时的存储单元的阈值电压。写入利用沟道热电子(Channel Hot Electron：CHE)进行，擦除利用F-N(Fowler-Nordheim)隧道现象进行。
[表1]
工作  存取位   S(V)    D(V)     G(V)   B(V) Vth(V) 着眼位的状态 另一位的状态
写入     R     0     5     10     0    -  - -
写入     L     5     0     10     0    -  - -
擦除     R     浮置     10     0     0    -  - -
擦除     L     10     浮置     0     0    -  - -
读出     R     2     0     3     0     1  1(R：擦除状态) 1(L：擦除状态)
读出     R     2     0     3     0     1.1  1(R：擦除状态) 0(L：写入状态)
读出     R     2     0     3     0     4  0(R：写入状态) 1(L：擦除状态)
读出     R     2     0     3     0     4.2  0(R：写入状态) 0(L：写入状态)
读出     L     0     2     3     0     1  1(L：擦除状态) 1(R：擦除状态)
读出     L     0     2     3     0     1.1  1(L：擦除状态) 0(R：写入状态)
读出     L     0     2     3     0     4  0(L：写入状态) 1(R：擦除状态)
读出     L     0     2     3     0     4.2  0(L：写入状态) 0(R：写入状态)
例如为了向图1的存储单元右侧的第1电子俘获绝缘膜中的电子俘获区注入电子，对栅电极7施加10V电压，对漏区5施加5V电压，对源区4和衬底(表1中的B)施加0V电压或将其接地。据此，电子从源区4向漏区5流动，成为沟道热电子的电子在漏区5附近注入氮化膜6b的电子俘获区。由于注入了氮化膜6b的电子不在氮化膜6b中移动，所以通过使源/漏反转，能在1个单元中写入2比特。
在进行擦除工作时，对栅电极7施加0V，对漏区5施加10V电压，使源区4为浮置状态，对衬底施0V电压。由此，借助于F-N隧道现象从氮化膜6b中抽出电子。这样，就进行了比特单位的擦除。
读出工作分左右位进行。例如在读出图1的存储单元中的右侧位的数据时，对栅电极7施加3V，对漏区5和衬底施加0V，对源区4施加2V电压。这时，当电子未被所着眼的(focused)位，即右侧的位俘获时，存储单元的阈值电压Vth低(1.1V)，电流向存储单元流动。借助于检测该电流，可以判别数据是否被写入右侧的位中。
如表1所示，即使电子未被左侧的位俘获，只要数据未被写入右侧的位中，存储单元的阈值电压就低，若有数据被写入右侧的位中，存储单元的阈值电压就高。总之，可以知道，当使读出时的栅极电压为规定值(例如3V)时，不管另一方的位的数据如何，都能正确地读取所着眼的位的数据。还有，左侧的位的数据读出可以按照表1同样地进行。
在图2中示出了图1所示例的第1变例。如图2所示，也可以使用含硅的岛状氧化膜(含硅的氧化膜)24代替氮化膜6b作为电子俘获区。为形成这样的氧化膜24，例如可以使用LPCVD(Low PressureChemical Vapor Deposition，低压化学气相淀积)法等在规定的温度下，并且在含SiH4的规定的气氛中生长薄的氧化膜24。
本变例的情形可以期待与图1的情形有相同的效果。还有，在以下所有的实施例中，都可以使用能俘获电荷的含硅岛状氧化膜24代替作为电子俘获绝缘膜的氮化膜。
在图3中，示出了图1所示例的第2变例。如图3所示，在本变例中，由ONO膜构成掩埋绝缘膜。即在硅衬底1的主表面上形成ONO膜13，在该ONO膜13上形成硅层3。ONO膜13是由氧化膜13a、氮化膜13b、氧化膜13c的叠层结构构成的绝缘膜，它具有作为SOI结构的掩埋绝缘膜的功能，同时，形成第2电荷俘获绝缘膜的氮化膜13b的一部分还构成第2电子俘获区(第2电荷俘获区)。除此以外的结构与图1的场合相同。
例如当为了对存储单元的右侧的位进行写入而对各要素施加图3所示的电位时，电子在沟道区中向漏区5流动，并且该电子在漏区5附近不只是向上方(栅极侧)散射，而且也向下方(衬底侧)散射。
于是，如图3的例子那样，借助于不仅在存储单元的沟道区的上侧，而且也在下侧设置电子俘获绝缘膜，还可以俘获向沟道区的下方散射的电子。在图1和图2的例子中，虽不能够俘获向沟道区的下方散射的电子，但这些电子也能够对存储单元的阈值电压上升作出贡献。
即，可以有效利用过去被浪费了的上述电子，如图4所示，在施加相同的电压的条件下，用相同的写入电流，可以比图1、2的存储单元更有效地提高存储单元的阈值电压。例如可以实现为图1、2的存储单元的阈值电压变化(ΔVth)的2倍的阈值电压变化(2ΔVth)。
如上所述，由于借助于图1～3的任何存储单元，都能得到比图26所示的现有例为大的阈值电压变化，所以能够减少具有如图29所示的阈值电压分布的产品的存在概率，从而提高成品率。
下面对具有上述结构的非易失性半导体存储器的制造方法进行说明。
为制造图1的器件，用熟知的方法制造具有SOI结构的基板，即在硅衬底1上隔着氧化膜2形成硅层3的基板。在该硅层3上形成元件隔离区，另外，对硅层3上的形成沟道区的区域注入规定的杂质。
采用例如CVD(Chemical Vapor Deposition，化学气相淀积)法等在硅层3上形成氧化膜6a、氮化膜6b和氧化膜6c，用CVD法等在氧化膜6c上形成掺入了杂质的多晶硅膜。利用照相制版法在该多晶硅膜上形成掩模，利用该掩模有选择地刻蚀多晶硅膜、氧化膜6c、氮化膜6b和氧化膜6a。由此形成ONO膜6和栅电极12。其后，以栅电极12作为掩模对硅层3注入与注入到沟道区的杂质导电类型不同的杂质，形成源区4和漏区5。
为制造图2的器件，可以用上述方法形成含硅的岛状氧化膜24以代替氮化膜6b。另外，为制造图3的器件，可以用CVD法等在硅衬底1上形成ONO膜13，在该ONO膜13上用后面叙述的方法形成硅层3。
(实施例2)
下面利用图5～图7对本发明的实施例2进行说明。本实施例2是图3所示存储单元的改进例。
沟道区的垂直方向(图5的上下方向)上的电流密度依赖于沟道(掺杂)剂量、硅层3的厚度、ONO膜6的厚度等工艺、器件参数和栅极电压、漏极电压等设计参数。
对图3所示的存储单元，可以考虑借助于上述参数的组合，使得在写入时，对沟道区的垂直方向的电子来说，其电势仅在上侧的ONO膜6正下方部分降低，在沟道区的深度方向(下侧或朝向衬底的方向)，其电势急剧增高。这时，电子实际移动的区域只是沟道区上侧部分，是位于ONO膜6正下方的沟道区的表层部。因此，就造成了虽然电子易于被形成第1电子(电荷)俘获绝缘膜的上侧氮化膜6b俘获，但电子难以被形成第2电子(电荷)俘获绝缘膜的下侧氮化膜13b俘获的局面。
于是，在本实施例2中，在下侧的ONO膜13侧设置了用于吸引电子的电极部。更详细地说，对具有电子俘获区的上下的绝缘膜(ONO膜6、13)双方设置了电极部，向双方的电子俘获区吸引电子，使电子易被电子俘获区俘获。
在图5所示的例子中，在硅衬底1上形成了氧化硅膜等绝缘膜8，在绝缘膜8内形成栅电极12。下侧的栅电极12设置在上侧的栅电极7的正下方，与上侧的栅电极7电连接。此外的结构与图3所示情形相同。
对上述存储单元的各要素，如图5所示，施加规定的电压。据此，关于电子的电势，在沟道区的上部和下部双方都降低。即，如图5所示，电子实际上可在沟道区的上部和下部双方移动。因此，下侧的氮化膜13b也能俘获与上侧的氮化膜6b大致相同数量的电子，如图7所示，能够更可靠地得到大的阈值电压变化。
在图6所示的例子中，在硅衬底1的主表面上形成了n+杂质扩散区9。该n+杂质扩散区9中所含的n型杂质的浓度例如在1×1020(/cm3)以上、1×1022(/cm3)以下。该n+杂质扩散区9也与栅电极7电连接。除此以外的结构与图3所示的情形相同。这时，由于在写入时能对n+杂质扩散区9施加与栅电极7相同的电压，所以可以得到与图5所示情形相同的效果。
下面利用图15～图24对本实施例2的非易失性半导体存储器的制造方法进行说明。
如图15所示，有选择地对硅衬底1的主表面注入砷(As)，注入条件为5～70keV，1×1014(/cm2)～4×1015(/cm2)。由此形成n+杂质扩散区9。
接着，如图16所示，用CVD法等在硅衬底1的主表面上淀积氧化膜13a、氮化膜13b和氧化膜13c。在该氧化膜13c上有选择地形成掩模(未图示)，利用该掩模刻蚀氧化膜13a、氮化膜13b和氧化膜13c。由此形成如图17所示的通至硅衬底1的主表面的开口部15。
接着，对硅衬底1进行热处理，在硅衬底1上生长硅层。由此形成如图18所示的从开口部15内横跨氧化膜13c上的硅层3。在该硅层3上有选择地形成掩模(未图示)，利用该掩模刻蚀硅层3、氧化膜13a、氮化膜13b和氧化膜13c。由此形成如图19所示的通至硅衬底1的主表面的开口部16。
接着，用CVD法等以被充填于开口部16内的方式在硅层3上形成氧化硅膜等绝缘膜17。通过对该绝缘膜17进行CMP(Chemicalmechanical polishing，化学机械抛光)等处理，将绝缘膜17埋入开口部16内。此后用与实施例1相同大方法形成如图20和图21所示的ONO膜6、栅电极7，再形成源区4和漏区5。由此可以形成图6所示的非易失性半导体存储器的存储单元。
为形成图5所示的存储单元，如图22所示，用CVD法等在硅衬底1的主表面上淀积氧化硅膜等绝缘膜8。有选择地刻蚀该绝缘膜8，形成如图23所示的沟槽(凹部)18。用CVD法等以被掩埋于沟槽18的方式在绝缘膜8上淀积掺入了杂质的多晶硅膜。借助于对该多晶硅膜进行CMP等处理，能够将多晶硅膜埋入沟槽18内，形成下侧的栅电极12。
接着如图24所示，用CVD法等在栅电极12上淀积氧化膜13a、氮化膜13b和氧化膜13c。然后借助于进行照相制版、刻蚀等形成贯通绝缘膜8、氧化膜13a、氮化膜13b和氧化膜13c到达硅衬底1的开口部19。此后，可以用与上述图6的例子相同的方法形成图5所示的非易失性半导体存储器的存储单元。
(实施例3)
下面利用图8和图9对本发明的实施例3进行说明。本实施例3是实施例2的改进例。
在上述的实施例2中，对上下栅电极7、12施加了相同的电压以增大存储单元的阈值电压变化。但是，虽然增大了阈值电压的变化，但存储单元的阈值电压还是2种。
可是，可以考虑在阈值电压的变化量增大时，可实现3种阈值电压。于是在本实施例3中，对实现可得到3种阈值电压的存储单元，即3值/电子存储区的存储单元的方法进行叙述。
如图8所示，在本实施例3的存储单元中，将电压控制装置11连接到了上下的栅电极7、12。电压控制装置11是分别控制施加于各栅电极7、12的电压的装置，对各栅电极7、12不仅能够施加相同的电压，还能够施加不同的电压。除此以外的结构与图5的场合相同。
图9所示的例子将电压控制装置11连接到图6的存储单元的n+杂质扩散区9和栅电极7，可以使施加于栅电极7的电压与施加于n+杂质扩散区9的电压不同。
在表2中示出了施加于本实施例3的存储单元的各要素的电压，在表3和表4中示出了存储单元中的左右两个位的状态和其时的阈值电压。[表2]
工作 存取位 S(V) D(V) 上侧G(V) 下侧G(V)
写入  R  0  5  10  0
 R  0  5  10  10
 L  5  0  10  0
 L  5  0  10  10
擦除  R  浮置 10  0  0
 L  10 浮置  0  0
读出  R1  2  0  3  0
 R2  2  0  5.5  0
 L1  0  2  3  0
 L2  0  2  5.5  0
如表2和图8所示，为了只对上侧的右侧电子俘获区10b(R)注入电子，可以对上侧的栅电极7施加10V电压，对下侧的栅电极12和源区4施加0V电压，对漏区5施加5V电压。在只对左侧的电子俘获区10a(L)注入电子的场合，可以调换对源区4与漏区5施加的电压。
为了对右侧的上下电子俘获区10b(R)、电子俘获区10d(R)注入电子，可以对上侧的栅电极7和下侧的栅电极12施加10V电压，对源区4施加0V电压，对漏区5施加5V电压。为了对左侧的上下电子俘获区10a(L)、电子俘获区10c(L)注入电子，可以调换对源区4与漏区5施加的电压。上侧的2个电子俘获区10a、10b相当于第1电子俘获区，下侧的2个电子俘获区10c、10d相当于第2电子俘获区。
如上所述，电子俘获区的位置从平面上看可以是上述第1和第2电荷俘获绝缘膜中的下述区域中的任何一个区域：(a1)对应于上述源区或漏与沟道区的界面的区域，(a2)从对应于上述界面的部分至源区内或漏区内的区域，以及(a3)从对应于上述界面的部分至沟道区内的区域。也可以是组合这些(a1)～(a3)的区域。
为擦除右侧的位的数据，可以对上侧的栅电极7和下侧的栅电极12施加0V电压，使源区4为浮置状态，对漏区5施加10V电压。为擦除左侧的位的数据，可以调换对源区4与漏区5施加的电压。
下面对读出工作进行说明。考虑读出右侧的电子俘获区的数据的场合。参照表2的R1，对上侧的栅电极7施加3V电压，对源区4施加2V电压，对下侧的栅电极12和漏区5施加0V电压。这时，若有电流向存储单元流动，则数据为“2”。当没有电流流动时，接着对各要素施加R2行所示的电压。以后，若有电流向存储单元流动，则数据为“1”。若在该R2的状态下也无电流流动，则数据为“0”。
这样，由于能够实现3值/电子存储区的存储单元，所以与实施例2的场合相比，可以得到3/2倍高的集成度。
[表3]
 CHE注入/非注入 读出电压(右侧读出) Vth   数据(右)
  上侧右   下侧右 上侧左 下侧左 S  D
  非注入   非注入 非注入 非注入 2  0   1     “2”
注入 非注入 2  0  1.1
注入 注入 2  0  1.2
注入 非注入 非注入 非注入 2  0  4     “1”
注入 非注入 2  0  4.1
注入 注入 2  0  4.2
注入 注入 非注入 非注入 2  0  7     “0”
注入 非注入 2  0  7.1
注入 注入 2  0  7.2
如表3所示，在电子未被右侧位的上下电子俘获区俘获时，无论电子是否被左侧位的上下电子俘获区俘获，右侧位读出时的存储单元的阈值电压Vth低至1～1.2V。另外，当电子只是被右侧位的上侧电子俘获区俘获时，右侧位读出时的存储单元的阈值电压Vth为4V～4.2V的中间值，当电子被右侧位的上下电子俘获区俘获时，右侧位读出时的存储单元的阈值电压Vth高达7V～7.2V。[表4]
 CHE注入/非注入 读出电压(左侧读出) Vth   数据(左)
  上侧左   下侧左 上侧右 下侧右 D  S
  非注入   非注入 非注入 非注入 2  0   1     “2”
注入 非注入 2  0  1.1
注入 注入 2  0  1.2
注入 非注入 非注入 非注入 2  0  4     “1”
注入 非注入 2  0  4.1
注入 注入 2  0  4.2
注入 注入 非注入 非注入 2  0  7     “0”
注入 非注入 2  0  7.1
注入 注入 2  0  7.2
如表4所示，对左侧的位，也同样地，在电子未被上下电子俘获区俘获时，左侧位读出时的存储单元的阈值电压Vth低至1V～1.2V。当电子只是被上侧电子俘获区俘获时，左侧位读出时的存储单元的阈值电压Vth为4V～4.2V的中间值，当电子被上下电子俘获区俘获时，左侧位读出时的存储单元的阈值电压Vth高达7V～7.2V。
(实施例4)
下面利用图10～图12对本发明的实施例4进行说明。在本实施例4中，使电子俘获区的电子俘获量对阈值电压的贡献程度发生改变，实现了4值/电子存储区的存储单元。
如图10所示，在图8类型的存储单元中，氧化膜6a、6c、13a、13c的电容C1、C2、C3、C4相等。这时，由于上下电子俘获区的电子俘获量对阈值电压的贡献程度相等，所以在电子俘获量相等的场合，可以与实施例3一样，实现3值/电子存储区的存储单元。
但是，若如图11所示，使C1＝C2＝C3＝Cn，C4＝Cn/9，则可以使存储单元的阈值电压有4种。即通过使具有电子俘获区的绝缘膜中的规定部分，例如氧化膜13a的电容发生改变，可以得到4种阈值电压。
下面对其理由进行说明。着眼于右侧的位，设定电荷qu被上侧俘获，电荷q1被下侧俘获。俘获了电荷之处附近的上下电极间的电容分别为C1、C2、C3、C4。这时，右侧读出时(对源区4施加的电压为2V，对漏区5为0V，对下侧栅电极12为0V)的存储单元的阈值电压(对上侧的栅电极7施加的电压)Vth(qu，q1)由下式(1)表示。
[式1]
Vth(qu，q1)＝qu/C1+[C3/(C4+C3)×(1/C1+1/C2)q1
+2×φf×(1+C3×C4/(C3+C4)×(1/C1+1/C2))
＝qu/C1+[C3/(C4+C3)×(1/C1+1/C2)q1+A         ...(1)
式(1)中的φf是费米势，A用如下的式(2)表示。
A＝2×φf×(1+C3×C4/(C3+C4)×(1/C1+1/C2))   ...(2)
式中，当使C1＝C2＝C 3＝Cn，C4＝Cn/9时，Vth(qu，q1)成为下式(3)。
[式3]
Vth(qu，q1)＝qu/C1+C3/(C4+C3)×(1/C1+1/C2)×q1+A
           ＝qu/Cn+2/(C4+Cn)×q1+A
           ＝qu/Cn+2/(Cn/9+Cn)×q1+A
           ＝qu/Cn+1.8×(q1/Cn)+A             ...(3)
从式(3)，得到：Vth(0，0)＝A，Vth(q，0)＝q/Cn+A，Vth(0，q)＝1.8×(q/Cn)+A，Vth(q，q)＝2.8×(q/Cn)+A，可以实现4值/电子存储区(2比特/电子存储区，4比特/1单元)的存储单元。因此，与2比特/1单元相比，能够实现2倍高的集成度。
下面对氧化膜13c的厚度(d)和介电常数(ε)的条件加以说明。
在C1＝C2＝C3＝Cn＝ε1×(S/d1)，C4＝a×Cn＝ε4×(S/d4)的条件下，Vth(qu，q1)成为：Vth(0，0)＝A，Vth(q，0)＝(q/Cn)+A，Vth(0，q)＝2/(a+1)×(q/Cn)+A，Vth(q，q)＝(q/Cn)+2/(a+1)×(q/Cn)+A
由此，ΔVth32＝Vth(q，q)-Vth(0，q)＝(q/Cn)，ΔVth21＝Vth(0，q)-Vth(q，0)＝[(1-a)/(1+a)]×(q/Cn)，ΔVth10＝Vth(q，0)-Vth(0，0)＝(q/Cn)。
这时，使0.7×(q/Cn)≤ΔVth21比较适当，这是由于当ΔVth21过小时，就成为图29那样的阈值电压分布。
由此可得：a≤3/17，C4≤(3/17)×Cn。因此，在电容C1的绝缘膜与电容C4的绝缘膜的介电常数相等时，厚度的条件为d4≥(17/3)×d1，在电容C1的绝缘膜与电容C4的绝缘膜的厚度相等时，介电常数的条件为ε4≤(3/17)ε1。这样，借助于适当地调节位于电子俘获区上下的绝缘膜部分中的至少1个部分的厚度及介电常数，就能实现4值/电子存储区的存储单元。
在下面的表5～表7中，示出了本实施例4的存储单元的电荷俘获状态与阈值电压的关系。
[表5]
工作 存取位 S(V) D(V) 上侧G(V) 下侧G(V)
写入  R  0  5  10  0
 R  0  5  0  12
 R  0  5  10  12
 L  5  0  10  0
 L  5  0  0  12
 L  5  0  10  12
擦除  R  浮置  12  0  0
 L  12  浮置  0  0
读出  R1  2  0  3  0
 R2  2  0  5.5  0
 R3  2  0  8  0
 L1  0  2  3  0
 L2  0  2  5.5  0
 L3  0  2  8  0
借助于对存储单元的各要素施加上述表5所示的各电压，与上述各实施例的情形一样，可以进行写入、擦除和读出工作。[表6]
 CHE注入/非注入 读出电压(右侧读出)   Vth   数据(右)
  上侧右   下侧右 上侧左 下侧左 S  D
  非注入   非注入 非注入 非注入 2  0   1     “3”
注入 非注入 2  0  1.1
非注入 注入 2  0  1.15
注入 注入 2  0  1.2
注入 非注入 非注入 非注入 2  0  4     “2”
注入 非注入 2  0  4.1
非注入 注入 2  0  4.15
注入 注入 2  0  4.2
非注入 注入 非注入 非注入 2  0  7     “1”
注入 非注入 2  0  7.1
非注入 注入 2  0  7.15
注入 注入 2  0  7.2
注入 注入 非注入 非注入 2  0  9     “0”
注入 非注入 2  0  9.1
非注入 注入 2  0  9.15
注入 注入 2  0  9.2
现考虑对右侧电子俘获区的数据进行读出的情形。参照表5的R1行，对上侧的栅电极7施加3V电压，对源区4施加2V电压，对下侧的栅电极12和漏区5施加0V电压。这时，若有电流流到存储单元，数据为“3”。在没有电流流动时，接着对各要素施加R2行所示的电压。以后，若有电流流到存储单元，则数据为“2”。若在该R2的状态下也无电流流动，再对各要素施加R3行所示的电压。以后，若有电流流到存储单元，则数据为“1”。若在R3的状态下也无电流流动，则数据为“0”。[表7]
 CHE注入/非注入 读出电压(左侧读出)   Vth   数据(左)
  上侧左   下侧左 上侧右 下侧右 S  D
  非注入   非注入 非注入 非注入 0  2   1     “3”
注入 非注入 0  2  1.1
非注入 注入 0  2  1.15
注入 注入 0  2  1.2
注入 非注入 非注入 非注入 0  2  4     “2”
注入 非注入 0  2  4.1
非注入 注入 0  2  4.15
注入 注入 0  2  4.2
非注入 注入 非注入 非注入 0  2  7     “1”
注入 非注入 0  2  7.1
非注入 注入 0  2  7.15
注入 注入 0  2  7.2
注入 注入 非注入 非注入 0  2  9     “0”
注入 非注入 0  2  9.1
非注入 注入 0  2  9.15
注入 注入 0  2  9.2
在对左侧电子俘获区的数据进行读出时，基本考虑方法与对右侧电子俘获区的数据进行读出时的相同。
(实施例5)
下面利用图13和图14对本发明的实施例5进行说明。本实施例5的特征是取消了上侧的电子俘获区。这时，也能确保与图1的例子相同的阈值电压变化量。另外，无需在上侧的栅电极下设置电子俘获区，在对存储单元写入及擦除时，也不用对上侧的栅电极施加高电压。因此，可以减薄上侧栅电极下的绝缘膜，可以使该绝缘膜的形成工艺与所谓的逻辑CMOS(Complementary Metal-Oxide-Semiconductor，互补金属-氧化物-半导体)的工艺共用。
在图13和图14中示出了本实施例5的具体例。如图13所示，在硅层3下形成ONO膜13、绝缘膜8和栅电极12，在硅层3上隔着薄的绝缘膜14形成栅电极7。借助于对下侧的栅电极12施加10V电压，能够将电子俘获到ONO膜13的氮化膜13b中。
还有，上侧的栅电极7是与存储单元的写入及擦除工作无直接关系的布线层，通过使上侧的栅电极7的电位例如固定为接地电位，可以求得存储单元工作稳定和漏泄电流被抑制。另外，也可以省略上侧的栅电极7的形成。
在图14所示的例中，代替图13的下侧栅电极12，设置了n+杂质扩散区9。该n+杂质扩散区9设置在栅电极7的正下方，通过对n+杂质扩散区9施加规定的电压来进行写入及擦除工作。
在下面的表8～表10中示出了在本实施例5中的存储单元的写入、擦除、读出时对各端点施加的电压和存储单元的阈值电压。还有，存储单元的工作与实施例1的场合基本相同。
[表8]
工作 存取位 S(V) D(V) 上侧G(V) 下侧G(V)
写入  R  0  5  0  10
 L  5  0  0  10
擦除  R  浮置  10  0  0
 L  10  浮置 0  0
读出  R2  2  0  0  3
 L2  0  2  0  3
[表9]
 CHE注入/非注入 读出电压(右侧读出) Vth 数据(右)
下侧右 下侧左 S  D
非注入 非注入 2  0  1     “1”
注入 2  0  1.1
注入 非注入 2  0  4     “0”
注入 2  0  4.1
[表10]
 CHE注入/非注入 读出电压(左侧读出) Vth 数据(左)
下侧左 下侧右 S  D
非注入 非注入 0  2  1     “1”
注入 0  2  1.1
注入 非注入 0  2  4     “0”
注入 0  2  4.1
以上对本发明的实施例进行了说明，也可以将各实施例的特征进行组合。
按照本发明，由于能够增大存储单元的阈值电压变化量，所以可以确保增大阈值电压分布容限，求得成品率的提高。另外，通过采用SOI结构能够增多可移动的载流子，借助于可移动载流子的增多，能够提高存储单元的驱动能力。还有，还能得到存储单元的工作高速化和低功耗。另外，还能降低存储单元待机时的电流。
在采用了氮化膜及含硅的氧化膜等绝缘膜作为具有电荷俘获区的膜(电荷存储绝缘膜)的场合，由于被俘获的电子不在膜中移动，所以在各存储单元中能够存储2比特的信息量。
另外，在下部绝缘膜具有第2电荷存储绝缘膜的场合，第1和第2电荷存储绝缘膜双方都能俘获电荷。因此，能够更为可靠地实现大的阈值电压变化。
另外，当设置了用于使电荷俘获膜俘获电荷的下部电极时，通过对下部电极施加规定的电压，可以将电荷引至第2电荷俘获绝缘膜一侧，在第2电荷存储绝缘膜中存储电荷。
在使位于第1和第2电荷存储绝缘膜的上下的绝缘膜的至少1个的电容与剩下的膜的电容不同时，例如可以得到如表6和表7所示的4种存储单元的阈值电压，能够实现4值/电子存储区，即在各存储单元中存储4比特的信息量。

Claims (15)

1.一种非易失性半导体存储器，它包含存储单元，其特征在于，包括：
半导体衬底；
位于上述半导体衬底的上方，包含上述存储单元的源区、沟道区和漏区的半导体层；以及
位于上述半导体衬底与上述半导体层之间的下部绝缘膜。
2.如权利要求1所述的非易失性半导体存储器，其特征在于：
在上述沟道区上具有绝缘膜，该绝缘膜包含能够俘获电荷的第1电荷俘获绝缘膜。
3.如权利要求2所述的非易失性半导体存储器，其特征在于：
在上述绝缘膜上具有为俘获电荷而对上述第1电荷俘获绝缘膜施加电位的上述存储单元的栅电极。
4.如权利要求3所述的非易失性半导体存储器，其特征在于：
上述绝缘膜具有第1绝缘膜、上述第1电荷俘获绝缘膜和第2绝缘膜的叠层结构，
上述下部绝缘膜具有第3绝缘膜、俘获电荷的第2电荷俘获绝缘膜和第4绝缘膜的叠层结构。
5.如权利要求4所述的非易失性半导体存储器，其特征在于：
上述第1和第2电荷俘获绝缘膜的至少一方由氮化膜构成。
6.如权利要求4所述的非易失性半导体存储器，其特征在于：
使上述第1、第2、第3和第4绝缘膜中的至少一个的电容与剩下的膜的电容不同。
7.如权利要求4所述的非易失性半导体存储器，其特征在于：
具有为俘获电荷而对上述第2电荷俘获绝缘膜施加电位的下部电极。
8.如权利要求7所述的非易失性半导体存储器，其特征在于：
上述下部电极包含多晶硅膜或杂质扩散区。
9.如权利要求4所述的非易失性半导体存储器，其特征在于：
在上述第1电荷俘获绝缘膜中的包含同上述源区与沟道区的边界对应的部分的区域以及包含同上述漏区与沟道区的边界对应的部分的区域中具有俘获电荷的第1电荷俘获区，另外，在上述第2电荷俘获绝缘膜的包含同上述源区与沟道区的边界对应的部分的区域以及包含同上述漏区与沟道区的边界对应的部分的区域中具有俘获电荷的第2电荷俘获区。
10.如权利要求1所述的非易失性半导体存储器，其特征在于：
上述下部绝缘膜包含能俘获电荷的电荷俘获绝缘膜。
11.如权利要求10所述的非易失性半导体存储器，其特征在于：
上述下部绝缘膜为第1绝缘膜、上述第2电荷俘获绝缘膜和第2绝缘膜的叠层结构。
12.如权利要求11所述的非易失性半导体存储器，其特征在于：
上述第1电荷俘获绝缘膜为氮化膜。
13.如权利要求11所述的非易失性半导体存储器，其特征在于：
具有为俘获电荷而对上述第2电荷俘获绝缘膜施加电位的下部电极。
14.如权利要求13所述的非易失性半导体存储器，其特征在于：
上述下部电极包含多晶硅膜或杂质扩散区。
15.如权利要求11所述的非易失性半导体存储器，其特征在于：
在上述第2电荷俘获绝缘膜的包含同上述源区与沟道区的边界对应的部分的区域以及包含同上述漏区与沟道区的边界对应的部分的区域中具有俘获电荷的电荷俘获区。
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