CN101207136B - 非易失性存储器装置及其操作方法 - Google Patents

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Abstract

本发明提供了一种高度集成的非易失性存储器装置和一种操作该非易失性存储器装置的方法。该非易失性存储器装置包括半导体层。多个上控制栅电极布置在半导体层的上方。多个下控制栅电极布置在半导体层的下方，多个上控制栅电极和多个下控制栅电极交替地设置。多个上电荷存储层置于半导体层和上控制栅电极之间。多个下电荷存储层置于半导体层和下控制栅电极之间。

Description

非易失性存储器装置及其操作方法
技术领域
示例实施例涉及一种半导体装置。更具体地讲，示例实施例涉及一种能够利用电荷存储层存储数据的非易失性存储器装置和一种操作该非易失性存储器装置的方法。
背景技术
近年来，由于半导体产品趋向小型化，使得半导体产品中使用的非易失性存储器装置更加高度集成。因此，已引入具有三维结构的非易失性存储器装置来代替传统的平面结构。因此，半导体基底已由传统的体晶片型(bulkwafer type)结构变成各种三维结构。例如，在绝缘体上硅(SOI，silicon-on-insulator)基底中，半导体层可以设置在绝缘体(insulation body)上下。
然而，非易失性存储器装置可提高的集成度受到了限制。在传统的平面非易失性存储器装置和/或传统的三维非易失性存储器装置中，源漏区(sourceand drain region)仍然占据着大面积。具体地讲，即使在传统的具有NAND结构的非易失性存储器装置(在集成度方面是有利的)中，源漏区也占据着大面积，从而限制了集成度的提高。
发明内容
示例实施例提供了一种高度集成的非易失性存储器装置。
示例实施例还提供了一种操作该非易失性存储器装置的方法。
提供了一种包括半导体层的非易失性存储器装置的示例实施例。多个上控制栅电极布置在半导体层的上方。多个下控制栅电极布置在半导体层的下方，多个上控制栅电极和多个下控制栅电极交替地设置。多个上电荷存储层置于半导体层和上控制栅电极之间。多个下电荷存储层置于半导体层和下控制栅电极之间。
根据示例实施例，一种非易失性存储器装置还可包括电连接到半导体层的串擦除电极。
根据示例实施例，一种非易失性存储器装置还可包括串选择电极和源极选择电极，其中，串选择电极和源极选择电极形成在半导体层的上方或下方，并布置在多个上控制栅电极的两个外侧和多个下控制栅电极的两个外侧。
根据示例实施例，一种非易失性存储器装置还可包括源漏区，该源漏区限定在串选择电极和源极选择电极的两侧的半导体层中。源漏区可被限定在半导体层的在上控制栅电极的外侧和下控制栅电极的外侧的部分处。
另一示例实施例提供了一种包括按行布置的多层半导体层的非易失性存储器装置。多个上控制栅电极按列布置在多层半导体层的上方。多个下控制栅电极按列布置在多层半导体层的下方，并且多个上控制栅电极和多个下控制栅电极交替地设置。多个上电荷存储层置于多层半导体层的每层和上控制栅电极之间。多个下电荷存储层置于多层半导体层的每层和下控制栅电极之间。
又一示例实施例提供了一种操作非易失性存储器装置的方法。选择多个上控制栅电极或多个下控制栅电极中的一个，通过向从所选择的上控制栅电极或所选择的下控制栅电极施加编程电压，对在上电荷存储层或下电荷存储层中的在所选择的上控制栅电极或所选择的下控制栅电极下方的一个电荷存储层中的数据进行编程。选择多个上控制栅电极或多个下控制栅电极中的一个，通过向所选择的上控制栅电极或所选择的下控制栅电极施加读取电压，对在所选择的上控制栅电极或所选择的下控制栅电极下方的上电荷存储层或下电荷存储层的数据进行读取。
一种方法的示例实施例还可包括通过向电连接到半导体层的串擦除电极施加擦除电压，基本同时地擦除存储在上电荷存储层和下电荷存储层中的数据。
附图说明
通过参照附图来阅读详细的描述，示例实施例的上述和其它特征、方面及优点将变得更清楚，在附图中：
图1是示出了非易失性存储器装置的示例实施例的剖视图；
图2是示出了非易失性存储器装置的另一示例实施例的平面图；
图3是图1的非易失性存储器装置的示例实施例的局部放大剖视图；
图4是示出了通过仿真获得的电位的示例分布的剖视图，该图有助于解释非易失性存储器装置的示例实施例的编程操作；
图5和图7是示出了通过仿真获得的电位的示例分布的剖视图，这些图有助于解释非易失性存储器装置的示例实施例的读取操作；
图6和图8是示出了通过仿真获得的电流密度的示例分布的剖视图，这些图有助于解释非易失性存储器装置的示例实施例的读取操作；
图9是示出了通过仿真获得的电位的示例分布的剖视图，该图有助于解释非易失性存储器装置的示例实施例的擦除操作。
具体实施方式
现在，将参照附图更充分地描述各种示例实施例。然而，在此公开的特定结构和功能方面的细节只是代表性的，出于描述示例实施例的目的，并且本领域的技术人员应该理解，示例实施例可以以许多替换的形式来实施，而不应该被理解为仅仅局限于在这里阐述的实施例。
应当理解，尽管在这里可以用术语第一、第二等来描述不同的元件，但是这些元件不应被这些术语所限制。这些术语仅用来将一个元件与另一元件区别开来。例如，在不脱离示例实施例的范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。如这里所使用的，术语“和/或”包括相关的所列项的一个或多个的任意组合和全部组合。
应该理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可直接连接到或直接结合到另一元件，或者可存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。其它用来描述元件之间的关系的词语应当以同样的方式来解释(例如，“在...之间”与“直接在...之间”、“邻近的”与“直接邻近的”等)。
这里所用的术语仅是为了描述示例实施例，而不意图来限制示例实施例。如这里所用的，除非上下文另外明确地指明，否则单数形式也意图包括复数形式。还应该理解，术语“包含”和/或“包括”在此使用时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里所用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。应该进一步理解，除非这里明确定义，否则术语(例如在通用的词典中定义的术语)应被解释为具有与相关领域和本公开的环境中它们的意思相一致的意思，而将不以理想的或过于正式的含义来解释它们的意思。
提供以下关于附图描述的示例实施例，使得本公开将是彻底且完全的，并将向本领域的技术人员充分地传达示例实施例的构思。在附图中，相同的标号始终表示相同的元件。此外，在附图中，为了清晰起见，夸大了层和区域的厚度。
图1是示出了非易失性存储器装置的示例实施例的剖视图。
参照图1，非易失性存储器装置包括布置在半导体层100上方的多个上控制栅电极130a和布置在半导体层100下方的多个下控制栅电极130b。半导体层100可包括多个区。半导体层100可包括一个或多个第一区105。第一区105对应于上控制栅电极130a下方的区域或下控制栅电极130b上方的区域。第一区105可用作沟道区。例如，半导体层100的第一区105可以是硅层或硅-锗层。半导体层100还可包括一个或多个第二区110。一个或多个第二区110可对应于源区和/或漏区。可选择地，一个或多个第二区110可以是布置在基底上的独立的结构。
例如，上控制栅电极130a可以按NAND阵列布置在半导体层100的第一区105的上方，下控制栅电极130b可以按另一种NAND阵列布置在半导体层100的第一区105的下方。上控制栅电极130a和下控制栅电极130b可交替地设置。即，下控制栅电极130b可以置于两个相邻的上控制栅电极130a之间。上控制栅电极130a和下控制栅电极130b的数量可按照期望的进行选择，上控制栅电极130a和下控制栅电极130b的数量不限制示例实施例的范围。
上控制栅电极130a和下控制栅电极130b可包括导电层，并可与半导体层100分隔开。例如，上控制栅电极130a和下控制栅电极130b包括与半导体层100的第一区105分隔开的导电层。上控制栅电极130a和下控制栅电极130b可具有各种宽度W。根据图1中示出的示例实施例，上控制栅电极130a的宽度W和下控制栅电极130b的宽度W相同。此外，上控制栅电极130a和下控制栅电极130b可各自相互分隔开各种间隔D。根据图1中示出的示例实施例，间隔D相同。此外，根据示例实施例，上控制栅电极130a的分隔间隔D可以与下控制栅电极130b的宽度W相同。
例如，假设上控制栅电极130a和下控制栅电极130b的宽度W为1F，分隔间隔D也可以是1F。此外，假设宽度(沿着与图1中的半导体层100垂直的方向)为1F，则在一个平面(沿着与图1中的半导体层垂直的方向)上，包括上控制栅电极130a之一和下控制栅电极130b之一的一个单元的面积为2F×2F，即4F2。
然而，在修改的示例实施例中，上控制栅电极130a和下控制栅电极130b的宽度W和分隔间隔D可按照期望的进行选择。例如，上控制栅电极130a的宽度W和下控制栅电极130b的宽度W可以不同，上控制栅电极130a的分隔间隔D和下控制栅电极130b的分隔间隔D可以不同。作为另一示例，下控制栅电极的宽度W可以小于上控制栅电极130a的分隔间隔D。
仍参照图1，多个上电荷存储层120a可置于上控制栅电极130a和半导体层100的第一区105之间，多个下电荷存储层120b可置于下控制栅电极130b和半导体层100的第一区105之间。上电荷存储层120a和下电荷存储层120b可用作浮栅(floating gate)或电荷捕获层(charge trapping layer)。例如，上电荷存储层120a和下电荷存储层120b可包括多晶硅层、氮化物层、量子点(quantum dot)和/或纳米晶。例如，量子点或纳米晶可包括纳米结构的金属或硅。
在图1中，多个上隧穿绝缘膜(upper tunnelling insulation film)115a置于上电荷存储层120a和半导体层100的第一区105之间，多个下隧穿绝缘膜115b置于下电荷存储层120b和半导体层100的第一区105之间。上隧穿绝缘膜115a和下隧穿绝缘膜115b具有足以允许电荷隧穿的厚度。例如，上隧穿绝缘膜115a和下隧穿绝缘膜115b可包括氧化物膜、氮化物膜和/或高介电常数膜。高介电常数膜可表示介电常数大于氧化物膜和氮化物膜的介电常数的绝缘层。
仍参照图1，多个上阻挡绝缘膜125a置于上电荷存储层120a和上控制栅电极130a之间，多个下阻挡绝缘膜125b置于下电荷存储层120b和下控制栅电极130b之间。上阻挡绝缘膜125a和下阻挡绝缘膜125b可抑制上电荷存储层120a和下电荷存储层120b的电荷反向隧穿(reversely tunnelling)到上控制栅电极130a和下控制栅电极130b。例如，上阻挡绝缘膜125a和下阻挡绝缘膜125b可包括氧化物膜、氮化物膜和/或高介电常数膜。
串擦除电极(string erase electrode)135可电连接到半导体层100的第一区105。在图1中，半导体层100的第一区105形成一个串。串擦除电极135用于向半导体层100的第一区105有效地施加电信号(例如，电压)。例如，串擦除电极135可用于去除存储在上电荷存储层120a和下电荷存储层120b中的电荷，这将在随后进行描述。串擦除电极135可包括导电层，例如，多晶硅或金属。
例如，在下控制栅电极130b的最外侧，串擦除电极135可电连接到半导体层100的第一区105。然而，在修改的示例中，在上控制栅电极130a的最外侧，串擦除电极135可电连接到半导体层100的第一区105。此外，在另一修改的示例中，在上控制栅电极130a之间或在下控制栅电极130b之间，串擦除电极135可电连接到半导体层100的第一区105。
串选择电极(string selection electrode)145和源极选择电极155可在上控制栅电极130a的两个外侧和/或下控制栅电极130b的两个外侧形成在半导体层100的上方。在图1中，串选择电极145和源极选择电极155在上控制栅电极130a的两个外侧和/或下控制栅电极130b的两个外侧形成在半导体层100的第一区105的上方。栅极绝缘膜140可置于串选择电极145和第一区105之间，栅极绝缘膜150可置于源极选择电极155和第一区105之间。
半导体层100的第二区110可被限定在半导体层100的位于串选择电极145的两侧和源极选择电极155的两侧的部分处。在下文，第二区110被称作源漏区110。例如，半导体层100的一个或多个第一区105掺杂有第一导电类型的杂质，源漏区110掺杂有与第一导电类型相反的第二导电类型的杂质。例如，第一导电类型和第二导电类型可以是从n型和p型中选择的一种。
根据示例实施例，源漏区110位于上控制栅电极130a和下控制栅电极130b的外侧。按照不同的说明，根据示例实施例，源漏区110没有形成在半导体层100的位于上控制栅电极130a之间的和位于下控制栅电极130b之间的部分处。因此，上控制栅电极130a和下控制栅电极130b可被密集地设置，从而提高了图1示出的非易失性存储器装置的集成度。
根据示例实施例，半导体层100的第一区105和串选择电极145的堆叠结构以及半导体层100的第一区105和源极选择电极155的堆叠结构可形成MOS晶体管的结构。半导体层100的第一区105和上控制栅电极130a的堆叠结构以及半导体层100的第一区105和下控制栅电极130b的堆叠结构可形成存储器晶体管。半导体层100的第一区105可用作位线(bitline)的一部分，上控制栅电极130a和下控制栅电极130b可用作字线(word line)的一部分。
根据示例实施例，可在4F2的面积中设置两个存储器晶体管。因此，非易失性存储器装置的集成度可以与传统的存储器装置的集成度的大约两倍一样大，在传统的存储器装置中，在4F2的面积中最多设置一个存储器晶体管。
图2是示出了非易失性存储器装置的示例实施例的平面图。图2中的非易失性存储器装置可通过将图1中的非易失性存储器装置进行扩展而按阵列设置。例如，图1中的非易失性存储器装置可代表图2中的非易失性存储器装置中的一个串或一条位线的剖视结构。因此，为了简洁起见，在这里将对图2的非易失性存储器装置中的与图1的非易失性存储器装置的组件相同的组件不再进行重复描述。
参照图2，多层半导体层100按行布置。半导体层100的第一区105可用作位线BL的一部分。根据示例实施例，每层半导体层100的一端可连接到共源极线CSL。共源极线CSL可连接到半导体层100的源漏区110。每层半导体层100的另一端可连接到电源。半导体层100的数量可根据存储器块的大小进行选择，并且不限制示例实施例的范围。例如，在图2中，半导体层100的数量对应于位线BL的数量。
返回参照图1，上隧穿绝缘膜115a、上电荷存储层120a、上阻挡绝缘膜125a和上控制栅电极130a的堆叠结构可设置在半导体层100的第一区上。如图1所示，下隧穿绝缘膜115b、下电荷存储层120b、下阻挡绝缘膜125b和下控制栅电极130b的堆叠结构可设置在半导体层100的第一区105下面。如前面关于图1所描述的，串选择电极145和源极选择电极155也可设置在半导体层100的第一区105上。源漏区110可被限定在半导体层100的位于串选择电极145的两侧和位于源极选择电极155的两侧的部分处。
多条上字线WLU可连接设置在同一列的上控制栅电极130a，多条下字线WLL可连接布置在同一列的下控制栅电极130b。因此，上字线WLU可布置在半导体层100的上方，下字线WLL可布置在半导体层100的下方。例如，上字线WLU和下字线WLL的数量可根据存储器块的大小进行选择。上字线WLU和下字线WLL的数量不限制图2中示出的示例实施例的范围。
参照图2，串选择线SSL可连接布置在同一列的串选择电极145。源极选择线GSL可连接布置在同一列的源极选择电极155。串擦除线SEL可连接布置在半导体层100的第一区105上的串擦除电极135。
根据示例实施例，上控制栅电极130a可形成上字线WLU的一些部分，下控制栅电极130b可形成下字线WLL的一些部分。串选择电极145可形成串选择线SSL的一部分，源极选择电极155可形成源极选择线GSL的一部分。串擦除电极135可形成串擦除线SEL的一部分。因此，位线BL的一个剖面可与图1基本类似。然而，根据示例实施例的非易失性存储器装置将上字线WLU和下字线WLL的数量进行扩展。
在下文中，将关于图3至图9来详细描述非易失性存储器装置的示例实施例的操作。
图3是图1中的非易失性存储器装置的示例实施例的局部放大剖视图。
参照图3，将高于导通电压(pass voltage)的电压施加到上控制栅电极130a，在半导体层100的第一区105的表面的附近形成沟道107。沟道107不但可以向上控制栅电极130a的正下侧延伸，而且可以向半导体层100的第一区105的位于上控制栅电极130a之间的部分延伸。这是因为可通过沿着相邻的上控制栅电极130a的侧表面方向的场，例如通过边缘场(fringe field)FF来形成浅沟道107。
虽然在根据示例实施例的NAND结构的存储器晶体管的内部没有源漏区110，但是连接沟道107来操作非易失性存储器装置。因为沿着侧表面方向的场的大小受到限制，所以上控制栅电极130a之间的分隔间隔D会受到限制。在下文，将通过由仿真获得的电位分布和电流密度的分布来详细描述操作方法。
图4是示出了通过仿真获得的电位的示例分布的剖视图，该图有助于解释根据示例实施例的非易失性存储器装置的编程操作。图4的非易失性存储器装置生动地示出了图2的非易失性存储器装置中的一条位线的存储器晶体管的一些部分，因此，在解释图4的非易失性存储器装置的过程中，可参照图1和图2。
参照图4，通过选择第二上字线WLU2来施加编程电压VPR，并将位线BL接地。例如，通过将串擦除线SEL接地，可将位线BL保持在0V。例如，可选择允许电荷从半导体层100的第一区105隧穿到上电荷存储层120a的电压(例如，大约20V)作为编程电压VPR。在擦除操作之前，可将隧穿电荷保持在上电荷存储层120a中。
可以向没有被选择的上字线WLU1、WLU3、WLU4和下字线WLL1、WLL2选择性地施加导通电压VPA。可选择导通电压VPA作为能够在半导体层100的第一区105中形成如参照图3所描述的沟道的电压。如果施加导通电压VPA，则可以导通存储器晶体管。沟道可以减少和/或防止上存储器晶体管和下存储器晶体管之间的相互干扰。例如，上存储器晶体管的操作会受到存储在下存储器晶体管的下电荷存储层120b中的电荷的影响。然而，通过在半导体层100的第一区105表面的附近形成沟道可以减少和/或防止上存储器晶体管和下存储器晶体管的干扰。
上述通过选择第二上字线WLU2来执行编程操作的方法可应用于其它存储器晶体管。此外，可通过选择多条字线来执行编程操作。因此，可通过选择上字线WLU1、WLU2、WLU3、WLU4和下字线WLL1、WLL2中的至少一条来执行编程操作。
此外，可利用多级单元(MLC，multi-level cell)操作方法将数据中的两位存储在一个上电荷存储层120a或一个下电荷存储层120b中。例如，可以使存储在上电荷存储层120a中的电荷的量或下电荷存储层120b中的电荷的量不同，以形成例如包括状态(1，1)、(1，0)、(0，0)和(0，1)的四级数据状态。状态(1，1)可代表擦除状态，状态(0，1)可代表大规模的(largely)编程状态。因为随着从状态(1，1)变成状态(0，1)，存储的电荷变多，对应的存储器的阈值电压可增大。
根据示例实施例，两个最高有效位(MSB)可被存储在上存储器晶体管中，两个最低有效位(LSB)可被存储在下存储器晶体管中。这样，可通过这对相邻的上存储器晶体管和下存储器晶体管来存储数据中的四位。即，数据中的四位可被存储在4F2的面积中，因此，可实现1位/1F2的数据处理。
图5和图7是示出了通过仿真获得的电位的示例分布的剖视图，这些图有助于解释非易失性存储器装置的示例实施例的读取操作。图6和图8是示出了通过仿真获得的电流密度的示例分布的剖视图，这些图有助于解释非易失性存储器装置的示例实施例的读取操作。图5至图8的非易失性存储器装置生动地示出了图2的非易失性存储器装置中的一条位线的存储器晶体管的一些部分。在描述图5至图8的过程中，可参照图1和图2。然而，与图4不同的是，图5至图8还包括一条代替串擦除线SEL的下字线。
在图5至图8中，包括第二上字线WLU2的存储器晶体管处于状态(1，1)，包括第二下字线WLL2的存储器晶体管处于状态(0，1)。例如，图5和图6代表读取状态(1，1)的操作，图7和图8代表读取状态(0，1)的操作。
参照图5，向所选择的第二上字线WLU2施加读取电压VRE，向没有被选择的其它字线WLU1、WLU3、WLU4、WLL1、WLL2和WLL3施加导通电压VPA。读取电压VRE可以是能够在擦除状态下导通存储器晶体管的电压，例如，读取电压VRE为大约0V，以使状态(1，1)与状态(0，1)区分开。可以向位线BL施加电压以测定电流的流动。
参照图6，可以理解，高电流密度区(即，导通区ON)可使电流沿着位线的方向流经半导体层100。根据仿真，如果向位线BL施加大约0.8V的电压，则期望大约10-5A的导通电流(on-current)流过位线BL。因此，由仿真结果明白的是，第二上字线WLU2下方的上电荷存储层120a的数据状态是(1，1)。
此外，如参照图3所述，由仿真结果可以确定的是，可通过边缘场(FF)在半导体层100的第一区105中形成沟道107。
参照图7，向所选择的第二下字线WLL2施加读取电压VRE，向没有被选择的其它字线WLU1、WLU2、WLU3、WLU4、WLL1和WLL3施加导通电压VPA。读取电压可以是能够在编程状态下导通存储器晶体管的电压，例如，读取电压VRE为大约0V，以使状态(0，1)与状态(1，1)区分开。然而，可选择另一读取电压，以使状态(0，1)与状态(1，0)或状态(0，0)区分开。可以向位线BL施加电压以测定电流的流动。
参照图8，示出了低电流密度区(即，截止区OFF)中断高电流密度区，而使电流沿着位线BL的方向的流动中断。根据仿真，如果向位线BL施加大约0.8V的电压，则预期大约10-11A的截止电流(off-current)流过位线BL。结果表明，第二下字线WLL2下方的下电荷存储层120b的数据状态是(0，1)。
上述的对于第二上字线WLU2和第二下字线WLL2的读取操作可应用于其它字线。可通过从上字线WLU1、WLU2、WLU3、WLU4和下字线WLL1、WLL2和WLL3中选择一条字线来执行读取操作。此外，虽然到目前为止示出了状态(1，1)和状态(0，1)作为例子，但是可通过改变读取电压VRE而将上述描述应用于状态(1，0)和状态(0，0)。
图9是示出了通过仿真获得的电位的示例分布的剖视图，该图有助于解释非易失性存储器装置的示例实施例的擦除操作。图9的非易失性存储器装置生动地示出了图2的非易失性存储器装置中的一条位线的存储器晶体管的一些部分，因此，在描述图9的过程中，可参照图1和图2。
参照图9，可通过向串擦除线SEL施加擦除电压VER并将上字线WLU1、WLU2、WLU3、WLU4和下字线WLL1、WLL2接地(GND)，基本同时擦除存储在上电荷存储层120a和下电荷存储层120b中的数据。例如，如果擦除电压VER为正电压(例如，大约18V)，则半导体层100的第一区105中的空穴可与上电荷存储层120a和下电荷存储层120b中的电子结合。
非易失性存储器装置的示例实施例的集成度会高于传统的非易失性存储器装置的集成度。例如，因为在半导体层的相对侧上的上控制栅电极和下控制栅电极交替地设置，所以非易失性存储器装置的示例实施例的集成度可以与传统的非易失性存储器装置的集成度的大约两倍一样高。
此外，在非易失性存储器装置的示例实施例中，可以从存储器晶体管中省略源漏区，从而提高了集成度。
此外，在非易失性存储器装置的示例实施例中，可通过利用MLC操作方法来实现1位/1F2的数据处理。
虽然已经在附图和上面的描述中具体示出了示例实施例，但是本领域的普通技术人员应该理解，在不脱离该公开的精神和范围的情况下，在此可以进行形式和细节方面的各种改变。

Claims (22)

1.一种非易失性存储器装置，包括：
至少一层半导体层；
多个上控制栅电极，布置在至少一层半导体层的一部分的上方；
多个下控制栅电极，布置在至少一层半导体层的一部分的下方，所述多个上控制栅电极和所述多个下控制栅电极交替地设置；
多个上电荷存储层，置于至少一层半导体层和上控制栅电极之间；
多个下电荷存储层，置于至少一层半导体层和下控制栅电极之间。
2.如权利要求1所述的非易失性存储器装置，还包括电连接到至少一层半导体层的至少一个串擦除电极。
3.如权利要求2所述的非易失性存储器装置，其中，至少一个串擦除电极布置在多个上控制栅电极和多个下控制栅电极中的一个的外侧。
4.如权利要求1所述的非易失性存储器装置，还包括：
至少一个串选择电极和至少一个源极选择电极，形成在至少一层半导体层的上方和下方中的一个位置，并布置在多个上控制栅电极的两个外侧和多个下控制栅电极的两个外侧上。
5.如权利要求4所述的非易失性存储器装置，还包括：
至少一个源漏区，限定在至少一个串选择电极的两侧和至少一个源极选择电极的两侧的至少一层半导体层中。
6.如权利要求5所述的非易失性存储器装置，其中，至少一个源漏区被限定在至少一层半导体层的在多个上控制栅电极的外侧和多个下控制栅电极的外侧的部分处。
7.如权利要求5所述的非易失性存储器装置，其中，至少一层半导体层的所述一部分掺杂有第一导电类型的杂质，至少一个源漏区掺杂有与第一导电类型相反的第二导电类型的杂质。
8.如权利要求1所述的非易失性存储器装置，其中，多个上控制栅电极中的每个的宽度和多个下控制栅电极中的每个的宽度相等。
9.如权利要求1所述的非易失性存储器装置，其中，多个上控制栅电极中的每个的宽度、多个下控制栅电极中的每个的宽度、上控制栅电极之间的间隔和下控制栅电极之间的间隔均相同。
10.如权利要求1所述的非易失性存储器装置，还包括：
多个上隧穿绝缘膜，置于至少一层半导体层和多个上电荷存储层之间；
多个下隧穿绝缘膜，置于至少一层半导体层和多个下电荷存储层之间；
多个上阻挡绝缘膜，置于多个上电荷存储层和多个上控制栅电极之间；
多个下阻挡绝缘膜，置于多个下电荷存储层和多个下控制栅电极之间。
11.如权利要求1所述的非易失性存储器装置，其中，至少一层半导体层用作至少一条位线的一部分，多个上控制栅电极和多个下控制栅电极按NAND结构布置。
12.如权利要求1所述的非易失性存储器装置，其中：
至少一层半导体层是按行布置的多层半导体层；
多个上控制栅电极按列布置在多层半导体层的上方；
多个下控制栅电极按列布置在多层半导体层的下方，并且多个上控制栅电极和多个下控制栅电极交替地设置；
多个上电荷存储层置于多层半导体层的每层和上控制栅电极之间；
多个下电荷存储层置于多层半导体层的每层和下控制栅电极之间。
13.如权利要求12所述的非易失性存储器装置，还包括：
多条上字线，连接布置在同一列的多个上控制栅电极；
多条下字线，连接布置在同一列的多个下控制栅电极。
14.如权利要求12所述的非易失性存储器装置，还包括电连接到多个半导体层的多个串擦除电极。
15.如权利要求14所述的非易失性存储器装置，还包括连接多个串擦除电极的串擦除线。
16.如权利要求14所述的非易失性存储器装置，还包括连接多个半导体层的端部的共源极线。
17.一种操作权利要求1所述的非易失性存储器装置的方法，所述方法包括如下步骤：
选择多个上控制栅电极和多个下控制栅电极中的用于编程的一个控制栅电极，并且通过向从多个上控制栅电极和多个下控制栅电极中的所选择的一个控制栅电极施加编程电压，对在上电荷存储层和下电荷存储层中的与从多个上控制栅电极和多个下控制栅电极中为编程所选择的一个控制栅电极对应的电荷存储层中的数据进行编程；
选择多个上控制栅电极和多个下控制栅电极中用于读取的一个控制栅电极，并且通过向所选择的上控制栅电极或所选择的下控制栅电极施加读取电压，从上电荷存储层和下电荷存储层中的与从多个上控制栅电极和多个下控制栅电极中为读取所选择的一个控制栅电极对应的电荷存储层读取数据。
18.如权利要求17所述的方法，还包括：
在对数据进行编程的过程中，向没有被选择用于编程的多个上控制栅电极和多个下控制栅电极施加导通电压。
19.如权利要求17所述的方法，还包括：
在对数据进行编程的过程中，将电连接到半导体层的串擦除电极接地。
20.如权利要求17所述的方法，还包括：
在对数据进行读取的过程中，向没有被选择用于读取的多个上控制栅电极和多个下控制栅电极施加导通电压；
测定流过半导体层的电流。
21.如权利要求17所述的方法，还包括：
通过向电连接到半导体层的串擦除电极施加擦除电压，同时擦除存储在上电荷存储层和下电荷存储层中的数据。
22.如权利要求21所述的方法，还包括：
在擦除过程中，将上控制栅电极和下控制栅电极接地。
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