JP5706077B2 - 半導体素子とその製造及び動作方法 - Google Patents
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Description
第1電荷トラップ層CT1の上側の第1ブロッキング絶縁層BL1上に第1コントロールゲートG1が備えられうる。第1コントロールゲートG1はAuやパラジウム(Pd)のような金属や、金属酸化物または導電性不純物が高濃度ドーピングされた半導体で形成されうる。
C1 チャンネル層
n1 第1ナノ構造体
L1 非疎水性層
L2 疎水性層
S1 ソース電極
D1 ドレイン電極
CT1 第1電荷トラップ層
n2 第2ナノ構造体
L10 第1層
L20 第2層
L30 第3層
Claims (17)
- 第1ナノ構造体を含むチャンネル層と、
前記チャンネル層の両端に各々接続されるソース及びドレインと、
前記チャンネル層上に備えられる第1トンネル絶縁層と、
前記第1トンネル絶縁層上に備えられ、前記第1ナノ構造体と異なる第2ナノ構造体を含む第1電荷トラップ層と、
前記第1電荷トラップ層上に備えられる第1ブロッキング絶縁層と、
前記第1ブロッキング絶縁層上に備えられた第1コントロールゲートと
を含み、
前記第1ナノ構造体はナノワイヤーであり、前記第2ナノ構造体はナノパーティクルであり、
前記チャンネル層は親水性層上に備えられ、前記チャンネル層の周りの前記親水性層上に疎水性層が備えられ、前記疎水性層上に前記ソース及び前記ドレインが備えられる、
半導体素子。 - 前記第1ナノ構造体は双極性を有することを特徴とする請求項1に記載の半導体素子。
- 前記第1トンネル絶縁層は、
前記チャンネル層、前記ソース及び前記ドレインを覆う第1の絶縁層と、
前記ソース及び前記ドレイン間の前記チャンネル層の上側の前記第1の絶縁層上に形成された、前記第2ナノ構造体に対して吸着性を有する第2の絶縁層と
を含むことを特徴とする請求項1または2に記載の半導体素子。 - 前記第1トンネル絶縁層は更に、前記第2の絶縁層が形成される領域以外の前記第1の絶縁層の領域上に、前記第2ナノ構造体に対して吸着性を有しない第3の絶縁層を含むことを特徴とする請求項3に記載の半導体素子。
- 前記チャンネル層と離隔される第2コントロールゲートをさらに含み、
前記第1及び第2コントロールゲートの間に前記チャンネル層が備えられることを特徴とする請求項1ないし4の何れか一項に記載の半導体素子。 - 前記チャンネル層と前記第2コントロールゲートとの間に備えられる第2電荷トラップ層と、
前記チャンネル層と前記第2電荷トラップ層との間に備えられる第2トンネル絶縁層と、
前記第2電荷トラップ層と前記第2コントロールゲートとの間に備えられる第2ブロッキング絶縁層と
をさらに含むことを特徴とする請求項5に記載の半導体素子。 - 前記第2電荷トラップ層はナノパーティクルを含むことを特徴とする請求項6に記載の半導体素子。
- 当該半導体素子はトランジスタまたは不揮発性メモリ素子であることを特徴とする請求項1ないし7の何れか一項に記載の半導体素子。
- 基板上に第1ナノ構造体を含むチャンネル層を形成する段階と、
前記チャンネル層の両端に各々接続されるソース及びドレインを形成する段階と、
前記チャンネル層上に第1トンネル絶縁層を形成する段階と、
前記第1トンネル絶縁層上に前記第1ナノ構造体と異なる第2ナノ構造体を含む第1電荷トラップ層を形成する段階と、
前記第1電荷トラップ層上に第1ブロッキング絶縁層を形成する段階と、
前記第1ブロッキング絶縁層上に第1コントロールゲートを形成する段階と
を含み、
前記第1ナノ構造体はナノワイヤーであり、前記第2ナノ構造体はナノパーティクルであり、
前記チャンネル層を形成する段階は、
前記基板上に非疎水性層を形成する段階と、
前記非疎水性層上に前記非疎水性層の第1領域を露出させる開口部を有する疎水性層を形成する段階と、
前記開口部により露出された前記第1領域に多数の前記第1ナノ構造体を吸着させる段階と
を含む、
半導体素子の製造方法。 - 前記第1ナノ構造体は双極性を有することを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記第1トンネル絶縁層を形成する段階は、
前記チャンネル層、前記ソース及び前記ドレインを覆う絶縁層を形成する段階と、
前記ソース及び前記ドレイン間の前記チャンネル層の上側の前記絶縁層上に前記第2ナノ構造体を吸着する吸着層を形成する段階と
を含むことを特徴とする請求項9または10に記載の半導体素子の製造方法。 - 前記絶縁層を形成する段階と前記吸着層を形成する段階との間に、
前記絶縁層の前記吸着層形成領域以外の領域上に前記第2ナノ構造体を吸着しない非吸着層を形成する段階をさらに含むことを特徴とする請求項11に記載の半導体素子の製造方法。 - 前記チャンネル層と離隔される第2コントロールゲートを形成する段階をさらに含み、
前記第1及び第2コントロールゲート間に前記チャンネル層が備えられることを特徴とする請求項9ないし12の何れか一項に記載の半導体素子の製造方法。 - 前記第2コントロールゲートと前記チャンネル層との間に第2電荷トラップ層を形成する段階と、
前記第2電荷トラップ層と前記チャンネル層との間に第2トンネル絶縁層を形成する段階と、
前記第2コントロールゲートと前記第2電荷トラップ層との間に第2ブロッキング絶縁層を形成する段階と
をさらに含むことを特徴とする請求項13に記載の半導体素子の製造方法。 - 請求項1ないし8の何れか一項に記載の半導体素子を動作させる方法において、
前記第1電荷トラップ層に電荷をトラップさせる段階を含む方法。 - 前記電荷は電子または正孔であることを特徴とする請求項15に記載の方法。
- 請求項6又は7に記載の半導体素子を動作させる方法において、
前記第1電荷トラップ層に電荷をトラップさせる段階と、
前記第2電荷トラップ層に電荷をトラップさせる段階と
を含むことを特徴とする方法。
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