CN1244156C - 非易失性半导体存储器件及其制造方法和操作方法 - Google Patents

非易失性半导体存储器件及其制造方法和操作方法 Download PDF

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CN1244156C CNB021416117A CN02141611A CN1244156C CN 1244156 C CN1244156 C CN 1244156C CN B021416117 A CNB021416117 A CN B021416117A CN 02141611 A CN02141611 A CN 02141611A CN 1244156 C CN1244156 C CN 1244156C
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Abstract

一种非易失性半导体存储器件，它具有单元，单元包括在半导体衬底的表面层上形成的漏扩散区和源扩散区、在漏扩散区和漏扩散区之间形成的第一绝缘膜、在第一绝缘膜上形成的浮栅、在浮栅上形成的第二绝缘膜、在第二绝缘膜上形成的第一控制栅、在第一控制栅及其侧壁上和浮栅侧壁上形成的第三绝缘膜、在第一控制栅上形成并以第三绝缘膜置于其中的第二控制栅。

Description

非易失性半导体存储器件及其制造方法和操作方法
技术领域
本发明涉及非易失性半导体存储器件、其制造方法及其操作方法。具体地，本发明涉及具有浮栅并且可以电重写的非易失性半导体存储器件、其制造方法及其操作方法。
背景技术
本专利申请涉及于2001年8月31日提交的申请号为2001-264158的日本专利申请，根据35 USC§119要求其优先权，其专利公开物全部引用以供参考。
作为现有的技术，如图1A和图1B所示的一种构造(单个源与漏的构造)是已知的。图中，参考数字1、2A、2B、4、5、7A、BL和WL分别标出半导体衬底、漏扩散区、源扩散区、浮栅、用于元件隔离的氧化膜、控制栅引线、位线和字线。在此构造中，因为对于沟道长度方向邻近的单元中的每个单元都必须有一对杂质区，则存在着存储单元面积变大的问题。
鉴于上述问题，已经提出使用虚地阵列结构的非易失性半导体存储器，称作ACT(非对称无接触晶体管)(Asymmetrical contactlessTransistor)型快速存储器(美国专利No.5,877,054)。这种存储器的截面图和阵列结构示于图2A和图2B。
ACT型存储单元具有n沟道晶体管结构，它包括轻掺杂的源扩散区2B1和2B2、重掺杂的漏扩散区2A1和2A2，浮栅4、以及在浮栅4上用作字线的控制栅引线7A。如图2B的构造图所示，这种阵列造构采取了虚地结构，其中源扩散区2B1和漏扩散区2A1有一个共同共享的杂质扩散区域。在源和漏扩散区中杂质浓度的非对称分布允许有一个简单的虚地结构，在此结构中，在写操作和擦除操作时都可利用FN隧道现象。而且，由于硼离子注入，存储单元仅借助PN隔离在相邻的字线之间是元件隔离的，勿需场氧化膜。也就是说，存储单元可适于更高的集成度。图中，参考数字6标示ONO叠积膜。
然后，将示出ACT型存储单元的工作原理。在写操作时，首先，由于在漏侧的FN隧道现象，电子从浮栅被抽取出来，并进入到漏扩散区，因此阈值电压变低。例如，对一选定单元进行写操作，就把分别为-12V和+4V的电压加在选定的控制栅引线和漏扩散区上，由此阈值电压被降到1V至2V之间。此时，加在非选定邻近单元的n-源扩散区侧上的隧道氧化膜上的电场变得比加在n+区漏扩散区侧上的隧道氧化膜上的电场要小。这是因为，在紧靠具有n-导电性的源扩散区侧上的隧道氧化膜的下面，有耗尽层。因此，不会对在同一控制栅引线上的邻近非选定单元进行写操作。这就是为什么可以利用FN隧道现象进行写操作并可以实现虚地结构的原因。
在擦除操作时，当分别为+10V和-8V的电压加到选定的控制栅引线和一个半导体衬底/杂质扩散层上，由于沟道区的FN隧道现象，电子从半导体衬底注入到浮栅上，并由此阈值电压升高到4V或更高。擦除操作可针对每个块或每个控制栅引线进行。
在读操作时，控制栅引线电压、漏电压和源电压分别置为+3V、+1V和0V，并根据单元电流是否流动确定选定单元是处于写状态还是处于擦除状态。
在图2A和图2B中，因为由于非对称源和漏结构，位线中的杂质浓度必需分为n-区和n+区，因此与单一源和漏的构造相比存在制造困难。
在写操作过程中，当电子从浮栅抽取出来，并借助FN隧道现象进入漏扩散区侧时，由于带间隧道现象，会产生电子-空穴对。随后，流入半导体衬底的那部分空穴，在被耗尽层加速并获得大的能量后，受电场(浮栅的负电势)沿纵向方向牵引，最后被隧道氧化膜俘获。由于这种俘获，隧道氧化膜变坏，并且由此耐用性及数据存储特性的可靠性变坏。因此，在高速写操作时还存在问题，不能保持高可靠性。
而且，因为读特性显著受到沿横向透过邻近单元的漏电流的影响，很难获得严格的阈值分布，也就是说多值存储较困难，这是存在的另一个问题。
另外，作为另一种非易失性半导体存储器件，提出了一种构造，如图3A和图3B所示，作为字线的控制栅被分为两个并平行置于浮栅上(相应于图中的7A1和7A2)，(日本未审查的专利公开号HEI 7(1995)-312394)。然而，由于两个控制栅平行置于浮栅上，两者间置有第二栅绝缘膜，存在单元面积变大的问题，导致实现高集成度的困难。
发明内容
根据本发明，提供一种非易失性半导体存储器件，它包括：
在半导体衬底表面层上形成的一个漏扩散区和一个源扩散区；
在源扩散区和漏扩散区之间形成的第一绝缘膜；
在第一绝缘膜上形成的浮栅；
在浮栅上形成的第二绝缘膜；
在第二绝缘膜上形成的第一控制栅；
在第一控制栅及其一侧壁和浮栅侧壁上形成的第三绝缘膜；以及
在第一控制栅上形成的第二控制栅，并有第三绝缘膜位于其间。
另外，根据本发明，提供一种制造非易失性半导体存储器件的方法，包括单元的形成，单元的形成包括以下的步骤：
(a)在半导体衬底上依此次序叠积第一绝缘膜和第一导体膜，并通过处理此第一导体膜形成浮栅；
(b)在浮栅上依此次序叠积第二绝缘膜和第二导体膜，并通过处理此第二导体膜形成第一控制栅；
(c)用第一控制栅作为掩模，在半导体衬底的表面层中注入杂质，从而形成漏扩散区和源扩散区；
(d)在第一控制栅及其一侧壁上和浮栅的侧壁上形成第三绝缘膜；
(e)在第三绝缘膜上叠积第三导体膜，并通过处理此第三导体膜，在第一控制栅上形成第二控制栅，并有第三绝缘膜位于其间。
再者，根据本发明，提供一种对非易失性半导体存储器件进行操作的方法，该器件包括沿着沟道长度方向和沟道宽度方向的多个单元，其中沿沟道长度方向或沿沟道宽度方向连续的一行单元的第一控制栅共同共享为一条第一控制栅引线，而沿着垂直于第一控制栅引线的方向连续的一行单元的第二控制栅共同共享为一条第二控制栅引线；
(A)非易失性半导体存储器件的写方法，包括在选定单元的第一控制栅引线及第二控制栅引线加上预定的正电压，并把半导体衬底接地，由此把电子从半导体衬底注入到选定单元的浮栅中，从而进行写操作；或者在选定单元的第一控制栅引线及第二控制栅引线加上预定的负电压，并把半导体衬底接地，由此把选定单元浮栅中的电子注入到半导体衬底中，从而进行写操作；
(B)非易失性半导体存储器件的写方法，包括在选定单元的第一控制栅引线及第二控制栅引线上加上预定的正电压，在半导体衬底上加上低于上述正电压的一个电压，而在选定单元的位线上加上基本上与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把电子从半导体衬底注入选定单元的浮栅以进行写操作；或在选定单元的第一控制栅引线及第二控制栅引线上加上预定的负电压，并在半导体衬底上加上一个高于上述负电压的电压，而在选定单元的位线上加上一个基本上与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把选定单元浮栅上的电子注入到半导体衬底中以进行写操作；
(C)非易失性半导体存储器件的擦除方法，包括在选定单元的第一控制栅引线上加上预定的负电压，并把半导体衬底接地，从而把选定单元浮栅上的电子注入到半导体衬底中，以进行擦除操作；或在选定单元的第一控制栅引线上加上预定的正电压，并把半导体衬底接地，从而把电子从半导体衬底注入到选定单元的浮栅上以进行擦除操作；
(D)非易失性半导体存储器件的擦除方法，包括在选定单元的第一控制栅引线上加上一预定的负电压，并在半导体衬底上加上一个高于上述负电压的电压，而在选定单元的位线上加上一个基本上与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把电子从选定单元浮栅注入半导体衬底中以进行擦除操作；或者在选定单元的第一控制栅引线上加上一预定的正电压，并在半导体衬底上加上低于上述正电压的一个电压，而在选定单元的位线上加上一个基本与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把电子从半导体衬底注入到选定单元的浮栅中以进行擦除操作；
(E)非易失性半导体存储器件的擦除方法，包括在选定单元的第二控制栅引线上加上一预定负电压，并把半导体衬底接地，从而把电子从选定单元的浮栅注入到半导体衬底中以进行擦除操作；或者在选定单元的第二控制栅引线上加上一预定正电压，并把半导体衬底接地，从而把电子从半导体衬底注入到选定单元的浮栅中以进行擦除操作；
(F)非易失性半导体存储器件的擦除方法，包括在选定单元的第二控制栅引线上加上一预定负电压，在半导体衬底上加上一个高于上述负电压的电压，并在选定单元的位线上加上一个基本与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把选定单元浮栅上的电子注入到半导体衬底中以进行擦除操作；或者在选定单元的第二控制栅引线上加上一预定的正电压，在半导体衬底上加上一个低于上述正电压的电压，并在选定单元的位线上加上一个基本与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把电子从半导体衬底注入到选定单元的浮栅中，以进行擦除操作；
(G)非易失性半导体存储器件的擦除方法，包括在选定单元的第一控制栅引线和第二控制栅引线上加上一预定负电压，并把半导体衬底接地，从而把电子从选定单元的浮栅注入到半导体衬底中，以进行擦除操作；或者在选定单元的第一控制栅引线和第二控制栅引线上加上一预定的正电压，并把半导体衬底接地，从而把电子从半导体衬底注入到选定单元的浮栅中，以进行擦除操作；
(H)非易失性半导体存储器件的擦除操作方法，包括在选定单元的第一控制栅引线和第二控制栅引线上加上一预定的负电压，在半导体衬底上加上一个高于上述负电压的电压，并在选定单元的位线上加上一个基本与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把电子从选定单元的浮栅注入到半导体衬底中，以进行擦除操作；或者在选定单元的第一控制栅引线和第二控制栅引线上加上一预定的正电压，在半导体衬底上加上一个低于上述正电压的电压，并在选定单元的位线上加上一个基本与加在半导体衬底上的电压相同的电压，或把该位线断开，从而把电子从半导体衬底注入到选定单元的浮栅中，以进行擦除操作；
(I)非易失性半导体存储器件的读方法，包括在选定单元的第二控制栅引线上加上以及在相应于选定单元源扩散区的位线上加上一预定正电压，并把相应于选定单元漏扩散区的位线接地，从而进行读操作；
(J)非易失半导体存储器件的读方法，包括在选定单元的第一控制栅引线和第二控制栅引线和相应于选定单元源扩散区的位线上提供一预定的正电压，并将相应于选定单元漏扩散区的位线接地，从而进行读操作；
(K)非易失性半导体存储器件的读方法，包括在选定单元的第二控制栅引线上加上一预定的正电压，在奇数编号的第一控制栅引线以及相应于奇数编号漏扩散区的位线加上一正电压，并把偶数编号的第一控制栅引线以及相应于偶数编号的源扩散区的位线接地，从而读出选定单元中的奇数编号单元；然后，当在选定单元的第二控制栅引线上加上一预定正电压，在偶数编号的第一控制栅引线以及相应于偶数编号的漏扩散区的位线上加上一个正电压，并把奇数编号第一控制栅引线和相应于奇数编号的源扩散区的位线接地，从而读出选定单元中的偶数编号单元。
根据本发明，提供一种非易失性半导体存储器件，包括一存储单元，存储单元包括：
在半导体衬底表面层上形成的漏扩散区和源扩散区；
在源扩散区和漏扩散区之间形成的第一绝缘膜；
在第一绝缘膜上形成的浮栅；
在浮栅上形成的第二绝缘膜；
在第二绝缘膜上形成的第一控制栅；
在第一控制栅及其侧壁上和浮栅侧壁上形成的第三绝缘膜；以及
在第一控制栅上面形成的第二控制栅，以第三绝缘膜介于其间；
其中漏扩散区和源扩散区具有相互对称的结构；并且
该存储器件包括沿沟道长度方向的多个单元，其中一个单元的源扩散区与在沟道长度方向上与所述一个单元邻近的另一个单元的漏扩散区共同共享为一条位线；以及
该存储器件包括沿沟道长度方向和沿沟道宽度方向的多个单元，其中，沿沟道长度或宽度方向连续的一行单元的第一控制栅共同共享为一条第一控制栅引线，而沿着垂直于第一控制栅引线方向连续的一行单元的第二控制栅共同共享为一条第二控制栅引线。
根据本发明，提供一种制造上述非易失性半导体存储器件的方法，包括存储单元的形成，存储单元的形成包括步骤：
(a)在半导体衬底上依第一绝缘膜和第一导体膜的次序对其进行叠积，并通过处理第一导体膜形成浮栅；
(b)在浮栅上依第二绝缘膜和第二导体膜的次序对其进行叠积，并通过处理第二导体膜形成第一控制栅；
(c)以第一控制栅作为掩模，在半导体衬底的表面层中注入杂质，从而形成漏扩散区和源扩散区；
(d)在第一控制栅及其侧壁上和浮栅侧壁上形成第三绝缘膜；以及
(e)在第三绝缘膜上叠积第三导体膜，并通过处理该第三导体膜，在第一控制栅上形成第二控制栅，第三绝缘膜介于其间。
在此后给出的详细描述中，本专利申请的这些目的和其它目的将会更加明显。然而，应该明白详细描述和特例仅借助给出，尽管它们说明本发明优选的实施例，因为对于本领域技术人员而言，可以从这些详细说明中明白本发明精神与范围内的许多变化与修改。
附图说明
图1(A)和图1(B)分别是现有技术的非易失性半导体存储器件的截面示意图和电路图；
图2(A)和图2(B)分别是现有技术的非易失性半导体存储器件的截面示意图和平面示意图；
图3是现有技术的非易失性半导体存储器件的截面示意图；
图4是按照本发明的非易失性半导体存储器件的平面示意图；
图5(A)和图5(B)是图4的非易失性半导体存储器件的截面示意图；
图6是按照本发明的非易失性半导体存储器件的平面示意图；
图7(A)至图7(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图8(A)至图8(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图9(A)至9(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图10(A)至图10(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图11(A)至图11(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图12(A)至图12(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图13(A)至图13(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图14(A)至图14(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图15(A)至图15(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图16(A)至图16(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图17(A)至图17(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图。
图18(A)至图18(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图19(A)至图19(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图20(A)至图20(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图21(A)至图21(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图22(A)至图22(D)是图示按照本发明的非易失性半导体存储器件的生产工艺的截面示意图；
图23是按照本发明的非易失性半导体存储器件的等效电路图；
图24(A)和图24(B)示出非易失性半导体存储器件的操作方法。
具体实施方式
本发明的非易失性半导体存储器件的构造将参考其制造方法给予解释。
首先，(a)在一半导体衬底上依此次序叠积第一绝缘膜和第一导体膜，其后处理此第一导体膜，从而形成浮栅。
对于半导体衬底，一般使用硅衬底。半导体衬底可以具有P型或n型导电性。在半导体衬底上形成的第一绝缘膜一般由氧化硅膜制成。当衬底是硅衬底时，氧化硅膜可以用热氧化法形成。另外，这也可以用CVD法或溅射法形成。第一绝缘膜起着隧道绝缘膜的作用。
对于第一导体膜，可以使用诸如多晶硅、硅化物等的硅膜，或使用诸如铝、铜等金属膜。当用已知的方法，如或湿腐蚀法处理第一导体膜时，它可被形成浮栅。
其次，(b)在浮栅上依此次序叠积第二绝缘膜和第二导体膜，接着处理第二导体膜，从而形成第一控制栅。
对于第二绝缘膜，可以使用氧化硅、氮化硅及其叠积的膜。另外，可以使用由氧化硅膜-氮化硅膜-氧化硅膜制成的ONO膜。形成第二绝缘膜的方法不限于特定的一种方法。可以使用热氧化法、CVD法和溅射法等。
对于第二导体膜，可以使用诸如例如多晶硅、硅化物等基于硅的膜，以及诸如铝、铜等金属膜。使用诸如例如干或湿腐蚀等已知的方法进行处理，第二导体膜可被形成为第一控制栅。
其次，(c)以第一控制栅作为掩模，在半导体衬底的表面层注入杂质，从而形成漏扩散区和源扩散区。在本发明中，勿需象在现有的ACT型非易失性半导体存储器件中那样，把扩散区分为杂质浓度不同的两个区。
作为被注入的杂质，可引用象磷、砷等N型杂质和象硼等P型杂质。取决于被注入杂质的种类，注入条件是不同的。
另外，漏扩散区和源扩散区可以有相互对称的结构。
然后，(d)在第一控制栅及其一侧壁上和浮栅的侧壁上形成第三绝缘膜。
对于第三绝缘膜，可以使用氧化硅膜、氮化硅膜及其叠积膜。另外，可使用由氧化硅膜-氮化硅膜-氧化硅膜组成的ONO膜。形成第三绝缘膜的方法不限于特别的一种，可以使用CVD法、溅射法等。
然后，(e)在第三绝缘膜上叠积第三导体膜，接着处理第三导体膜，从而在第一控制栅上形成第三绝缘膜置于其间的第二控制栅。
对于第三导体膜，可以使用诸如例如多晶硅、硅化物等的基于硅的膜，或诸如铝、铜等的金属膜。用诸如例如湿或干腐蚀法的已知方法处理，第三导体膜可形成为第二控制栅。
在把第三导体膜处理成第二控制栅时，优选用有侧壁隔离垫的掩膜进行。由此，在有源区与第二控制栅之间的未对齐边缘可以做得宽一些。
使用前述工艺，可以形成本发明的一个基本单元。
在前述单元中，优选把第一控制栅和第二控制栅分别连接到行解码器和列解码器，并使浮栅、第一和第二控制栅处于电容耦合。
另外，多个单元可以沿着沟道长度方向或沟道宽度方向排列。例如，沟道长度方向可有多个单元，一个单元的源扩散区可以与沿沟道长度方向上毗邻该一个单元的另一单元的漏扩散区共同共享为一条位线。或者，沟道长度方向和沟道宽度方向的每个方向都有多个单元，其中沿沟道长度方向或沿沟道宽度方向连续的一列单元的第一控制栅可共同共享为一条第一控制栅引线，而沿垂直于第一控制栅引线方向连续的一行单元的第二控制栅共同共享为一条第二控制栅引线。
在沿沟道宽度方向有多个单元时，可优选包括，在工艺(a)之后和工艺(b)之前，借助浅沟槽隔离(STI)法(shallow-trenchisolation)，在浮栅之间的半导体衬底中形成元件隔离区的工艺；以及在工艺(b)之后和工艺(c)之前，除去此元件隔离区的工艺，使得构成邻近单元的源扩散区和漏扩散区可以共同共享为一条位线。
通过恰当调节加在第一控制栅、第二控制栅、源扩散区、漏扩散区和衬底上的电压，从而使电子从衬底注入到浮栅或从浮栅注入到衬底，可以进行对本发明的非易失性半导体存储器件的写操作。
另一方面，通过恰当调节加在第一控制栅、第二控制栅、源扩散区、漏扩散区和衬底上的电压，可以进行擦除操作，当写操作借助从衬底向浮栅注入电子进行时，擦除操作通过从浮栅向衬底注入电子进行；或者，当写操作借助从浮栅向衬底注入电子进行时，擦除操作靠从衬底向浮栅注入电子进行。
另外，同恰当调节加在第一控制栅、第二控制栅、源扩散区、漏扩散区和衬底上的电压，随后确定是否有电流流过该单元，就可以进行读操作。
在下面的实施例中，将具体解释包括上述写操作、擦除操作和读操作的操作方法。
实施例
下面将参考附图解释本发明。
本发明的非易失性半导体存储器件的一个例子的布局图示于图4中，图5A示出了沿连接在列解码器上的第一控制栅的方向(X方向)上X-X′处的剖面图，图5B示出了沿连接在行解码器上的第二控制栅方向(Y方向)上Y-Y′处的剖面图。图中，参考数字2标出了杂质扩散区，参考数字4标出了浮栅，参考数字5标出埋入式氧化膜，参考数字6标出ONO叠积层，参考数字7标出第二控制栅，参考数字8标出第一控制栅，而参考数字9标出氮化硅膜。
本发明的非易失性半导体存储器件的制造方法将参考图6及以下各图解释，其中，从图7A到图22A是沿X1-X1′方向线部分的剖面图，图7B到图22B是沿X2-X2′方向线部分的剖面图，图7C到图22C是沿Y1-Y1′方向线部分的剖面图，而图7D到图22D是沿Y2-Y2′方向线部分的剖面图。
在下面的实施例中，用硅衬底作半导体衬底，隧道氧化膜作第一绝缘膜，第一多晶硅层作为浮栅、ONO膜作为第二绝缘膜，第二多晶硅层作为第一控制栅，ONO膜作为第三绝缘膜，第三多晶硅层作为第二控制栅。
首先，如图7A到7D所示，具有第一导电类型的硅衬底11受到热氧化，由此形成了厚度基本上为10nm的隧道氧化膜12。然后，相继沉积第一多晶硅膜13(膜厚：50nm)和一层氮化硅膜14(膜厚：250nm)。
其次，如图8A至图8D所示，利用光刻技术通过图形化，形成光致刻蚀剂图案15。
然后，如图9A至9D所示，氮化硅膜14/第一多晶硅层13/隧道氧化膜12/硅衬底11所组成的复合层经过腐蚀，使得总的腐蚀深度可为275nm，随后除去光致刻蚀剂图案15。在这一过程中，如沿Y1-Y1′和Y2-Y2′的剖面图9C和9D所示，为形成STI区而形成了一个槽。第一多晶硅层13沿Y方向延伸。
然后，如图10A到图10D所示，氧化硅膜16被埋入到槽中，接着把它腐蚀到完全暴露出第一多晶硅层13。如沿Y1-Y1′和Y2-Y2′的剖面图图10C和图10D所示，浅沟槽隔离区被形成。这里，氮化硅膜14用作保护浮栅。
然后，如图11A到图11D所示，把氮化硅膜除去后，沉积由一层氧化硅膜17(膜厚：4～5nm)、一层氮化硅膜18(5～10nm)和一层氧化硅膜(5～10nm)制成的ONO膜。然后沉积一层厚度基本为50nm的第二多晶硅层20。
然后，如图12A到图12D所示，通过光刻技术形成光致刻蚀剂图案21(CG)。随后用腐蚀除去第二多晶硅层20/ONO膜19、18、17/第一多晶硅膜13/隧道氧化膜12组成的复合层。如沿着X1-X1′和X2-X2′的剖面图图12A和图12B所示，第一控制栅被形成，它同浮栅一样沿Y方向延伸。
然后，如图13A到图13D所示，用腐蚀把在浅沟槽区中埋入的氧化硅膜16除去，并在15kev和5×1014个/厘米2的注入条件下，实施As+离子注入。如沿着Y1-Y1′和Y 2-Y2′的剖面图图13C和图13D所示，离子注入被实施，使扩散区可以连接在一起。
然后，如图14A到图14D所示，把光致刻蚀剂图案21除去后，为恢复离子注入区的结晶度并激活被注入杂质，在800℃下进行30分钟的退火工艺。如沿着Y1-Y1′和Y2-Y 2′的剖面图图14C和图14D所示，位线22被形成。
然后，如图15A到图15D所示，再次为了埋浅沟槽区，沉积一层厚度在500nm～800nm的HDP氧化膜23。如沿着Y1-Y1′和Y2-Y2′的剖面图图15C和图15D所示，浅沟槽区已被埋入。
然后，如图16A到16D所示，把HDP氧化膜腐蚀回去，直至暴露出硅衬底11，并进行平面化。
然后，如图17A到17D所示，把一层氧化硅膜24(膜厚：4～5nm)、一层氮化硅膜25(5～10nm)和一层氧化硅膜26(5～10nm)叠积起来形成ONO膜。随后沉积第三多晶硅层27(150nm)和硅化钨膜28(150nm)。
然后，如图18A到图18D所示，沉积氮化硅膜29，膜厚为10～20nm。
然后，如图19A到图19D所示，在用光刻技术形通过图形化形成光致刻蚀剂图案30后，用腐蚀把氮化硅膜29除去。
然后，如图20A到图20D所示，在除去光致刻蚀剂图案30后，沉积氮化硅膜31，厚度为5～10nm，并实施RIE(反应离子腐蚀)(ReactiveIon Etching)。如沿着Y1-Y1′和Y2-Y2′的剖面图图20C和图20D所示，侧壁间隔垫被形成。它的形成是为了使第二控制栅引线与有源区之间的未对齐边缘宽一些。
然后，如图21A到图21D所示，利用侧壁间隔垫31，用腐蚀除去由硅化钨膜28/第三多晶硅层27组成的复合层。如沿Y1-Y1′和Y2-Y2′的剖面图图21C和图21D所示，第二控制栅被形成。
然后，如图22A到图22D所示，最后沉积一层BPSG(硼磷硅酸盐玻璃)保护膜32，厚度基本为1000nm。
按常规程序，随后要形成接触孔、形成铝电极等，由此提供了本发明的非易失性半导体存储器件。
本发明的非易失性半导体存储器件的写方法、擦除方法和读方法的一个例子将参考图23进行解释。操作电压条件示于表1。这里，第一控制栅叫做控制栅(CG)，而第二控制栅叫做字线(WL)。下面，在写操作和擦除操作中利用了沟道FN现象。沟道FN现象指的是电子在浮栅与衬底之间交换的现象。
                                                表1
Pgm1 Pgm2 Ers1 Ers2 Ers3 Ers4 Ers5 Ers6 Read1 Read2
  CG0   0V/F   0V/F   +15V   +10V   +30V   +15V   0V/F   0V/F   0V   0V
  CG1   0V/F   0V/F   +15V   +10V   +30V   +15V   0V/F   0V/F   0V   0V
  CG2   -15V   -10V   +15V   +10V   +30V   +15V   0V/F   0V/F   +3V   0V
  CG3   0V/F   0V/F   +15V   +10V   +30V   +15V   0V/F   0V/F   0V   0V
  WL0   -15V   -10V   +15V   +10V   0V/F   0V/F   +30V   +15V   +3V   +6V
  WLn   0V/F   0V/F   +15V   +10V   0V/F   0V/F   +30V   +15V   0V   0V
  MBL0   0V/F   +5V/F   0V/F   -5V/F   0V/F   -8V/F   0V/F   -8V/F   +1V   +1V
  MBL1   0V/F   +5V/F   0V/F   -5V/F   0V/F   -8V/F   0V/F   -8V/F   0V   +1V
  MBL2   0V/F   +5V/F   0V/F   -5V/F   0V/F   -8V/F   0V/F   -8V/F   +1V   +1V
  MBL3   0V/F   +5V/F   0V/F   -5V/F   0V/F   -8V/F   0V/F   -8V/F   0V   0V
  MBL4   0V/F   +5V/F   0V/F   -5V/F   0V/F   -8V/F   0V/F   -8V/F   +1V   0V
  Sub   0V   +5V   0V   -5V   0V   -8V   0V   -8Vu   0V   0V
  SG0   0V   +5/0V   0V   0V/-5V   0V   0V/-8V   0V   0V/-8V   +3V   +3V
  SG1   0V   +5/0V   0V   0V/-5V   0V   0V/-8V   0V   0V/-8V   +3V   +3V
(F＝0V浮置)
沟道FN写操作
块中的单元处于擦除状态，即所有阈值电压分布在4V或以上的范围。因此，在写操作时，只有在选定写的单元中，电子才选择性地从浮栅射出，从而把该单元的阈值电压降低到1V～2V。在图23中，将考虑存储单元20(M20)被写的情况。
把一个-15V的电压加在控制栅2(CG2)和字线0(WL0)上。在未选中的控制栅、未选中的字线和主位线0～4(MBL0～MBL4)中的每个上，加上0V或0V浮置电压，而在衬底和选中栅极0和1(SG0和SG1)上，加上0V电压。这时候，由于电容性耦合，浮栅上加有-10V或更高的电压(在GCR(栅耦合率)＝0.66时为-10.0V)。结果在浮栅和硅衬底之间的随道氧化膜上加上了一个高电压，由于FN隧道现象，电子从浮栅注入到硅衬底中，导致选定单元(M20)的阈值电压降低到1～2V，成为写状态。
与选定控制栅和字线连接的非选定单元(即图23中的M00，10，30和2n)，由于只有-10V或更小的电势(在GCR＝0.6时为-5.0V)加在浮栅上，因此不会因为FN隧道现象而射出电子。因此，写操作只对选定单元进行，选定单元位于选定控制栅和选定字线的交叉位置(表1中的Pgm1)。
另外，在写入期间，在衬底上加上+5V电压可进行写操作。这时，由于选定的控制栅电压和选定的字线电压变为-10V，输入写电压可以降低(表1中的Pgm2)。对每个未选定的控制栅和每个未选定的字线，加上0V电压或0V浮置电压，对于主位线0～4(MBL0～MBL4)、选定的栅0和1(SG0 0和1)，分别加上+5V和+5V或0V浮置和0V。
沟道FN擦除
此处的擦除操作指的是把电子从衬底中注入到浮栅中，从而把阈值电压提升到4V或更高。如图23，考虑对单元M00，10，20，30，0n，1n，2n和3n进行擦除操作的情况。
对每个控制栅(CG0～CG4)，加上+15V，并对每条字线(WL0～WLn)，加上+15V。对于主位线(MBL0～MBL4)，加上0V或0V浮置，对于衬底和浮栅(SG0和SG1)中的每个，加上0V。这时，由于电容性耦合，浮栅上加有+10V或更高的电压(当GCR＝0.66时为+10V)。结果，在浮栅和硅衬底之间的隧道氧化膜上加上了一个高电压，由于FN隧道现象，电子从硅衬底注入到浮栅中，从而该单元的阈值电压提升到4V或更高的擦除状态(表1中的Ers1)。
作为最小的擦除范围，这种擦除方法可以对每一位进行擦除操作。
另外，在擦除期间，在衬底上加入-5V的负电压，也能进行擦除操作。这时，选定的控制栅电压和选定的字线电压变为+10V，因此输入的擦除电压可被降低。对于主位线0～4(MBL0～MBL4)以及选定的栅极0和1(SG0和SG1)，分别加上-5V和0V，或0V浮置和-5V的电压(表1中的Ers2)。
此外，对每个控制栅(CG0～CG4)，加上+30V电压。对字线(WL0～WLn)和主位线(MBL0～MBL4)中的每条，加上0V，或0V浮置，而对衬底和选定的栅极(SG 0和SG1)中的每个，加上0V。这时，由于电容性耦合，浮栅上加有+10V(当GCR＝0.66时为+10V)。结果，在浮栅与硅衬底之间的隧道氧化膜上加上了一个高电压，由于FN隧道现象，电子从硅衬底注入到浮栅，从而该单元的阈值电压提升到4V或更高的擦除状态(表1中的Ers3)。
作为最小的擦除范围，这一擦除方法可以应用于每一条控制栅引线。
另外，在擦除期间，在衬底上加-8V的负电压也可以实施擦除操作。这时，由于选定的控制栅电压变为+15V，输入的擦除电压可被降低(表1中的Ers4)。对每条字线，加上0V或0V浮置，对主位线0～4(MBL0～MBL4)以及选定的栅0和1(SG0和SG1)，分别加上-8V和0V，或0V浮置和-8V。
再有，对每条字线(WL0～WLn)，加上+30V电压。对控制栅(CG0～CG4)和主位线(MBL0～MBL4)中的每个，加上0V或0V浮置，而对衬底和选定的栅(SG0和SG1)中的每个，加上0V。这时，由于电容性耦合，浮栅上加有+10V的电压(当GCR＝0.66时为+10V)。结果在浮栅和硅衬底之间的隧道氧化膜上加上了一个高电压，由于隧道FN现象，电子从硅衬底注入到浮栅，导致该单元的阈值电压提升到4V或更高的擦除状态(表1中的Ers5)。
作为最小的擦除范围，这一擦除方法可以应用于每条字线。
还有，在擦除期间，在衬底上加上-8V的负电压可进行擦除操作。在这种情况下，因为选定的字线电压变为+15V，输入的擦除电压可被降低(表1中的Ers6)。对每个控制栅，加上0V或0V浮置，对主位线(MBL0～MBL4)以及选定的栅极0和1(SG0和SG1)中的每个，分别加上-8V和0V，或0V浮置和-8V。
从如前所述的对本发明的非易失性半导体存储器件的重写方法(写操作和擦除操作)可知，无论电子的注入和电子射出都可以选择一位。也就是说，在本发明中，尽管写操作基于电子从衬底射出到浮栅，而擦除操作基于电子从衬底注入到浮栅，但擦除操作也可以基于电子的射出，写操作也可以基于电子的注入。
读
其次，考虑同时读出单元M00和M20的情况。对主位线MBL1和MBL3中的每个，加上0V，对主位线MBL0、MBL2和MBL4中的每个，加上1V，对控制栅0和2(CG0和CG2)，加上+3V，而字线0(WL0)的电压置为+3V。选定单元(M00和M20)是在写状态还是擦除状态可根据单元中十分有电流流动决定，也就是根据MBL0、MBL2和MBL4的电压是否从1V降低到0V决定。
另外，给主位线MBL1、MBL2和MBL3中的每个提高1V浮置，给主位线MBL3和MBL4中的每个加上0V，把字线0(WL0)的电压置为+6V。在这一状态下，选定单元(M20)是在写状态还是在擦除状态根据在该单元中是否有电流流动确定(表1中的Read2)。
在图24A中，示出了现有的虚地阵列的一个8周期读出操作，而在图24B中，示出了本发明的一个2周期读出操作。
在现有的操作中，在选定单元被读出时，一条字线被预充电到+3V，一条选中的位线被预充电到+1V(它达到+1V时就断开)，SBL0和SBL6～SBL8置为0V，SBL1，SBL2，SBL4，SBL9和SBL10置为1V浮置，SBL3和SBL11置为1V，这样从选定定位线SBL5流到SBL6的读出电流(Iread)得以确定，从而进行读操作。在现有的虚地阵列结构中，由于相邻单元共享一条位线，当非选定单元(M1～M5)的阈值电压为3V或更小时，因为非选定单元成为开启状态，有一电流沿横向方向在邻近单元之间流过。因此，为了抑制沿着横向方向的漏电流，采纳了一种8周期读出操作，其中在一条字线上的单元分8次读出。此外，为了抑制漏电流(图中用点线13标出)从1V的选定位线(SBL5)流到位于反侧的地线(SBL0)，在1V的选定位线(SBL5)和反侧的地线(SBL0)之间插入了一个1V力的位线(SBL3)。在这种情况下，当非选定单元(M1～M5和M9～M11)处在写状态并具阈值电压低时，它们因字线电压而成为开启状态，电流从1V(在读出期间一直为1V)的位线(SBL3)流到1V的选定位线(SBL5)(在图中由I1标示的虚线箭头)，或者电流从置为1V的位线(SBL3，SBL11)流到共用源引线(SBL0，SBL8)(图中由I2标示的虚箭头)，共同源引线可置为动浮状态，因而读出单元电流可受到其它非选定单元的影响，导致了读出精度变坏。
另一方面，在本发明的读操作中(图24B)，选定的第一控制栅(CG1，CG3，CG5，CG7和CG9)以及选定的第二控制栅(字线(WL))中的两个上加上3V电压，被选定的单元(M2，M4，M6，M8和M10)可同时读出。从电容性耦合关系看，未选定单元(M1，M3，M5，M7、M9和M11)上仅加上了基本为1.5V的电压。但是，即使在非选定单元处于写状态并且其阈值电压低，横向方向的漏电流也大大减小了，因而实现了两周期读操作，其中在一条字线上的单元分两次读出。因此，读出精度得到改善，并且因为前者多值存储变得容易；而因为后者，读出速率得到改善。
当由控制栅电压和字线电压控制一个存储单元浮栅电压时，由于沟道FN现象，可进行写操作和擦除操作。因此，因为勿需非对称的源漏结构，小型化可容易地实现。借助使用单一源和漏，能实现每个单元面积4F2。
通过由于沟道FN现象进行写操作和擦除操作，因为抑制带间隧道电流的出现、可靠性得到改善。因此，可实现高速写操作和高可靠性。
在读出期间，通过借助两个控制栅控制浮栅，可抑制横向方向的漏电流，因此读出特性的精度得到改善。因此，多值存储已变得容易，一个2F2(4个值)或更小的单元面积可以实现。另外，读出与一个第二控制栅相连的单元的次数可以从现有的8周期降低到2周期，导致读出时间的缩短。
当用控制栅电压和字线电压控制一个存储单元的浮栅电压时，可以对每一位进行重写操作。也就是说，写操作能够在具有较低阈值电压的一侧进行。这可以克服现有技术中的缺点，在现有的技术中，由于现有的NOR型沟道FN可重写快速存储器只能在具有较高阈值电压的一侧写入，而在未证实擦除的一侧上的阈值电压的分布很宽，读电压是高的。因此，读操作的功耗可被降低。

Claims (6)

1.一种非易失性半导体存储器件，包括一存储单元，存储单元包括：
在半导体衬底表面层上形成的漏扩散区和源扩散区；
在源扩散区和漏扩散区之间形成的第一绝缘膜；
在第一绝缘膜上形成的浮栅；
在浮栅上形成的第二绝缘膜；
在第二绝缘膜上形成的第一控制栅；
在第一控制栅及其侧壁上和浮栅侧壁上形成的第三绝缘膜；以及
在第一控制栅上面形成的第二控制栅，以第三绝缘膜介于其间；
其中漏扩散区和源扩散区具有相互对称的结构；并且
该存储器件包括沿沟道长度方向的多个单元，其中一个单元的源扩散区与在沟道长度方向上与所述一个单元邻近的另一个单元的漏扩散区共同共享为一条位线；以及
该存储器件包括沿沟道长度方向和沿沟道宽度方向的多个单元，其中，沿沟道长度或宽度方向连续的一行单元的第一控制栅共同共享为一条第一控制栅引线，而沿着垂直于第一控制栅引线方向连续的一行单元的第二控制栅共同共享为一条第二控制栅引线。
2.按照权利要求1的非易失性半导体存储器件，其中第一控制栅和第二控制栅分别与列解码器和行解码器相连，而浮栅与第一控制栅和第二控制栅电容性地耦合。
3.一种制造根据权利要求1的非易失性半导体存储器件的方法，包括存储单元的形成，存储单元的形成包括步骤：
(a)在半导体衬底上依第一绝缘膜和第一导体膜的次序对其进行叠积，并通过处理第一导体膜形成浮栅；
(b)在浮栅上依第二绝缘膜和第二导体膜的次序对其进行叠积，并通过处理第二导体膜形成第一控制栅；
(c)以第一控制栅作为掩模，在半导体衬底的表面层中注入杂质，从而形成漏扩散区和源扩散区；
(d)在第一控制栅及其侧壁上和浮栅侧壁上形成第三绝缘膜；以及
(e)在第三绝缘膜上叠积第三导体膜，并通过处理该第三导体膜，在第一控制栅上形成第二控制栅，第三绝缘膜介于其间。
4.按照权利要求3的制造非易失性半导体存储器件的方法，其中第二绝缘膜和/或第三绝缘膜是由ONO膜形成的。
5.按照权利要求3的制造非易失性半导体存储器件的方法，其中非易失性半导体存储器件包括沿沟道宽度方向的多个单元，并且该方法还包括：在步骤(a)之后和步骤(b)之前，借助STI法在浮栅之间形成半导体衬底中的元件隔离区的步骤；以及，在步骤(b)之后和步骤(c)之前部分地除去元件隔离区的步骤，使得沿沟道宽度方向的邻近单元的源扩散区共同共享为一条位线并且沿沟道宽度方向的邻近单元的漏扩散区共同共享为另一条位线。
6.按照权利要求3的制造非易失性半导体存储器件的方法，其中使用配有侧壁间隔垫的掩模实现将第三导体膜处理成第二控制栅。
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