TW560011B - Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof - Google Patents
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560011 A7 ______ B7 五、發明説明（1 ) 【發明所屬之技術領域】 (請先閲讀背面之注意事項再填寫本頁} 本發明係關於非揮發性半導體記憶裝置、及其製造方 法及其動作方法。更詳細爲：本發明係關於具有浮置閘， 可以電氣地重寫之非揮發性半導體記憶裝置、及其製造方 法及其動作方法。 【習知技術】 習知技術上，以第1 ( A )以及（B )圖所示之構成（ 單源極汲極構造）爲大家所熟知。圖中，1爲半導體基板、 2A爲汲極擴散區域、2B爲源極擴散區域、4爲浮置閘、5 爲元件分離用氧化膜、7A爲控制閘極線、BL爲位元線、 WL爲字元線。在此構成中，在通道長方向相鄰接的每一單 元需要一對的不純物區域之故，存在單圓面積變大之問題 〇 經濟部智慧財產局員工消費合作社印製 由上述課題，使用虛擬接地形之陣列構造之被稱爲 ACT(Asymmetrical Contactless Transistor:不對稱型無接觸電 晶體）型快閃記憶體的非揮發性半導體記憶裝置被提出（美 國專利第5,877,054號）。第2 ( A)及（B)圖係顯示該記 憶體單元的剖面圖及陣列構造圖。 ACT型記憶體單元係具有具備不純物濃度薄的源極擴 散區域2B1及2B2與不純物濃度高的源極擴散區域2A1及 2A2、及浮置閘4之η通道型電晶體構造，在浮置閘4具有 作用爲字元線之控制閘極線7Α。陣列構造係如第2 ( Β )圖 之構成圖所示般地，將源極擴散區域2Β 1與源極擴散區域 本紙張尺度適用中國國家標準（cns )Α4規格(210x297公釐） Γ7Γ 560011 Α7 Β7 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 2 A 1當成1個不純物擴散層而共有之虛擬接地構造。此源極 與汲極擴散區域的不對稱之不純物濃度分布，在寫入與消 去之兩者中，可以成爲使用FN穿隧現象之簡單的虛擬接地 構造。另外，記憶體單元可以在相鄰字元線間只以硼植入 之PN分離進行元件分離之故，不需要場氧化膜，適合於高 集成化。圖中，6係指ΟΝΟ積層膜。 接著，顯示ACT型記憶體單元的動作原理。寫入係首 先藉由汲極側的FN穿隧現象，由浮置閘往汲極擴散區域拉 走電子，降低臨界値電壓。例如，選擇單元之寫入，係對 選擇控制閘極線施加-1 2V、對汲極擴散區域施加+4V，將臨 界値降低至IV至2V之間。此時，被施加在非選擇的鄰接 單元的汲極擴散區域側的隧道氧化膜之電場，與被施加在 n+區域的汲極擴散區域側的隧道氧化膜之電場相比，變小 。此係在具有η-區域的源極擴散區域側的隧道氧化膜正下 方存在空乏層之故。因此，同一控制閘極線上的鄰接非選 擇單元，並不引起寫入。此係利用FN穿隧現象，進行寫入 ，而且可以實現虛擬接地構造的理由。 經濟部智慧財產局員工消費合作社印製 消去係藉由分別在選擇控制閘極線施加+1 0V、在半導 體基板·不純物擴散層施加-8V，藉由通道區域的FN穿隧 現象，由半導體基板對浮置閘注入電子，使臨界値電壓上 升爲4V以上。消去係可以爲區塊單位、控制閘極線單位。 讀出動作係使控制閘極線的電壓爲+3V、汲極電壓爲 +1V、源極電壓爲0V，以單元電流是否流通，判定選擇單 元是否爲寫入狀態或者爲消去狀態。 -5- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 560011 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（3 ) 【發明所欲解決之課題】 在第2(A)及（B)圖中，爲不對稱源極汲極構造之故， 需要將位元線的不純物濃度分成爲η-區域與n +區域，與單 源極汲極構造相比，製造困難。 寫入時，，利用FN穿隧現象，由浮置閘往汲極擴散區 域側拉走電子時，由於能帶間穿隧現象，產生電子·電洞 對。接著，流入半導體基板的電洞的一部份，由於空乏層 而被加速，獲得大的能量，被縱方向的電場（浮置閘的負 電位）吸引而被隧道氧化膜所捕獲。由於此捕獲，隧道氧 化膜劣化，持久性和資料保持特性的可靠度劣化。因此， 存在在局速寫入時，無法維持高可靠性之課題。 另外，讀出特性受到通過鄰接單元的橫向洩漏電流很 大的影響之故，很難獲得堅固的臨界値分布，也存在多値 化困難之課題。 另外’如第3 ( A )及（B )圖所示般地，作爲其它之 非揮發性半導體記憶裝置，將作爲字元線的控制閘分成2 個而並聯配置在浮置閘上之構造（圖中，對應7A1及7A2)被 提出（日本專利特開平7-3 1 2394號公報）。但是，2個控 制閘透過第2閘極絕緣膜而被排列配置在浮置閘上之故， 也存在單元面積變大，高集成化困難之課題。 【解決課題之手段】 如此，如依據本發明，係提供一種非揮發性半導體記 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2!〇><297公釐） -6- 560011 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（4 ) 憶裝置，其特徵爲：具備由：形成在半導體基板的表面層 之汲極擴散區域及源極擴散區域、及形成在源極及汲極擴 散區域間的第1絕緣膜、及形成在第1絕緣膜上之浮置閘 、及形成在浮置閘上之第2絕緣膜、及形成在第2絕緣膜 上之第1控制閘、及形成在第1控制閘上與其側壁及浮置 閘的側壁的第3絕緣膜、及透過第3絕緣膜而形成在第1 控制閘上的第2控制閘所形成之單元。 另外，如依據本發明，係提供一種非揮發性半導體記 憶裝置之製造方法，其特徵爲：以包含： (a )在半導體基板上依序積層第1絕緣膜與第1導體 膜，加工第1導體膜，形成浮置閘之工程；及 (b )在浮置閘上依序積層第2絕緣膜及第2導體膜， 加工第2導體膜，形成第1控制閘之工程；及 (c )以第1控制閘爲遮罩，在半導體基板的表面層植 入不純物，形成汲極擴散區域及源極擴散區域之工程；及 (d )在第1控制閘上與其之側壁及浮置閘的側壁形成 第3絕緣膜之工程；及 (e )在第3絕緣膜上積層第3導體膜，加工第3導體 膜，透過第3絕緣膜在第1控制閘上形成第2控制閘之工 程，形成單元。 另外，如依據本發明，係提供針對在通道長方向及橫 方向具有複數的單元，丨個單元的源極擴散區域，與對於1 個單元，在通道長方向鄰接的其它的單元的汲極擴散區域 被當成1條位元線而被共有，在通道長方向或者寬幅方向 (請先閲讀背面之注意事項再填寫本頁) 裝·
、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 560011 A7 B7 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁) 連續的一列的單元的第1控制閘被當成1條第1控制閘線 而被共有，在正交於第1控制閘線的方向連續的一列的單 元的第2控制閘被當成1條第2控制閘線而被共有之非揮 發性半導體記憶裝置的動作方法，其特徵爲： (A )藉由對選擇的單元的第1控制閘線與第2控制閘 線施加預定的正電壓，接地半導體基板，由半導體基板往 浮置閘植入電子，或者藉由對選擇的單元的第1控制閘線 與第2控制閘線施加預定的負電壓，接地半導體基板，由 浮置閘往半導體基板植入電子，進行寫入之非揮發性半導 體記憶裝置的寫入方法； 經濟部智慧財產局員工消費合作社印製 (B )藉由對選擇的單元的第1控制閘線與第2控制閘 線施加預定的正電壓，對基板施加比前述正電壓低的電壓 ，對選擇的單元的位元線施加與給基板的電壓相同程度的 電壓而成爲開放狀態，由半導體基板往浮置閘植入電子， 或者藉由對選擇的單元的第1控制閘線與第2控制閘線施 加預定的負電壓，對基板施加比前述負電壓高的電壓，對 選擇的單元的位元線施加與給基板的電壓相同程度的電壓 而成爲開放狀態，由浮置閘往半導體基板植入電子，進行 寫入之非揮發性半導體記憶裝置的寫入方法； (C)藉由對選擇的單元的第1控制閘線施加預定的負 電壓，接地半導體基板，由浮置閘往半導體基板植入電子 ，或者藉由對選擇的單元的第1控制閘線施加預定的正電 壓，接地半導體基板，由半導體基板往浮置閘植入電子， 進行消去之非揮發性半導體記憶裝置之消去方法； -8 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 560011 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（6 ) (D )藉由對選擇的單元的第1控制閘線施加預定的負 電壓，對基板施加比前述負電壓高的電壓，對選擇的單元 的位元線施加與給基板的電壓相同程度的電壓而成爲開放 狀態，由浮置閘往半導體基板植入電子，或者藉由對選擇 的單元的第1控制閘線施加預定的正電壓，對基板施加比 前述正電壓低的電壓，對選擇的單元的位元線施加與給基 板的電壓相同程度的電壓而成爲開放狀態，由半導體基板 往浮置閘植入電子，進行消去之非揮發性半導體記憶裝置 之消去方法； (E )藉由對選擇的單元的第2控制閘線施加預定的負 電壓，接地半導體基板，由浮置閘往半導體基板植入電子 ，或者藉由對選擇的單元的第2控制閘線施加預定的正電 壓，接地半導體基板，由半導體基板往浮置閘植入電子， 進行消去之非揮發性半導體記憶裝置之消去方法； (F )藉由對選擇的單元的第2控制閘線施加預定的負 電壓，對基板施加比前述負電壓高的電壓，對選擇的單元 的位元線施加與給基板的電壓相同程度的電壓而成爲開放 狀態，由浮置閘往半導體基板植入電子，或者藉由對選擇 的單元的第2控制閘線施加預定的正電壓，對基板施加比 前述正電壓低的電壓，對選擇的單元的位元線施加與給基 板的電壓相同程度的電壓而成爲開放狀態，由半導體基板 往浮置閘植入電子，進行消去之非揮發性半導體記憶裝置 之消去方法； (G)藉由對選擇的單元的第1控制閘線與第2控制聞 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 - 560011 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（7 ) 線施加預定的負電壓，接地半導體基板，由浮置閘往半導 體基板植入電子，或者藉由對選擇的單元的第1控制閘線 與第2控制閘線施加預定的正電壓，接地半導體基板，由 半導體基板往浮置閘植入電子，進行消去之非揮發性半導 體記憶裝置之消去方法； (Η)藉由對選擇的單元的第1控制閘線與第2控制閘 線施加預定的負電壓，對基板施加比前述負電壓高的電壓 ，對選擇的單元的位元線施加與給基板的電壓相同程度的 電壓而成爲開放狀態，由浮置閘往半導體基板植入電子， 或者藉由對選擇的單元的第1控制閘線與第2控制閘線施 加預定的正電壓，對基板施加比前述正電壓低的電壓，對 選擇的單元的位元線施加與給基板的電壓相同程度的電壓 而成爲開放狀態，由半導體基板往浮置閘植入電子，進行 消去之非揮發性半導體記憶裝置之消去方法； (I) 藉由對選擇的單元的第2控制閘線與對應源極擴 散區域的位元線施加預定的正電壓，接地對應選擇的單元 的汲極擴散區域的位元線，進行讀出之非揮發性半導體記 憶裝置之讀出方法； (J) 藉由對選擇的單元的第1控制閘線與第2控制閘 線與對應源極擴散區域的位元線施加預定的正電壓，接地 對應選擇的單元的汲極擴散區域的位元線，進行讀出之非 揮發性半導體記憶裝置之讀出方法； (Κ)藉由對選擇的單元的第2控制閘線施加預定的正 電壓，對奇數號的第1控制閘線與對應奇數號的汲極擴散 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -10- 560011 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（8 ) 區域的位元線施加正電壓，接地偶數號的第1控制閘線與 對應偶數號的源極擴散區域的位元線，讀出奇數號的單元 ，接著，維持在對選擇的單元的第2控制閘線施加預定的 正電壓，對偶數號的第1控制閘線與對應偶數號的汲極擴 散區域的位元線施加正電壓，接地奇數號的第1控制閘線 與對應奇數號的源極擴散區域的位元線，讀出偶數號的單 元的非揮發性半導體記憶裝置之讀出方法。 【發明之實施形態】 一面參考其製造方法，一面說明本發明之非揮發性半 導體記憶裝置之構成。 首先，（a )在半導體基板上依序積層第1絕緣膜與第 1導體膜，加工第1導體膜，形成浮置閘。 半導體基板通常係使用矽基板。半導體基板也可以具 有P或者N型之導電性。形成在半導體基板上之第1絕緣 膜，通常由矽氧化膜形成，在基板爲矽基板之情形，可以 藉由熱氧化法形成。另外，也可以藉由CVD法和濺鍍法形 成。又，此第1絕緣膜係作用爲隧道絕緣膜。 第1導體膜例如可以使用多晶矽、金屬矽氧化物等之 矽膜、鋁、銅等之金屬膜。此第1導體膜例如可以藉由濕 式和乾式蝕刻之類的周知的方法加工，成爲浮置閘。 接著，（b )在浮置閘上依序積層第2絕緣膜及第2導 體膜，加工第2導體膜，形成第1控制閘。 第2絕緣膜可以使用矽氧化膜、氮化矽膜及其之積層 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -11 - 560011 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（9 ) 膜。另外，也可以使用由矽氧化膜-氮化矽膜-矽氧化膜 所形成之ΟΝΟ膜。第2絕緣膜之形成方法，並無特別限定 。可以舉出：熱氧化法、CVD法、濺鍍法等。 第2導體膜例如可以使用多晶矽、金屬矽氧化物等之 矽膜、鋁、銅等之金屬膜。此第2導體膜例如可以藉由濕 式和乾式蝕刻之類的周知的方法加工，成爲第2控制閘。 接著，（c)以第1控制閘爲遮罩，在半導體基板的表面 層植入不純物，形成汲極擴散區域及源極擴散區域。在本 發明中，不需要如習知的ACT型之非揮發性半導體記憶裝 置般，將擴散區域分成濃度不同的2區域。 所植入之不純物，可舉出：磷、砷等之N型不純物、 硼之類的P型不純物。植入之條件，係依據使用之不純物 的種類而不同。 另外，汲極擴散區域與源極擴散區域，係具有相互對 稱的構造。 接著，（d )在第1控制閘上與其之側壁及浮置閘的側 壁形成第3絕緣膜。 第3絕緣膜可以使用矽氧化膜、氮化矽膜及其之積層 膜。另外，也可以使用由矽氧化膜-氮化矽膜-矽氧化膜 所形成之0N0膜。第3絕緣膜之形成方法，並無特別限定 。可以舉出：CVD法、濺鍍法等。 另外，（e )在第3絕緣膜上積層第3導體膜，加工第 3導體膜，透過第3絕緣膜在第1控制閘上形成第2控制鬧 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 560011 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（1C)) 第3導體膜例如可以使用多晶矽、金屬矽氧化物等之 矽膜、鋁、銅等之金屬膜。此第3導體膜例如可以藉由濕 式和乾式蝕刻之類的周知的方法加工，成爲第2控制閘。 又，以利用具備側壁間隔之遮罩進行使第3導體膜成 爲第2控制閘的加工爲佳。藉由此，可以使有源區域與第2 控制閘之不對準餘裕提高。 藉由以上之工程，可以形成本發明之基本的單元。 在上述單元中，第1控制閘與第2控制閘係分別被連 接在列解碼器與行解碼器，浮置閘與第1及第2控制閘以 電容結合爲佳。 另外，上述單元也可以在通道長方向及/或者寬幅方 向複數配置。例如，在通道長方向具有複數單元，一個單 元的源極擴散區域，與對於一個單元，在通道長方向相鄰 接的其它的單元的汲極擴散區域可以當成1條之位元線而 被共有。另外，在通道長方向具有複數單元，在通道長方 向或者寬幅方向連續的一列的單元的第1控制閘可以當成1 條的第1控制閘線而被共有，在正交於第1控制閘線之方 向連續的一列的單元的第2控制閘可以當成1條的第2控 制閘線而被共有。 又，在通道寬幅方向具有複數單元之情形，最好包含 :在工程（a)後，工程（b)之前，藉由淺溝渠分離（STI )法，在浮置閘間的半導體基板形成元件分離區域之工程 :及在工程（b )後，工程（c )之前，去除元件分離區域 以使構成鄰接之單元的源極擴散區域與汲極擴散區域分別 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 13 560011 A7 ____ B7_ 五、發明説明（11 ) 當成1條之位元線而可以共有之工程爲佳。 (請先閲讀背面之注意事項再填寫本頁} 本發明之非揮發性半導體記憶裝置的寫入，係可以藉 由適當調整施加在第1控制閘、第2控制閘、源極擴散區 域、汲極擴散區域以及基板的電壓，由基板往浮置閘植入 電子，或者由浮置閘往基板植入電子而進行。 另一方面，消去在適當調整施加在第1控制閘、第2 控制閘、源極擴散區域、汲極擴散區域以及基板的電壓， 由基板往浮置閘植入電子以進行寫入之情形，可以藉由浮 置閘往基板植入電子而進行，或者在由浮置閘往基板植入 電子以進行寫入之情形，藉由由基板往浮置閘植入電子而 進行。 另外，讀出可以藉由適當調整施加在第1控制閘、第2 控制閘、源極擴散區域、汲極擴散區域以及基板的電壓， 調查電流是否流入單元而進行。 關於由上述寫入、消去以及讀出方法所形成之動作方 法，以下述的實施例具體做說明。 【實施例】 經濟部智慧財產局員工消費合作社印製 以下，參考圖面以說明本發明。 第4圖係顯示本發明之非揮發性半導體記憶裝置的~ 例的佈置圖，第5 ( A )圖係顯示沿著連接行解碼器之第i 控制閘之方向（X方向）的X-X’剖面圖，第5 ( B )圖係顯 示沿著連接列解碼器之第2控制閘之方向（Y方向）的γ_ Υ’剖面圖。圖中，2爲不純物擴散區域、4爲浮置閘、5爲 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 77δ7 ' ~ 560011 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（12 ) 埋入氧化膜、6爲ΟΝΟ積層膜、7爲第2控制閘、8爲第1 控制閘、9爲氮化矽膜。 關於本發明之非揮發性半導體記憶裝置之製造方法， 如第6圖所示般地，利用X 1 -X’方向的線部剖面圖之第7 ( A )圖〜第22 ( A )圖、Χ2-Χ2’方向的間隔部剖面圖之第7 (B )圖〜第22 ( B )圖、Y 1 - Y 1 ’方向的線部剖面圖之第7 (C)圖〜第22(C)圖、Y2-Y21向之間隔部剖面圖之第 7 ( D)〜第22 ( D)圖而做說明。 在以下的實施例中，半導體基板係使用矽基板、第1 絕緣膜係使用隧道氧化膜、浮置閘係使用第1多晶矽層、 第2絕緣膜係使用0N0膜、第1控制閘係使用第2多晶矽 層、第3絕緣膜係使用0Ν0膜、第2控制閘係使用第3多 晶矽層。 首先，如第7(A)〜（D)圖所示般地，對第1導電 型矽基板11進行熱氧化，形成l〇nm程度膜厚之隧道氧化 膜12後，依序積層第1多晶矽層13 (膜厚50nm)、氮化 矽膜14 (膜厚250nm)。 接著，如第8(A)〜（D)圖所示般地，藉由使用微影技 術之圖案化，形成光阻圖案1 5。 接著，如第9 ( A )〜（D)圖所示般地，蝕刻去除氮化矽 膜14/第1多晶矽層13/隧道氧化膜12/矽基板11以使 其合計深度成爲275nm後，剝離光阻圖案15。在此工程中 ，如第9(C)圖及（D)圖之Y-Y’方向的剖面圖所示般地 ，形成形成STI區域用之溝。第1多晶矽層13行走於Y方 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 560011 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（13 ) 向。 接著，如第10 ( A)〜（D)圖所示般地，在溝中膜入矽氧 化膜16，使第1多晶矽層13完全露出地進行蝕刻。如地 10 ( C)以及（D)圖之Y-Y’方向的剖面圖所示般地，形成 淺溝渠分離區域。此處，氮化矽膜14係被使用於保護浮置 聞。 接著，如第11 ( A )〜（D)圖所示般地，去除氮化矽膜 14後，積層矽氧化膜17 (膜厚4〜5nm)、氮化矽膜18 ( 5 〜10nm)、矽氧化膜19 ( 5〜10nm)之ΟΝΟ膜。之後，堆 積50nm程度膜厚之第2多晶矽層20。 接著，如第12 ( A)〜（D)圖所示般地，藉由微影技術， 進行圖案化，形成光阻圖案21 ( CG )後，蝕刻去除第2多 晶矽層20/ONO膜19、18、17/第1多晶矽層13/隧道氧 化膜12。如第12 ( A)及（B)圖之X-X’方向的剖面圖所示 般地，形成行走於與浮置閘相同方向的Y方向的第1控制 閘。 接著，如第13 ( A)〜（D)所示般地，蝕刻去除埋入淺溝 渠區域的矽氧化膜16，以15keV、5E14Cm·2之植入條件將 As +植入。如第13 ( C)及（D)圖之Y-Y’方向的剖面圖所 示般地，被離子植入而成爲擴散層相連接。 接著，如第14 ( A )〜（D)圖所示般地，剝離光阻圖案 21後，爲了植入區域的結晶性回復以及植入不純物的活性 化，以800°C /30分鐘進行退火。如第14(C)及（D)圖 之Y-Y’方向的剖面圖所示般地，形成位元線22。 I.--------批衣--.* (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公羞） -16- 560011 A 7 B7 五、發明説明（14 ) (請先閱讀背面之注意事項再填寫本頁) 接著，如第15 ( A)〜（D)圖所示般地，再度爲了埋住淺 溝渠，以500〜800nm之膜厚堆積HDP氧化膜23。如第15 (C)及（D)之Y-Y’方向的剖面圖所示般地，淺溝渠區域 被埋住。 接著，如第16 ( A)〜（D)圖所示般地，進行蝕刻、平坦 化HDP氧化膜23至矽基板11露出爲止。 接著，如第17 ( A )〜（D)圖所示般地，積層矽氧化膜 24 (膜厚4〜5nm )、氮化砂膜25 ( 5〜1 Onm )、砂氧化膜 26 ( 5〜10nm)之〇N〇膜。之後，堆積第3多晶矽層27 ( 1 5 0 n m )、鎢砂化膜 2 8 ( 1 5 0 n m )。 接著，如第18 ( A )〜（D)圖所示般地，堆積10〜20nm 之膜厚的氮化矽膜29。 接著，如第19 ( A )〜（D)圖所示般地，利用微影技術， 進行圖案化，形成光阻圖案30後，鈾刻去除氮化矽膜29。 經濟部智慧財產局員工消費合作社印製 接著，如第20 ( A )〜（D)圖所示般地，剝離光阻圖案 30後，堆積5〜10nm之膜厚的氮化矽膜31，進行 RIE(Reactive Ion Etching :反應性離子蝕刻）。如第 20 ( C ) 及（D )圖之Y-Y’方向的剖面圖所示般地，形成側壁間隔。 此係爲了擴大第2控制閘線與有源區域的不對準餘裕。 接著，如第21 ( A)〜（D)圖所示般地，利用此側壁間隔 31，蝕刻去除鎢矽化膜28/第3多晶矽層27。如第21 ( C )及（D)之Y-Y’方向的剖面圖所示般地，形成第2控制閘 〇 接著，如第22 ( A )〜（D)圖所示般地，最後’堆積 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -1了 - 560011 A7 B7 五、發明説明（15 ) lOOOnm 程度膜厚的 BPSG(Boron Phosphorus Silicate Glass: 硼磷矽酸剝離）保護膜32。 之後，依據通常之工程，形成接觸孔，形成鋁電極等 ，提供本發明之非揮發性半導體記憶裝置。 利用第23圖，說明本發明之非揮發性半導體記憶裝置 的寫入、消去及讀出方法的一例。表1係顯示動作電壓條 件。此處，將第1控制閘稱爲控制閘（CG )、稱第2控制 閘爲字元線（WL )。在以下，於寫入及消去上，所謂之利 用穿隧FN現象的穿隧FN現象，係指在浮置閘與基板之間 ，進行電子之互贈的現象。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -^ - 560011 A7
7 B 五、發明説明（16 ) 【表1】
Ppil Pgn2 Ersl Ers2 Ers3 Ers4 Ers5 Ers6 Eeadl Read2 CG0 OV/.F OV/F +15V +10V +3〇Y +15Y OV/F OY/F OY OV CG1 OV/F OV/F +15Y +10V +30V +15V OV/F OV/F OV OV CG2 -15V ，v +I5V + l〇V +30Y +15Y OV/F OV/F +3V OV CG3 OV/F OV/F + 15V +l〇Y +3〇V +M OV/F OV/F OV OV VL0 - 15Y -l〇V + 15Y +l〇Y OV/F i OV/F +30Y H5V ±3V 逝 VLn OV/F OV/F +15V iiOV OV/F OV/F +30V + 15Y OV OV MBL0 OV/F +5V/F OV/F' - 5V/F OV/F -8V/F OV/F -8V/F m tlY HBL1 OV/F +5V/F OV/F -5V/F OV/F -8V/F OV/F -8V/F OV 1IY MBL2 OV/F +5V/F OV/F -5V/F OV/F -8V/F OV/F -8V/F ±1V 1IY MBL3 OV/F 十 5V/F OV/F -5V/F OV/F -8V/F OV/F -8V/F OV OV MBL4 OV/F +5V/F OV/F -5V/F OV/F -8V/F OV/F -8V/F + 1V OV Sub OV OV z51 OV OV zSV OV OV SGO OV +5/0V OV 0V/-5V OV 0V/-8V OV 0V/，8V m m SGI OV +5/0V OV 0V7-5V OV 0V/-8V OV 0V/-8V ±3V m (F = 0V浮置） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 <穿隧FN寫入> 區塊內的單元，成爲消去狀態，臨界値電壓全部分布 在4V以上。因此，所謂寫入係只有想要寫入之單元選擇性 由浮置閘放出電子，使臨界値電壓成爲1〜2V。在第23圖 中，係考慮對記憶體單元20 ( M20 )進行寫入之情形。 在控制閘2 ( CG2 )施加-15V、對字元線0 ( WL0 )施 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -19- 560011 A7 _________ B7 五、發明説明（17 ) (請先閲讀背面之注意事項再填寫本頁) 力口-15V。非選擇的控制閘及非選擇的字元線、主位元線〇〜 4 ( MBL0〜4 )分別被施加0V或者0V浮置，在基板電壓與 選擇閘0及1 ( SG0及SG1 )分別施加0V。此時，藉由電容 結合，浮置鬧被施加爲-10V以上（GCR(Gate Coupling Ratio) = 〇.66，爲-10V )。結果成爲高電壓被施加在浮置閘與 矽基板間的隧道氧化膜，藉由FN穿隧現象，電子由浮置閘 被放出於矽基板，使選擇單元（M20)的臨界値電壓降低爲 1〜2V之寫入狀態。 連接在被選擇的控制閘及字元線的非選擇單元（在第 23圖，爲M00、10、30、2n)，浮置閘只被施加-10V以下 之電位（GCR = 0.66，爲-5.0V)之故，不引起藉由FN穿隧 現象的電子放出。因此，只可以對位於選擇控制閘與選擇 字元線的交點的單元進行寫入。（參考表1的Pgml)。 經濟部智慧財產局員工消費合作社印製 另外，在寫入時，也可以一面對基板電壓施加+5V之 正電壓而進行寫入。在此情形，選擇控制閘電壓及選擇字 元線電壓成爲-1 0V，寫入施加電壓的低電壓化成爲可能（ 參考表1之Pgm2)。又，分別在非選擇的控制閘及非選擇 的字元線施加0V或者0V浮置，在主位元線〇〜4 ( MBL0〜4 )與選擇閘0及1 ( SG0及1 )分別施加+5V與+5V或者0V 浮置與0V。 <穿隧FN消去> 此處所謂之消去，係由基板往浮置閘植入電子，使臨 界値電壓成爲4V以上。在第23圖中，係考慮對單元M00 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 2〇 - 560011 A7 B7 五、發明説明（18 ) 、10、20、30、On、1 η、2n、3n 進行消去之情形。 (請先閱讀背面之注意事項再填寫本頁) 於控制閘（CG0〜4)分別施加+15V、於字元線（WL0〜η )分別施加+15V。於主位元線（MBL0〜4)施力D 0V或者0V 浮置，基板電壓與選擇閘（SG0及1 )分別施加0V。此時 ，藉由電容結合，浮置閘被施加爲+10V以上（GCR = 0.66， 爲+10.0V )。結果成爲高電壓被施加在浮置閘與矽基板間 的隧道氧化膜，藉由FN穿隧現象，電子由矽基板被植入浮 置閘，使單元的臨界値電壓提升爲4V以上的消去狀態（參 考表1之Ersl )。 此消去方法的最小的消去範圍，係爲位元單位。 另外，在消去時，也可以一面對基板電壓施加-5V之負 電壓而一面消去。在此情形，選擇控制閘電壓及選擇字元 線電壓成爲+1 0V，消去施加電壓的低電壓成爲可能。又， 分別於主位元線0〜4 ( MBL0〜4)與選擇閘0及1 ( SG0及 1)施加-5V與0V、或者0V浮置與-5V (參考表1之Ers2) 〇 經濟部智慧財產局員工消費合作社印製 另外，於控制閘（CG0〜4)分別施加+30V。於字元線（ WL0〜η)與主字元線（MBL0〜4)分別施加0V或者0V浮置 ，於基板電壓與選擇閘（SG0及1 )分別施加〇V。此時， 藉由電容結合，浮置閘被施加爲10V(GCR = 0.66，爲+10.0V) 。結果成爲高電壓被施加於浮置閘與矽基板間的隧道氧化 膜，藉由FN穿隧現象，電子由矽基板被植入浮置閘，使單 元的臨界値電壓提升爲4V以上的消去狀態（參考表1之 Ers3 ) 0 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 560011 A7 __B7_ 五、發明説明（19 ) 此消去方法的最小的消去範圍，係爲控制閘線單位。 (請先閱讀背面之注意事項再填寫本頁) 另外，在消去時，也可以一面對基板電壓施加-8 V的負 電壓而進行消去。在此情形，選擇控制閘電壓成爲+ 1 5 V， 消去施加電壓的低電壓化成爲可能（參考表1之Ers4)。 又，於字元線分別施加0V或者0V浮置，於主位元線0〜4 (MBL0〜4)與選擇閘0及1 ( SG0及1)分別施加_8V與0V ，或者0V浮置與-8V。 另外，於字元線（WL0〜η )分別施加+30V。於控制閘 (CG0〜4 )與主位元線（MBL0〜4 )分別施加0V或者0V浮 置，於基板電壓與選擇閘（SG0及1 )分別施加0V。此時 ，藉由電容結合，浮置閘被施加爲+10V(GCR = 0.66，爲 + 10.0V)。結果成爲高電壓被施加於浮置閘與矽基板間的隧 道氧化膜，藉由FN穿隧現象，電子由矽基板被植入浮置閘 ，使單元的臨界値電壓提升爲4V以上的消去狀態（參考表 1 之 Ers5)。 此消去方法的最小的消去範圍，係爲字元線單位。 經濟部智慧財產局員工消費合作社印製 另外，在消去時，也可以一面對基板電壓施加-8V的負 電壓而進行消去。在此情形，選擇字元線電壓成爲+ 1 5 V， 消去施加電壓的低電壓化成爲可能（參考表1之Ers6)。 又，於控制閘分別施加0V或者0V浮置，於主位元線0〜4 (MBL0〜4)與選擇閘0及1 ( SG0及1)分別施加-8V與0V ，或者0V浮置與-8V。 以上，由本發明之非揮發性半導體記憶裝置的重寫（ 寫入與消去）方法可以明白，電子植入/放出都可以選擇 -22- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 560011 A7 _B7___ 五、發明説明（2〇 ) 位元。即在本發明中，雖將由基板往浮置閘的電子放出當 成寫入、將電子植入當成消去，但是，也可以將電子放出 當成消去，將電子植入當成寫入。 (請先閱讀背面之注意事項再填寫本頁) <讀出> 考慮同時讀出單元M00與20之情形。在主位元線 MBL1及3施加0V、在主位元線MBL0、2、4施加IV，於 控制閘0及2 ( CG0及2)施加+3V，設位元線0(WL0)的電 壓爲+3V，以電流是否流入單元，即MBL0、2、4的電位是 否由IV下降爲0V，判定選擇單元（M00、20)爲寫入狀態 或者是消去狀態。 另外，於主位元線MBL1、2及3施加IV浮置，於主 位元線MBL3及4施加0V，設字元線0 ( WL0 )的電壓爲 + 6V，以電流是否流入單元，判定選擇單元（M20 )爲寫入 狀態或者爲消去狀態（參考表1的Read2)。 此處，第24 ( A )圖是顯示習知的虛擬接地陣列的8循 環讀出方法，第24 ( B )圖是顯示本發明之2循環讀出方法 〇 經濟部智慧財產局員工消費合作社印製 在習知方法中，於讀出選擇單元之情形，預先充電使 字元線成爲+3V、選擇位元線（SBL5 )成爲+1V ( —成爲 + 1V，使之成爲OFF)，設定SBL0、6〜8成爲0V、SBL1、2 、4、9、10成爲IV浮置、SBL3、11成爲IV，判定由選擇 位元線SB15流入SBL6之讀出電流（Iread)，進行讀出。 在習知的虛擬接地陣列構造中，與鄰接單元共有位元線之 -23- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 560011 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（21 ) 故，非選擇單元（Ml〜5)的臨界値電壓在3V以下之情形， 非選擇單元成爲導通狀態，電流流入橫向的鄰接單元間。 因此，爲了防止橫向的洩漏電流，採用將字元線上的單元 分成8次而讀的8循環讀出，另外，爲了不使洩漏電流由 選擇位元線1V(SBL5)流入相反側之GND線（SBLO)(圖中 點線13)，在選擇位元線1V(SBL5)與相反側的GND線（ SBLO )之間，插入IV強制之位元線（SBL3 )。在此情形 ，非選擇單元（Ml〜5和M9〜11)如在寫入狀態而臨界値電 壓低，藉由字元線電壓，成爲導通狀態，電流由IV強制（ 讀出之間，經常施加IV)之位元線（SBL3)流入選擇位元 線1 V (S B L 5)(圖中點線箭頭11 )，電流由1V強制的位兀 線（SBL3、11 )流入共同源極線（SBLO、8 )的GND (圖中 點線箭頭（12)，共同源極線浮起，讀出單元電流受到其它的 非選擇單元的影響，讀出精度惡化。 另一方面，在本發明之讀出方法（第24(B)圖）中， 對被選擇之第1控制閘（CG1、3、5、7、9 )與被選擇的第 2控制閘（字元線（WL ))之2者施加3V，同時讀出選擇 單元（M2、4、6、8、10)。由於結合電容之關係，雖然對 非選擇單元（Ml、3、5、7、9、11)只施加1.5V之電壓， 但是，非選擇單元在寫入狀態中，即使臨界値電壓低，橫 向的洩漏電流被大幅降低，而且，分成2次讀出字元線上 的單元之2循環讀出成爲可能。因此，由前者可以提升讀 出精度，容易多値化，另外，由後者可以使讀出速度高速 化。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -24- 560011 A7 ___B7 五、發明説明（22 ) 【發明效果】 (請先閲讀背面之注意事項再填寫本頁) 藉由以控制閘電壓與字元線電壓控制1個記憶體單元 的浮置閘電壓，可以藉由穿隧FN現象以進行寫入·消去動 作。因此，不需要不對稱源極汲極構造，可以微細化。藉 由使用單源極汲極構造，可以實現單元面積4F2。 藉由利用穿隧FN現象以進行寫入·消去動作，不會發 生能帶間穿隧電流，可靠度提升。因此，可以實現高速寫 入與高可靠度。 讀出時，藉由2個控制閘以控制浮置閘電壓，可以抑 制橫向洩漏電流，提升讀出特性的精度。因此，容易多値 化，可以實現單元面積2F2 ( 4値）以下。另外，可以將讀 出連接於1個第2控制閘之單元時的讀出次數由習知的8 循環減少爲2循環，能夠縮短讀出時間。 藉由以控制閘電壓與字元線電壓控制1個記憶體單元 的浮置閘電壓，可以以位元單位進行重寫。即可以在低臨 界値電壓側進行寫入。此解決了由於在習知的NOR型穿隧 FN重寫快閃記憶體，只能在高臨界値電壓値進行寫入之故 經濟部智慧財產局員工消費合作社印製 ，無確認之消去側的臨界値分布變寬之故，讀出電壓高之 缺點，具有可以降低讀出時的消費電力的效果。 【圖面之簡單說明】 第1圖係習知的非揮發性半導體記憶裝置的槪略圖。 第2圖係習知的非揮發性半導體記憶裝置的槪略圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25 - 560011 A7 B7 五、發明説明（23 ) 第3圖係習知的非揮發性半導體記憶裝置的槪略圖。 第4圖係本發明之非揮發性半導體記憶裝置的槪略平 面圖。 (請先閱讀背面之注意事項再填寫本頁) 第5圖係第4圖的裝置的槪略剖面圖。 第6圖係本發明的非揮發性半導體記憶裝置的槪略平 面圖。 第7圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第8圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第9圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第10圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第11圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第12圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 經濟部智慧財產局員工消費合作社印製 第13圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第14圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第1 5圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 26 _ 560011 經濟部智慧財產局員工消費合作社印製 A7 _________B7_五、發明説明（24 ) 第1 6圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第1 7圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第1 8圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第19圖係本發明的非揮發性半導體記億裝置的槪略工 程剖面圖。 第20圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第21圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第22圖係本發明的非揮發性半導體記憶裝置的槪略工 程剖面圖。 第23圖係本發明的非揮發性半導體記憶裝置的等效電 路圖。 第24圖係說明非揮發性半導體記憶裝置的動作方法之 圖。 【圖號說明】 1 :半導體基板 2 :不純物擴散區域 2A、2A!、2A2 :汲極擴散區域 2B、2B!、2B2 :源極擴散區域 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- 560011 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（25 ) 4 :浮置閘 5 :氧化膜 6 : ΟΝΟ積層膜 7 :第2控制閘 7Α :控制閘線 7Α!、7Α2 :控制閘 8 :第1控制閘 9、14、18、25、29、31 :氮化矽膜 11 :矽基板 12 :隧道氧化膜 13 :第1多晶矽層 15 :光阻圖案（FG) 16、17、19、24、26 :矽氧化膜 20 :第2多晶矽層 21 :光阻圖案（CG) 22 :位元線 23 : HDP氧化膜 27 :第3多晶矽層 28 :鎢矽化膜 30 :光阻圖案（WL) 32 : BPSG保護膜 BL :位元線 CG :控制閘 I :洩漏電流 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _ _ 560011 A7 B7 五、發明説明（26 )
Iread :讀出電流 Μ :記憶體單元 MBL :主位元線 SBL :選擇位元線 SG :選擇閘 ST :選擇電晶體 WL :字元線 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁)
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Claims (1)
- 560011 A8 B8 C8 D8 六、申請專利範圍 第9 1 1 1 9894號專利申請案 中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國92年9月 40修正 1. 一種非揮發性半導體記憶裝置，其特徵爲： 具有由· 形成在半導體基板的表面層之汲極擴散區域及源極擴 散區域、及形成在源極及汲極擴散區域間的第1絕緣膜、 及形成在第1絕緣膜上之浮置閘、及形成在浮置閘上之第2 絕緣膜、及形成在第2絕緣膜上之第1控制閘、及形成在 第1控制閘上與其側壁及浮置閘的側壁的第3絕緣膜、及 透過第3絕緣膜而形成在第1控制閘上的第2控制閘所形 成之單元。 2. 如申請專利範圍第1項記載之非揮發性半導體記憶 裝置，其中第丨控制閘與第2控制閘，係分別被連接在列 解碼器與行解碼器，浮置閘與第i及第2控制閘以電容結 合。 經濟部智慧財產局員工消費合作社印製 3. 如申請專利範圍第1項或者第2項所記載之非揮發 性半導體記憶裝置，其中汲極擴散區域與源極擴散區域， 係具有相互對稱之構造。 4. 如申請專利範圍第1項所記載之非揮發性半導體記 憶裝置，其中在通道長方向具有複數的單元，1個單元的 源極擴散區域與對於1個單元，在通道長方向相鄰接的其 它的單元的汲極擴散區域係當成丨條位元線而被共有。 5 .如申請專利範圍第4項記載之非揮發性半導體記憶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 560011 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 裝置’其中在通道長方向即寬幅方向具有複數的單元，在 通道長方向或者寬幅方向連續的一列的單元的第1控制閘 被當成1條第1控制閘線而被共有，在正交於第1控制閘 線的方向連續的一列的單元的第2控制閘被當成1條第2 控制閘線而被共有。 6· —種非揮發性半導體記憶裝置之製造方法，其特徵 爲： 以包含： (a)在半導體基板上依序積層第1絕緣膜與第1導體 膜，加工第1導體膜，形成浮置閘之工程；及 (b )在浮置閘上依序積層第2絕緣膜及第2導體膜， 加工第2導體膜，形成第1控制閘之工程；及 (c )以第1控制閘爲遮罩，在半導體基板的表面層植 入不純物，形成汲極擴散區域及源極擴散區域之工程；及 (d )在第1控制閘上與其之側壁及浮置閘的側壁形成 第3絕緣膜之工程；及 經濟部智慧財產局員工消費合作社印製 (e)在第3絕緣膜上積層第3導體膜，加工第3導體 膜，透過第3絕緣膜在第1控制閘上形成第2控制閘之工 程，形成單元。 7. 如申請專利範圍第6項記載之非揮發性半導體記憶 裝置之製造方法，其中第2絕緣膜及/或者第3絕緣膜， 係ΟΝΟ膜。 8. 如申請專利範圍第6項或者第7項所記載之非揮發 性半導體記憶裝置之製造方法，其中在通道寬幅方向具有 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-2 - 560011 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 複數的單兀’包含：在工程（a)後，工程（b)之前，藉 由STI法（淺溝渠分離法），在浮置閘間的半導體基板形 成元件分離區域之工程；及在工程（b )後，工程（C )之 前’去除元件分離區域以使構成鄰接之單元的源極擴散區 域與汲極擴散區域分別當成丨條之位元線而可以共有之工 9·如申請專利範圍第6項所記載之非揮發性半導體記 憶裝置之製造方法，其中第3導電膜成爲第2控制閘之加 工，係利用具備側壁間隔之遮罩而進行。 10· —種非揮發性半導體記憶裝置之寫入方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之寫入方法，其特徵爲： 藉由對選擇的單元的第1控制閘線與第2控制閘線施 加預定的正電壓，接地半導體基板，由半導體基板往浮置 閘植入電子，或者藉由對選擇的單元的第1控制閘線與第2 控制閘線施加預定的負電壓，接地半導體基板，由浮置閘 往半導體基板植入電子，進行寫入。 經濟部智慧財產局員工消費合作社印製 Π. —種非揮發性半導體記憶裝置之寫入方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之寫入方法，其特徵爲： 藉由對選擇的單元的第1控制閘線與第2控制閘線施 加預定的正電壓，對基板施加比前述正電壓低的電壓，對 選擇的單元的位元線施加與給基板的電壓相同程度的電壓 而成爲開放狀態，由半導體基板往浮置閘植入電子，或者 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） ~ 560011 A8 B8 C8 D8 六、申請專利範圍 藉由對選擇的單元的第1控制閘線與第2控制閘線施加預 定的負電壓，對基板施加比前述負電壓高的電壓，對選擇 的單元的位元線施加與給基板的電壓相同程度的電壓而成 (請先閲讀背面之注意事項再填寫本頁) 爲開放狀態，由浮置閘往半導體基板植入電子，進行寫入 〇 1 2. —種非揮發性半導體記憶裝置之消去方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之消去方法，其特徵爲： 藉由對選擇的單元的第1控制閘線施加預定的負電壓 ，接地半導體基板，由浮置閘往半導體基板植入電子，或 者藉由對選擇的單元的第1控制閘線施加預定的正電壓，· 接地半導體基板，由半導體基板往浮置閘植入電子，進行 消去。 13. —種非揮發性半導體記憶裝置之消去方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之消去方法，其特徵爲： 經濟部智慧財產局員工消費合作社印製 藉由對選擇的單元的第1控制閘線施加預定的負電壓 ，對基板施加比前述負電壓高的電壓，對選擇的單元的位 元線施加與給基板的電壓相同程度的電壓而成爲開放狀態 ，由浮置閘往半導體基板植入電子，或者藉由對選擇的單 元的第1控制閘線施加預定的正電壓，對基板施加比前述 正電壓低的電壓，對選擇的單元的位元線施加與給基板的 電壓相同程度的電壓而成爲開放狀態，由半導體基板往浮 置閘植入電子，進行消去。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Λ - 560011 A8 B8 C8 D8 六、申請專利範圍 14. 一種非揮發性半導體記憶裝置之消去方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之消去方法，其特徵爲： (請先閲讀背面之注意事項再填寫本頁) 藉由對選擇的單元的第2控制閘線施加預定的負電壓 ，接地半導體基板，由浮置閘往半導體基板植入電子，或 者藉由對選擇的單元的第2控制閘線施加預定的正電壓， 接地半導體基板，由半導體基板往浮置閘植入電子，進行 消去。 15. 一種非揮發性半導體記憶裝置之消去方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之消去方法，其特徵爲： 經濟部智慧財產局員工消費合作社印製 藉由對選擇的單元的第2控制閘線施加預定的負電壓 ，對基板施加比前述負電壓高的電壓，對選擇的單元的位 元線施加與給基板的電壓相同程度的電壓而成爲開放狀態 ，由浮置閘往半導體基板植入電子，或者藉由對選擇的單 元的第2控制閘線施加預定的正電壓，對基板施加比前述 正電壓低的電壓，對選擇的單元的位元線施加與給基板的 電壓相同程度的電壓而成爲開放狀態，由半導體基板往浮 置閘植入電子，進行消去。 16. —種非揮發性半導體記憶裝置之消去方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之消去方法，其特徵爲： 藉由對選擇的單元的第1控制閘線與第2控制閘線施 加預定的負電壓，接地半導體基板，由浮置閘往半導體基 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-5 - 560011 A8 B8 C8 D8 々、申請專利範圍 板植入電子’或者藉由對選擇的單元的第1控制閘線與第2 控制閘線施加預定的正電壓，接地半導體基板，由半導體 基板往浮置閘植入電子，進行消去。 (請先閲讀背面之注意事項再填寫本頁) 1 7 . —種非揮發性半導體記憶裝置之消去方法，是針對 如申請專利範圍第5項所記載之非揮發性半導體記憶裝置 之消去方法，其特徵爲： 藉由對選擇的單元的第1控制閘線與第2控制閘線施 加預定的負電壓，對基板施加比前述負電壓高的電壓，對 選擇的單元的位元線施加與給基板的電壓相同程度的電壓 而成爲開放狀態，由浮置閘往半導體基板植入電子，或者 藉由對選擇的單元的第1控制閘線與第2控制閘線施加預 定的正電壓，對基板施加比前述正電壓低的電壓，對選擇 的單元的位元線施加與給基板的電壓相同程度的電壓而成 爲開放狀態，由半導體基板往浮置閘植入電子，進行消去 〇 18. 一種非揮發性半導體記憶裝置之讀出方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之讀出方法，其特徵爲： 經濟部智慧財產局員工消費合作社印製 藉由對選擇的單元的第2控制閘線與對應源極擴散區 域的位元線施加預定的正電壓，接地對應選擇的單元的汲 極擴散區域的位元線，進行讀出。 19· 一種非揮發性半導體記憶裝置之讀出方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之讀出方法，其特徵爲： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-6 - 560011 A8 B8 C8 D8 六、申請專利範圍 藉由對選擇的單元的第1控制閘線與第2控制閘線與 對應源極擴散區域的位元線施加預定的正電壓，接地對應 選擇的單元的汲極擴散區域的位元線，進行讀出。 20· —種非揮發性半導體記憶裝置之讀出方法，是針 對如申請專利範圍第5項所記載之非揮發性半導體記憶裝 置之讀出方法，其特徵爲： 藉由對選擇的單元的第2控制閘線施加預定的正電壓 ，對奇數號的第1控制閘線與對應奇數號的汲極擴散區域 的位元線施加正電壓，接地偶數號的第1控制閘線與對應 偶數號的源極擴散區域的位元線，讀出奇數號的單元，接 著，維持在對選擇的單兀的第2控制閘線施加預定的正電 壓，對偶數號的第1控制閘線與對應偶數號的汲極擴散區 域的位元線施加正電壓，接地奇數號的第1控制閘線與對 應奇數號的源極擴散區域的位元線，讀出偶數號的單元。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家摞準（CNS ) A4規格（21〇X297公釐）· 7 -
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