CN101645304B - 半导体存储器装置 - Google Patents

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Abstract

本发明涉及半导体存储器装置。在示例性方面，提供了这样一种半导体存储器装置，其包括：读出放大器，其驱动连接存储器单元的位线；以及驱动器晶体管，其将电源提供给读出放大器，其中，读出放大器被布置成行，并且构成其中布置第一导电类型的晶体管的第一读出放大器行和其中布置第二导电类型的晶体管的第二读出放大器行，并且驱动器晶体管在第一读出放大器行和第二读出放大器行之间构成至少一个晶体管行，所述至少一个晶体管行包括与第一读出放大器行相对应的第一导电类型的第一驱动器晶体管和与第二读出放大器行相对应的第二导电类型的第二驱动器晶体管。

Description

半导体存储器装置
技术领域
本发明涉及一种半导体存储器装置。
背景技术
传统地，DRAM(动态随机存取存储器)电路作为半导体存储器装置已经被公知。图10示出DRAM电路芯片1的示意平面图。如图10所示，DRAM电路芯片1由存储器阵列区域2、读出放大器区域3、字线驱动器区域4和交叉区域5构成。存储器阵列区域2具有以矩阵布置的多个存储器单元。字线和位线被连接到每个存储器单元。字线通过位于字线驱动器区域4中的字线驱动器来驱动。位线被连接到位于读出放大器区域3中的读出放大器电路，并且读出放大器放大一对位线之间的电位。交叉区域5是读出放大器区域和字线驱动器区域4彼此交叉的区域。
近年来，半导体存储器装置中，期望芯片面积的减小，以使装置尺寸减小并且降低制造成本。日本未审专利申请公布No.2004-221374(专利文献1)公开了半导体存储器装置作为减小芯片面积的技术。在专利文献1中公开的半导体存储器装置的目的是减小存储器单元阵列之间的读出放大器区域的尺寸，即与在图10中的读出放大器区域3相对应的区域的尺寸。
图11示出在专利文献1中公开的半导体存储器装置的DRAM电路芯片10的读出放大器区域3中以及周围的示意平面图。此外，图12示出也用于专利文献1中的典型读出放大器的电路图。首先，在下文中说明在图12中示出的读出放大器SA1的电路构造。如图12所示，读出放大器SA1包括PMOS晶体管QP1和QP2以及NMOS晶体管QN1和QN2。因为读出放大器SA1是典型的读出放大器并且它的操作和构造是公知的，所以省略对其的说明。读出放大器SA1的每个PMOS晶体管QP1和QP2的源极被连接到节点A。每个NMOS晶体管QN1和QN2的源极被连接到节点B。每个都具有与读出放大器SA1的构造相似的读出放大器SA2、...也被连接在这些节点A和B之间。此外，PMOS晶体管QP3被连接在电源电压端子VDD和节点A之间。NMOS晶体管QN3被连接在地电压端子GND和节点B之间。这些PMOS晶体管QP3和NMOS晶体管QN3是驱动读出放大器SA1、SA2、...的驱动器晶体管。注意，读出放大器控制信号SEP和SEN分别被输入到PMOS晶体管QP3和NMOS晶体管QN3，以便控制它们的导通状态和截止状态。
在图11中的边界线50将N阱区域20从P阱区域30中分离出来，其中，上述PMOS晶体管QP1到QP3被形成在N阱区域20上方，上述NMOS晶体管QN1到QN3被形成在P阱区域30上方。注意，实际中，边界线50被形成为由二氧化硅膜等构成的元件分离区域。在图12中所示的PMOS晶体管QP1和QP2被形成在图11中的区域21中。此外，PMOS晶体管QP3被形成在图11中的区域22中。同时，在图12中所示的NMOS晶体管QN1和QN2被形成在图11中的区域31中。此外，NMOS晶体管QN3被形成在图11中的区域32中。此外，将阱电位提供给各个阱的接触41和42被形成在驱动器晶体管之间。通过利用这种构造，读出放大器区域3的宽度L10被缩短，并且因此减小了读出放大器区域3的尺寸。
此外，专利文献1还公开了另一种技术，其中，通过将驱动器晶体管设置在读出放大器区域3的交叉区域5中来减小读出放大器区域3的尺寸。
发明内容
然而，在专利文献1中有一个问题，即，在每个阱中的驱动器晶体管之间生成了死区(dead space)，并且因此读出放大器3的尺寸的减小是不令人满意的。特别地，在P阱区域30中的死区变得显著地更大，因为由于在载流子迁移率等方面的差异而使形成NMOS晶体管QN3的区域32需要比形成PMOS晶体管QP3的区域22更小的面积。
此外，即使当驱动器晶体管被设置在交叉区域5中，那些交叉区域5的尺寸也需要被增加。结果，存在一种可能，即，它们的节距与在字线驱动器区域4中形成的字线驱动器等的节距不匹配，并且因此，在字线驱动器区域4中生成附加的死区。此外，由于在位于交叉区域5中的驱动器晶体管和读出放大器晶体管之间的更长的距离，使在位于交叉区域5中的驱动器晶体管和读出放大器晶体管之间的布线电阻变得更大，并且因此降低了读出放大器的特性。因此，理想的是，提供一种在驱动器晶体管被设置在读出放大器区域3中的同时能够减小电路面积的构造。
本发明实施例的第一示例性方面是一种半导体存储器装置，包括：读出放大器，其驱动连接存储器单元的位线；以及驱动器晶体管，其将电源提供给读出放大器，其中读出放大器被布置成行，并且构成其中布置第一导电类型的晶体管的第一读出放大器行和其中布置第二导电类型的晶体管的第二读出放大器行，以及驱动器晶体管在第一读出放大器行和第二读出放大器行之间构成至少一个晶体管行，所述至少一个晶体管行包括与第一读出放大器行相对应的第一导电类型的第一驱动器晶体管和与第二读出放大器行相对应的第二导电类型的第二驱动器晶体管。
本发明实施例的另一示例性方面是一种半导体存储器装置，包括：读出放大器行，其被布置在第一方向上；驱动器晶体管行，其将电压提供给读出放大器行，驱动器晶体管行被布置成与第一方向平行；以及元件分离区域，其从第一方向连续地延伸以便以与第一方向交叉的方向横穿驱动器晶体管行。
根据本发明的示例性方面，第一驱动器晶体管和第二驱动器晶体管在第一读出放大器行和第二读出放大器行之间被排列成行。因此，在第一读出放大器行和第二读出放大器行之间的距离可以被缩短，第一读出放大器行和第二读出放大器行之间夹有用于将电源提供给第一读出放大器行和第二读出放大器行的第一驱动器晶体管和第二驱动器晶体管的晶体管行。
依据根据本发明的示例性方面的半导体存储器装置，在没有引起读出放大器的晶体管和驱动器晶体管之间的布线电阻变得更大的问题的情况下，可以减小读出放大器区域的尺寸。
附图说明
根据下面的结合附图对特定示例性实施例进行的描述，使上述和其他示例性方面、优点和特征更加明显，其中：
图1示出根据本发明第一示例性实施例的半导体存储器装置的构造的示例；
图2示出根据本发明第一示例性实施例的半导体存储器装置的连接关系；
图3示出根据本发明第二示例性实施例的半导体存储器装置的构造的示例；
图4是根据本发明第二示例性实施例的半导体存储器装置的电路图；
图5是根据本发明第二示例性实施例的读出放大器的时序图；
图6示出根据本发明第三示例性实施例的半导体存储器装置的构造的示例；
图7示出根据本发明第四示例性实施例的半导体存储器装置的构造的示例；
图8示出根据本发明第四示例性实施例的半导体存储器装置的横截面结构；
图9示出根据本发明另一示例性实施例的半导体存储器装置的构造的示例；
图10是典型DRAM电路的构造的示意图；
图11是现有技术中的半导体存储器装置的构造的示例；以及
图12是典型读出放大器的电路图。
具体实施方式
[第一示例性实施例]
下文将参考附图来详细说明应用本发明应用的具体的第一示例性实施例。在该第一示例性实施例中，本发明被应用到DRAM电路。图1示出根据本发明第一示例性实施例的半导体存储器装置的DRAM电路100的芯片的平面构造图的示例。注意，图1示出DRAM电路100的芯片的读出放大器区域和周围区域的示意平面视图，即与图10所示的读出放大器区域3相对应的区域和周围区域。还要注意，具有与图10中的附图标记相同的附图标记的组件和结构表示与图10中的相同或相似的组件和结构。此外，用于都被形成在图1中所示的读出放大器区域3中的多个读出放大器和驱动这些读出放大器的驱动器晶体管的连接构造与在图12中所示的连接构造相似。因此，当与在图12中的附图标记相同的附图标记被用在下面的说明中时，它们指示相同的组件或结构。
如图1所示，DRAM电路100包括在芯片的读出放大器区域3中的N阱区域20和P阱区域30。
N阱区域20包括PMOS晶体管被形成在其中的PMOS晶体管区域21和22。如图12所示的PMOS晶体管QP1和QP2被形成在PMOS晶体管区域21中。如图12所示的作为驱动器晶体管的PMOS晶体管QP3被形成在PMOS晶体管区域22中。PMOS晶体管QP1到QP3中的每个由栅极电极(未示出)和在栅极电极的两侧形成的P型源极/漏极扩散区域构成，其中，所述栅极电极形成在N阱区域20上，并且在栅极电极和N阱区域20之间插入栅极氧化物膜(未示出)。
P阱区域30包括NMOS晶体管被形成在其中的NMOS晶体管区域31和32。如图12所示的NMOS晶体管QN1和QN2被形成在NMOS晶体管区域31中。如图12所示的作为驱动器晶体管的NMOS晶体管QN3被形成在NMOS晶体管区域32中。NMOS晶体管QN1到QN3中的每个都由栅极电极(未示出)和在栅极电极的两侧形成的N型源极/漏极扩散区域构成，其中，所述栅极电极形成在P阱区域30上，并且在栅极电极和P阱区域30之间插入栅极氧化物膜(未示出)。
为了说明在图1中所示的每个组件之间的连接构造，图2示出每个组件之间的布线的示意图，该示意图是通过放大图1的一部分而获得的。如图2所示，两个PMOS晶体管QP1和QP2被形成在每个PMOS晶体管区域21中，并且因此具有两个栅极电极。源极和漏极被形成在每个栅极电极的两侧。然而，因为源极由这两个PMOS晶体管共用，所以有两个漏极和一个源极。一对位线D和DB连接到这两个漏极。
PMOS晶体管QP3的栅极电极存在于PMOS晶体管区域22中，并且源极和漏极形成在栅极电极的两侧。电源电压端子VDD连接到该源极。漏极连接到在PMOS晶体管区域21中形成的上述晶体管的源极。注意，PMOS晶体管QP3连接到预定数目的PMOS晶体管QP1和QP2，并且该数目由晶体管之间的布线电阻和PMOS晶体管QP3等的驱动能力来确定。
相似地，两个NMOS晶体管QN1和QN2被形成在每个NMOS晶体管区域31中，并且因此具有两个栅极电极。源极和漏极形成在每个栅极电极的两侧。然而，因为漏极由这两个NMOS晶体管共用，所以有两个源极和一个漏极。一对位线D和DB连接到这两个源极。
NMOS晶体管QN3的栅极电极存在于NMOS晶体管区域32中，并且源极和漏极形成在栅极电极的两侧。地电压端子GND连接到该源极。漏极连接到在NMOS晶体管区域31中形成的上述晶体管的漏极。NMOS晶体管QN3连接到预定数目的NMOS晶体管QN1和QN2，并且该数目由晶体管之间的布线电阻和NMOS晶体管QN3等的驱动能力来确定。
N阱区域20和P阱区域30在边界线50上彼此接触。边界线50将N阱区域20与P阱区域30分离，并且被形成为由二氧化硅膜等构成的元件分离区域。如图1所示，边界线50具有曲柄形状，该曲炳形状具有连续的L形状。该构造通过将具有凸形部的N阱区域20与也具有凸形部的P阱区域30相互结合而形成。
在该示例中，PMOS晶体管区域21和NMOS晶体管区域31在单元阵列区域2中形成的字线(未示出)的延伸方向，即在图1中的Y方向上被布置。在下面的说明中，这些PMOS晶体管区域21的阵列被称为“P型读出放大器阵列51”，并且这些NMOS晶体管区域31的阵列被称为“N型读出放大器阵列52”。
PMOS晶体管区域22被设置在N阱区域20中、在P型读出放大器阵列51和N型读出放大器阵列52之间。相似地，NMOS晶体管区域32被设置在P阱区域30中、在P型读出放大器阵列51和N型读出放大器阵列52之间。此外，PMOS晶体管区域21和22以及NMOS晶体管区域31和32以预定的元件间隔来布置。按照这种方式，PMOS晶体管区域22和NMOS晶体管区域32以在图1中被表示为53的区域(下文中被称为“驱动器晶体管阵列区域”)中布置成行，上述被表示为53的区域位于P型读出放大器阵列51和N型读出放大器阵列52之间。此外，该构造还可以被表示为“按照边界线50指示的元件分离区域被连续地形成以便在与驱动器晶体管阵列区域53交叉的方向上，例如X方向上横穿驱动器晶体管阵列区域53，其中，在Y方向上布置PMOS晶体管区域22和NMOS晶体管区域32”。
如上所述，根据本发明的第一示例性实施例的DRAM电路100被形成为使得，N阱区域20和P阱区域30采用具有如图1所示的具有连续的L形状的曲柄形状边界而彼此接触。此外，用于分别形成驱动器晶体管QP3和QN3的各个晶体管类型的晶体管区域22和32被设置在当从相对的阱区域来看时具有凸形的区域中。利用这种构造，晶体管区域22和32在图1中所示的驱动器晶体管阵列区域53中被布置成行。此外，根据驱动器晶体管QP3和QN3的驱动能力，晶体管区域22和32在X方向上的长度可以被自由地设定。为了与它们一致，在图1中所示的N阱区域20和P阱区域30的凸形区域的长度Lp和Ln也可以被自由地设定。因此，通过形成具有由驱动器晶体管QP3和QN3等的驱动能力所确定的最佳长度Lp和Ln的N阱区域20和P阱区域30，可以实现具有读出放大器区域3的DRAM电路100，在读出放大器区域3中，死区被尽量地减小。
近年来，内置的DRAM已经被用于系统LSI等中。此外，由于DRAM电路的小型化和功率要求的降低等，电源电压已经减小。当电源电压减小时，构成上述读出放大器的晶体管的驱动能力被降低，并且因而，读出放大器的操作速度也被降低。特别地，由于在载流子迁移率等方面的差异，PMOS晶体管侧的驱动能力劣化。因此，与NMOS晶体管QN3相比，作为将电源电压提供给PMOS晶体管侧的驱动器晶体管的PMOS晶体管QP3需要增加尺寸。因此，在其中形成PMOS晶体管的PMOS晶体管区域22的尺寸大于其中形成NMOS晶体管的NMOS晶体管区域32的尺寸的要求正变得更加重要。因此，与在例如图11所示的现有技术中的DRAM电路10的情形一样，在现有技术中，与的N阱区域20相比，在P阱区域30中的死区逐渐变得更大。相反，在根据本发明的该示例性实施例的DRAM电路100中，即使PMOS晶体管区域22和NMOS晶体管区域32的尺寸不平衡，N阱区域20和P阱区域30也能够针对如此的不平衡尺寸而形成有最佳长度Lp和Ln。因此，因为在有效地利用在DRAM电路10中的相对阱区域中生成的死区的同时可以设置PMOS晶体管区域22和NMOS晶体管区域32，所以与DRAM电路10的宽度L10相比，可以缩短读出放大器区域3的宽度L100。以这种方式，可以增加在图1中的X方向上的每个元件之间的布置密度，并且因此可以减小读出放大器区域3的尺寸。结果，可减小DRAM电路100的芯片尺寸。注意，上述术语“在图1中的X方向”指的是位线(未示出)在存储器阵列区域2中延伸的方向。
此外，其中形成晶体管QP3和QN3的晶体管区域22和32被设置在PMOS晶体管区域21和NMOS晶体管区域31之间，其中PMOS晶体管QP1、QP2和NMOS晶体管QN1、QN2被分别形成在PMOS晶体管区域21和NMOS晶体管区域31中。即，驱动器晶体管QP3和QN3被设置在读出放大器区域3中，并且电源通过它们被提供给PMOS晶体管QP1、QP2和NMOS晶体管QN1、QN2。因此，可以解决现有技术中的DRAM遭遇的问题，即，因为从位于读出放大器区域3外部的驱动器晶体管提供电源，所以布线电阻增加。
[第二示例性实施例]
下文将参考附图来详细说明应用本发明的具体的第二示例性实施例。如在该第一示例性实施例的情形中一样，根据本发明第二示例性实施例的半导体存储器装置被应用到DRAM电路。图3示出根据本发明第二示例性实施例的半导体存储器装置的DRAM电路200的构造的示例。此外，图4示出用于都被形成在图3所示的读出放大器区域3中的多个读出放大器和驱动这些读出放大器的驱动器晶体管的连接构造。注意，具有与在图1和图12中的附图标记相同的附图标记的组件和结构表示与在图1和图12中的组件和结构相同或相似的组件和结构。
第二示例性实施例和第一示例性实施例的区别在于第二示例性实施例除了PMOS晶体管QP3之外，还包括作为驱动器晶体管的PMOS晶体管QP4。该PMOS晶体管QP4是用于过驱动读出放大器SA1、SA2、...的驱动器晶体管。因此，在本发明的第二示例性实施例中，该部分被选择性地说明，并且省略与第一示例性实施例相似的其他部分的说明。
如图3所示，DRAM电路200包括在芯片的读出放大器区域3中的N阱区域20和在P阱区域30。N阱区域20包括其中形成PMOS晶体管的PMOS晶体管区域21、22和23。在图4中所示的PMOS晶体管QP1和QP2被形成在PMOS晶体管区域21中。在图4中所示的PMOS晶体管QP3被形成在PMOS晶体管区域22中。在图4中所示的PMOS晶体管QP4被形成在PMOS晶体管区域23中。因为P阱区域30与DRAM电路100的P阱区域30相似，所以省略了对P阱区域30的说明。
如图4所示，用于过驱动的PMOS晶体管QP4被连接在电源电压端子VDD_OD和节点A之间，所述电源电压端子VDD_OD提供高于电源电压VDD的电源电压VDD_OD。读出放大器控制信号SEP2被输入到PMOS晶体管QP4以便控制其导通状态和截止状态。注意，作为基本上与第一示例性实施例的读出放大器控制信号SEP相同的读出放大器控制信号SEP1被输入到PMOS晶体管QP3。
参考图5来简要说明包括用于过驱动的PMOS晶体管QP4的读出放大器SA1的操作。图5是当读出放大器SA1处于激活状态时读出放大器SA1的时序图。如图5所示，在时刻t1处，读出放大器控制信号SEP1和SEP2变为低电平，并且读出放大器控制信号SEN变为高电平。因此，PMOS晶体管QP3、QP4和NMOS晶体管QN3变为导通状态，并且因此读出放大器SA1开始被激活。
用于过驱动的PMOS晶体管QP4是必需的原因包括下面的内容。一般而言，PMOS晶体管的电流驱动能力低于NMOS晶体管的电流驱动能力，使得用于向电源电压VDD侧将位线的电位差放大的操作速度趋于降低。为了避免这种在速度方面的降低，在读出放大器SA1的激活状态的早期阶段，高于电源电压VDD的电源电压VDD_OD被提供到PMOS晶体管QP1和QP2的源极。因此，在电源电压VDD_OD和节点A之间连接的PMOS晶体管QP4变为必需的。此外，因为从电源电压VDD_OD所提供的电流的电流值大，所以PMOS晶体管QP4的尺寸大于PMOS晶体管QP3的尺寸。
接下来，在从时刻t1起的预定时间之后，即在时刻t2处，读出放大器控制信号SEP2变为高电平，并且因此，PMOS晶体管QP4变为截止状态。执行该动作，以便防止从电源电压VDD_OD提供的任何电流流到电源电压端子VDD_OD侧。最后，在时刻t3处，读出放大器控制信号SEP1和读出放大器控制信号SEP2分别变为高电平和低电平，并且因此，读出放大器SA1的激活被停止。
上述的PMOS晶体管QP4被形成在图3所示的PMOS晶体管区域23中。如从图3中可看出，与PMOS晶体管区域22相似，PMOS晶体管区域23也被设置在N阱区域20中在P型读出放大器阵列51和N型读出放大器阵列52之间。以这种方式，在图3中，PMOS晶体管区域22和23以及NMOS晶体管区域32在位于P型读出放大器阵列51和N型读出放大器阵列52之间的驱动器晶体管阵列区域54中布置成行。
注意，如在第一示例性实施例的情形中，晶体管区域22、23和32在X方向上的长度可以根据驱动器晶体管QP3、QP4和QN3的驱动能力来自由地设定。此外，图3所示的长度Lp和Ln也可以自由地设定。因此，通过形成具有由驱动器晶体管QP3、QP4和QN3等的驱动能力所确定的最佳长度Lp和Ln的N阱区域20和P阱区域30，可以实现具有读出放大器区域3的DRAM电路200，在读出放大器区域3中，死区被尽量地减小。
通过采用像这样的结构，如在第一示例性实施例的情形中一样，即使其中形成用于过驱动的PMOS晶体管QP4的区域被添加，在每个阱区域中的死区也可以被减小。因此，在X方向上的在每个元件之间的布置密度可以被增加，并且因此，读出放大器区域3的宽度L200可以被缩短。结果，如在第一示例性实施例的情形中一样，读出放大器区域3的尺寸可以被减小，并且因此，DRAM电路200的芯片尺寸也可以被减小。
此外，也如在第一示例性实施例的情形中一样，其中形成为驱动器晶体管的PMOS晶体管QP3、QP4以及NMOS晶体管QN3的晶体管区域22和32被设置在PMOS晶体管区域21和NMOS晶体管区域31之间，其中PMOS晶体管QP1、QP2和NMOS晶体管QN1、QN2被分别形成在PMOS晶体管区域21和NMOS晶体管区域31中。因此，可以解决布线电阻增加的问题。
[第三示例性实施例]
下文将参考附图来详细说明应用本发明的具体的第三示例性实施例。如在第一示例性实施例和第二示例性实施例的情形中一样，根据本发明第三示例性实施例的半导体存储器装置被应用到DRAM电路。图6示出根据本发明第三示例性实施例的半导体存储器装置的DRAM电路300的构造的示例。注意，具有与在图1和图3中的附图标记相同的附图标记的组件和结构表示与在图1和图3中的组件和结构相同或相似的组件和结构。第三示例性实施例与第二示例性实施例的区别在于其中形成PMOS晶体管QP4的PMOS晶体管区域23的布置位置的不同。因此，在本发明的第三示例性实施例中，选择性地说明部分被，并且省略与第二示例性实施例相似的其他部分的说明。
在根据本发明第三示例性实施例的DRAM电路300中，利用比第二示例性实施例的电流更大的电流来驱动PMOS晶体管QP4。因此，该示例性实施例假定这样的情形，即，其中形成PMOS晶体管QP4的PMOS晶体管区域23变大，使得难以将PMOS晶体管区域23设置在图3所示的驱动器晶体管阵列区域54内。在该情形下，在位于驱动器晶体管阵列区域53和P型读出放大器阵列51之间的驱动器晶体管阵列区域55中，PMOS晶体管区域23被布置成行，在驱动器晶体管阵列区域53中布置PMOS晶体管区域22和NMOS晶体管区域32。
如上所述，当PMOS晶体管区域23变得很大时，与根据第二示例性实施例的DRAM电路200相比，PMOS晶体管区域23与PMOS晶体管区域22不能布置在同一行中。即使在像这样的情形中，PMOS晶体管区域22和NMOS晶体管区域32被布置在驱动器晶体管阵列区域55中。因此，可以获得与在第一示例性实施例的优点相似的优点。即，在X方向上的每个元件之间的布置密度可以被增加，并且因此，读出放大器区域3的宽度L300可以被缩短。结果，如在第一示例性实施例的情形中一样，读出放大器区域3的尺寸可以被减小，并且因此，DRAM电路300的芯片尺寸也可以被减小。此外，因为与第二示例性实施例相似的原因，还可以解决布线电阻增加的问题。
[第四示例性实施例]
下文将参考附图来详细说明应用本发明的具体的第四示例性实施例。如在该第一、第二和第三示例性实施例的情形中一样，根据本发明第四示例性实施例的半导体存储器装置被应用到DRAM电路。图7示出根据本发明第四示例性实施例的半导体存储器装置的DRAM电路400的构造的示例。注意，具有与在图1、图3和图6中的附图标记相同的附图标记的组件和结构表示与在图1、图3和图6中的组件和结构相同或相似的组件和结构。第四示例性实施例与第二、第三示例性实施例的区别在于，在第四示例性实施例的构造中，单个漏极由PMOS晶体管QP3和QP4相互共用。因此，在本发明的第四示例性实施例中，选择性地说明该部分，并且省略了与第二和第三示例性实施例相似的其他部分的说明。
如图7所示，DRAM电路400包括在芯片的读出放大器区域3中的N阱区域20和在P阱区域30。N阱区域20包括其中形成PMOS晶体管的PMOS晶体管区域21和24。P阱区域30包括其中形成NMOS晶体管的NMOS晶体管区域31和33。因为PMOS晶体管区域21和NMOS晶体管区域31与第一示例性实施例的相同，所以省略对它们的说明。在PMOS晶体管区域24中，PMOS晶体管QP3和QP4被形成为驱动器晶体管。在NMOS晶体管区域33中，NMOS晶体管QN3被形成为驱动器晶体管。
图8示出PMOS晶体管区域24的横截面。该横截面是沿着图7中的线8-8截取的并且在Y方向上看的表面。如上所述，PMOS晶体管QP3和QP4被形成在PMOS晶体管区域24中。在图8中由虚线框QP3指示的部分是PMOS晶体管QP3，并且由虚线框QP4指示的部分是PMOS晶体管QP4。如图8所示，PMOS晶体管QP3由栅极电极61以及在栅极电极的两侧形成的P型源极扩散区域64和漏极扩散区域63构成，其中，所述栅极电极61形成在N阱区域20上方，并且在栅极电极61和N阱区域20之间插入栅极氧化物膜(未示出)。相似地，PMOS晶体管QP4由栅极电极62以及在栅极电极的两侧形成的P型源极扩散区域65和漏极扩散区域63构成，其中，所述栅极电极62形成在N阱区域20上方，并且在栅极电极62和N阱区域20之间插入栅极氧化物膜(未示出)。因此，漏极扩散区域63被连接到节点A，并且源极扩散区域64和65分别被连接到电源电压端子VDD和VDD_OD。读出放大器控制信号SEP1和SEP2分别被输入到栅极电极61和62。
如上所述，PMOS晶体管QP3和QP4使用漏极扩散区域63作为公共漏极。因此，两个PMOS晶体管可以被形成在一个PMOS晶体管区域24中。此外，如图8所示，通过将栅极电极61和62在X方向上排成直线以及将位于那些栅极电极61和62之间的漏极扩散区域63作为公共漏极，与PMOS晶体管QP3和QP4被形成在分开的晶体管区域中的布置相比，PMOS晶体管QP3和QP4在X方向上的总长度可以被缩短。
注意，因为除了相反的导电类型以外，NMOS晶体管区域33具有相似的构造，所以省略对它的说明。然而，注意，读出放大器控制信号SEN被输入到在NMOS晶体管区域33上方形成的栅极电极。
如上所述，上述的PMOS晶体管区域24和NMOS晶体管区域33被布置在图8所示的驱动器晶体管阵列区域56中。该驱动器晶体管阵列区域56位于P型读出放大器阵列51和N型读出放大器阵列52之间。通过采用像这样的结构，与根据第三示例性实施例的DRAM电路300相比，即使用于过驱动的PMOS晶体管QP4稍微有些大，PMOS晶体管区域也变得不必要采用两行构造。因此，可以减小与漏极区域在X方向上的宽度相对应的量和元件之间的距离。因此，在X方向上的在每个元件之间的布置密度可以进一步增加，并且因此，与DRAM电路300相比，读出放大器区域3的宽度L400可以进一步缩短。结果，如在第一到第四示例性实施例的情形中一样，读出放大器区域3的尺寸可以被减小，并且因此，DRAM电路400的芯片尺寸也可以被减小。此外，因为与第二示例性实施例相似的原因，还可以解决布线电阻增加的问题。
应该注意的是，本发明不被限制于上述示例性实施例，并且在不脱离本发明的精神和范围的情况下，可以适当地进行修改。例如，在本发明的第二到第四示例性实施例中，NMOS晶体管区域33的漏极/源极扩散区域被形成为布置在X方向上。然而，如在图9所示的DRAM电路500中，NMOS晶体管区域33的漏极/源极扩散区域被形成为布置在Y方向上。在该情形下，如在DRAM电路500中所示，即使当PMOS晶体管区域23和PMOS晶体管区域24需要大的面积，NMOS晶体管区域33也可以布置在驱动器晶体管阵列区域57中。
此外，虽然在本发明的第二到第四示例性实施例中，只在PMOS晶体管QP1和QP2的驱动侧使用用于过驱动的PMOS晶体管QP4，但是可代替地在NMOS晶体管QN1和QN2的驱动侧使用用于过驱动的NMOS晶体管。在该情形下，形成用于过驱动的NMOS晶体管的NMOS晶体管区域以与PMOS晶体管区域23和24相似的布置而设置在P阱区域中。
本领域普通技术人员可以按照需要组合第一到第四示例性实施例。
尽管依据几个示例性实施例描述了本发明，但是本领域技术人员将认识到，在所附权利要求的精神和范围内，可以对本发明进行各种修改，并且本发明不限制于上述示例。
此外，权利要求的范围不受上述示例性实施例限制。
此外，注意的是，申请人的意图是即使以后在审批中进行修改，也包括所有权利要求元素的等价物。

Claims (11)

1.一种半导体存储器装置，包括：
读出放大器，其驱动连接至存储器单元的位线；以及
驱动器晶体管，其将电源提供给所述读出放大器，其中，
所述读出放大器被以行的方式布置，并且构造布置有第一导电类型的晶体管的第一读出放大器行和布置有第二导电类型的晶体管的第二读出放大器行，以及
所述驱动器晶体管在所述第一读出放大器行和所述第二读出放大器行之间构造至少一个晶体管行，所述至少一个晶体管行包括与所述第一读出放大器行相对应的所述第一导电类型的第一驱动器晶体管和与所述第二读出放大器行相对应的所述第二导电类型的第二驱动器晶体管，
其中，所述第一驱动器晶体管形成在第二导电类型阱区域，所述第二导电类型阱区域位于形成有两个所述第二驱动器晶体管的两个第一导电类型阱区域之间。
2.根据权利要求1所述的半导体存储器装置，其中，
所述第一驱动器晶体管和在所述第一读出放大器行中的具有所述第一导电类型的晶体管被形成在相同的具有所述第二导电类型的第一阱中，以及
所述第二驱动器晶体管和在所述第二读出放大器行中的具有所述第二导电类型的晶体管被形成在相同的具有所述第一导电类型的第二阱中。
3.根据权利要求2所述的半导体存储器装置，其中，
所述第一阱设置有向所述第二阱侧突出的多个相互分离的凸形区域，
所述第二阱在所述第一阱的凸形区域之间设置有向所述第一阱侧突出的多个凸形区域，以及
所述第一驱动器晶体管被形成在所述第一阱的凸形区域中，并且所述第二驱动器晶体管被形成在所述第二阱的凸形区域中。
4.根据权利要求1所述的半导体存储器装置，其中，
所述驱动器晶体管进一步包括与所述第一读出放大器行相对应的所述第一导电类型的第三驱动器晶体管，并且在所述第一读出放大器行和所述第二读出放大器行之间构造至少一个包括所述第一到第三驱动器晶体管的晶体管行。
5.根据权利要求4所述的半导体存储器装置，其中，
所述第一和第三驱动器晶体管共用漏极或源极，并且被布置在与包括所述第二驱动器晶体管的晶体管行相同的行中。
6.根据权利要求1所述的半导体存储器装置，其中，
所述驱动器晶体管在所述第一读出放大器行和所述第二读出放大器行之间进一步包括与所述第一读出放大器行相对应的所述第一导电类型的第三驱动器晶体管，以及
所述第三驱动器晶体管被布置在与包括所述第一和第二驱动器晶体管的晶体管行不同的行中。
7.根据权利要求4所述的半导体存储器装置，其中，
所述第一驱动器晶体管将第一电源电压提供给在所述第一读出放大器行中的所述第一导电类型的晶体管，以及
所述第三驱动器晶体管将高于或低于所述第一电源电压的电压提供给在所述第一读出放大器行中的所述第一导电类型的晶体管。
8.根据权利要求4所述的半导体存储器装置，其中，
所述第一和第三驱动器晶体管以及在所述第一读出放大器行中的第一导电类型的晶体管被形成在相同的所述第二导电类型的第一阱中，以及
所述第二驱动器晶体管和在所述第二读出放大器行中的所述第二导电类型的晶体管被形成在所述第一导电类型的第二阱中。
9.根据权利要求8所述的半导体存储器装置，其中，
所述第一阱设置有向所述第二阱侧突出的多个相互分离的凸形区域，
所述第二阱在所述第一阱的凸形区域之间设置有向所述第一阱侧突出的多个凸形区域，以及
所述第一驱动器晶体管或所述第一和第三驱动器晶体管被形成在所述第一阱的凸形区域中，并且所述第二驱动器晶体管被形成在所述第二阱的凸形区域中。
10.一种半导体存储器装置，包括：
以第一方向布置的读出放大器行；
驱动器晶体管行，其将电压提供给所述读出放大器行，所述驱动器晶体管行被布置成与所述第一方向平行；以及
元件分离区域，其从所述第一方向连续地延伸以便在与所述第一方向交叉的方向上横穿所述驱动器晶体管行，
其中，驱动器晶体管行包括多个第一和第二导电类型的驱动器晶体管，所述第一和第二导电类型的驱动器晶体管分别形成在第二和第一导电类型的阱区域中，每个所述第一导电类型的阱区域位于两个所述第二导电类型的阱区域之间，
其中，所述元件分离区域限定了分离所述第一和第二导电类型的阱区域的边界线。
11.根据权利要求10所述的半导体存储器装置，进一步包括：
被提供有不同的电位的第一阱和第二阱，
其中，所述元件分离区域将所述第一阱与所述第二阱相分离。
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