CN100423267C - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器件及其制造方法，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及半导体存储器件，特别是涉及SRAM(静态随机存取存储器)。
背景技术
在采用了SOI(绝缘体上的硅)衬底的MOSFET(金属-氧化物-硅场效应晶体管)中，作为谋求工作速度的高速化和电流驱动能力的提高的器件，提出了DTMOSFET(动态阈值电压MOSFRT，以下称为“DTMOS”)(例如，参照专利文献1)。
SOI衬底具有依次层叠了硅衬底、掩埋氧化膜(BOX)层和硅层(SOI层)的层叠结构。在DTMOS中，在SOI层上，在下表面有选择地形成具有栅氧化膜的栅电极。另外，在SOI层内，夹持位于该栅电极的下方的体区而成对的源/漏区。DTMOS的特征在于，栅电极与体区相互电连接。
在DTMOS中，例如如果栅电极为H(高)电平，晶体管处于导通状态，则伴之以体电位也为H电平。于是，晶体管的工作阈值电压下降，其结果是，与采用了SOI衬底的通常的MOSFET相比，能够流过较多的电流(即，电流驱动能力提高了)。
一般来说，晶体管的栅电极具有有源区上的电极部和与之连接的元件隔离绝缘膜上的焊区部。如专利文献1所公开的那样，在DTMOS的栅电极的焊区部，形成了抵达元件隔离绝缘膜的下方的SOI层的接触。元件隔离绝缘膜的下方的SOI层与栅电极下的体区连结，而且与该体区为相同的导电类型。也就是说，DTMOS的栅电极与体区经上述接触和元件隔离绝缘膜的下方的SOI层，相互电连接在一起。
[专利文献1]特开2001-77368号公报(第4-6页，图3)
发明内容
在DTMOS中，形成了将栅电极和体区与栅电极的焊区部连接用的接触的这部分与通常的MOSFET相比，元件形成面积增大。因此，DTMOS难以应用于要求在半导体衬底上的小面积内形成多个晶体管的器件。
作为这样的器件之一，可举出SRAM。如果将DTMOS应用于构成SRAM的存储单元的晶体管(存储晶体管)的每一个，则SRAM单元的工作阈值电压下降，其结果是，可使工作速度性能得到提高。以往，SRAM单元一般具有4个晶体管和2个负载。但是，近年来伴随半导体器件的驱动电压的低电压化，采用各有2个存取晶体管、2个驱动晶体管和2个负载晶体管的总计6个晶体管构成的SRAM单元正在成为主流。因此，将DTMOS应用于SRAM变得更加困难。
另外，在DTMOS中，由于栅电极与体区连接，所以在栅电极的电位上升时，对体区与源/漏之间的PN结施加正向偏压，在该部分往往流过漏泄电流。因此，如果将DTMOS应用于SRAM单元，则担心发生SRAM的功耗增大的问题。
本发明是为了解决以上的课题而进行的，其目的在于，在抑制SRAM单元的形成面积的增大的同时，使工作可靠性得到提高，进而抑制伴随应用DTMOS而导致的功耗的增大。
本发明第1方面的半导体存储器件的特征在于：具备SRAM(静态随机存取存储器)单元，其中具有存取MOS(金属-氧化物-半导体)晶体管、驱动MOS晶体管、以及连接字线与上述存取MOS晶体管的栅电极的接触，上述接触与上述存取MOS晶体管和上述驱动MOS晶体管中的体区连接。
第2方面的半导体存储器件的特征在于：具备SRAM单元，其中具有第1和第2负载MOS晶体管、以及连接上述第1负载MOS晶体管的栅电极与上述第2负载MOS晶体管的漏区的接触，上述接触与上述第1负载MOS晶体管的体区连接。
第3方面的半导体存储器件的特征在于：具备SRAM单元，其中具有负载MOS晶体管、以及连接电源布线与上述负载MOS晶体管的源区的第1接触，上述第1接触与上述负载MOS晶体管的体区连接。
本发明第4方面的半导体存储器件的特征在于：具备SRAM单元，其中具有存取MOS晶体管、驱动MOS晶体管、以及连接接地布线与上述驱动MOS晶体管的源区的第1接触，上述第1接触与上述存取MOS晶体管和上述驱动MOS晶体管双方的体区连接。
按照本发明第1方面的半导体存储器件，在字线的电位增高的SRAM单元驱动时，驱动MOS晶体管和/或存取MOS晶体管的至少一方的体电位增高。由此，驱动MOS晶体管和/或存取MOS晶体管的工作阈值电压下降，电流驱动能力得到提高。也就是说，在驱动MOS晶体管和/或存取MOS晶体管中可得到与DTMOS同样的效果。从而，SRAM单元的工作阈值电压下降，SRAM单元的工作速度性能得到提高。进而，在字线的电位为0V的SRAM单元等待时，由于驱动MOS晶体管和存取MOS晶体管的体电位也被固定在0V，所以提高了该SRAM单元的抗软错误性能，得到可靠性高的SRAM。
另外，按照本发明第2方面的半导体存储器件，提高了负载晶体管的电流驱动能力，取得改善了SRAM的静态噪声容限的效果。另外，与现有的SRAM单元相比，无需另外形成在负载晶体管的栅电极与体区之间供电连接用的特别的接触。因而，在抑制形成面积增大的同时，可将DTMOS应用于负载晶体管。
按照本发明第3方面的半导体存储器件，由于负载MOS晶体管的体电位被固定在电源电位，所以提高了SRAM单元的工作稳定性。另外，由于在每个SRAM单元上设置的接触具有作为负载MOS晶体管的体接触的功能，所以无需阱电位固定用单元的电源接触，也能有助于缩小SRAM的形成面积。
按照本发明第4方面的半导体存储器件，由于驱动MOS晶体管和存取MOS晶体管的体电位被固定在接地电位，所以提高了SRAM单元的工作稳定性。另外，由于在每个SRAM单元上设置的接触具有作为驱动MOS晶体管和存取MOS晶体管的体接触的功能，所以无需阱电位固定用单元的接地接触，也能有助于缩小SRAM的形成面积。
附图说明
图1是一般的SRAM单元的电路图。
图2是表示实施例1的SRAM单元的结构的图。
图3是表示实施例1的SRAM单元的结构的图。
图4是表示实施例1的SRAM单元的制造工序的图。
图5是表示实施例1的SRAM单元的制造工序的图。
图6是表示实施例1的SRAM单元的制造工序的图。
图7是表示实施例1的SRAM单元的制造工序的图。
图8是表示实施例1的SRAM单元的制造工序的图。
图9是表示实施例1的SRAM单元的制造工序的图。
图10是表示实施例1的SRAM单元的制造工序的图。
图11是表示实施例1的SRAM单元的制造工序的图。
图12是表示实施例1的SRAM单元的制造工序的图。
图13是表示实施例1的SRAM单元的制造工序的图。
图14是表示实施例1的SRAM单元的制造工序的图。
图15是表示实施例1的SRAM单元的制造工序的图。
图16是表示实施例1的SRAM单元的制造工序的图。
图17是表示实施例2的SRAM单元的结构的图。
图18是表示实施例2的SRAM单元的结构的图。
图19是表示实施例2的SRAM单元的制造工序的图。
图20是表示实施例2的SRAM单元的制造工序的图。
图21是表示实施例2的SRAM单元的制造工序的图。
图22是表示实施例2的SRAM单元的制造工序的图。
图23是表示实施例2的SRAM单元的制造工序的图。
图24是表示实施例2的SRAM单元的制造工序的图。
图25是表示实施例2的SRAM单元的制造工序的图。
图26是表示实施例2的SRAM单元的制造工序的图。
图27是表示实施例2的SRAM单元的制造工序的图。
图28是表示实施例3的SRAM单元的结构的图。
图29是表示实施例3的SRAM单元的结构的图。
图30是表示实施例4的SRAM单元的结构的图。
图31是表示实施例4的SRAM单元的结构的图。
图32是表示实施例5的SRAM单元的结构的图。
图33是表示实施例5的SRAM单元的结构的图。
图34是表示作为本发明的背景技术的SRAM的布局的图。
图35是表示实施例6的SRAM单元的布局的图。
图36是表示实施例7的SRAM单元的结构的图。
图37是表示实施例8的SRAM单元的结构的图。
图38是表示实施例8的SRAM单元的结构的图。
图39是表示实施例8的SRAM单元的变例的图。
图40是表示实施例8的SRAM单元的变例的图。
图41是表示实施例9的SRAM单元的结构的图。
图42是表示实施例9的SRAM单元的结构的图。
图43是表示实施例9的SRAM单元的变例的图。
图44是表示实施例9的SRAM单元的变例的图。
图45是表示实施例9的SRAM单元的变例的图。
图46是表示实施例10的SRAM单元的结构的图。
图47是表示实施例10的SRAM单元的结构的图。
图48是表示实施例10的SRAM单元的变例的图。
图49是表示实施例10的SRAM单元的变例的图。
图50是表示实施例11的SRAM单元的结构的图。
图51是表示实施例11的SRAM单元的结构的图。
图52是表示实施例11的SRAM单元的变例的图。
图53是表示实施例11的SRAM单元的变例的图。
图54是表示实施例11的SRAM单元的变例的图。
图55是表示实施例1、2、6的SRAM单元的等效电路的图。
图56是说明实施例1的效果用的图。
图57是表示实施例3的SRAM单元的等效电路的图。
图58是表示实施例8的SRAM单元的等效电路的图。
图59是表示实施例10的SRAM单元的等效电路的图。
图60是表示实施例12的SRAM单元的结构的图。
图61是表示实施例12的SRAM单元的变例的图。
图62是表示实施例12的SRAM单元的变例的图。
图63是表示实施例12的SRAM单元的变例的图。
图64是表示实施例13的SRAM单元的等效电路的图。
图65是表示实施例13的SRAM单元的结构的图。
图66是表示实施例13的SRAM单元的变例的图。
图67是表示实施例14的SRAM单元的等效电路的图。
图68是表示实施例14的SRAM单元的结构的图。
图69是表示实施例14的SRAM单元的变例的图。
图70是表示实施例15的SRAM单元的结构的图。
图71是表示实施例16的SRAM单元的结构的图。
图72是表示实施例17的SRAM单元的结构的图。
图73是表示实施例17的SRAM单元的结构的图。
图74是表示实施例17的SRAM单元的结构的图。
图75是表示实施例17的SRAM单元的结构的图。
具体实施方式
<实施例1>
图1是一般的SRAM的存储单元(SRAM单元)的电路图。如该图所示，作为驱动用的NMOS晶体管(驱动MOS晶体管)的第1驱动晶体管Q1及第2驱动晶体管Q2和作为负载用的PMOS晶体管(负载MOS晶体管)的第1负载晶体管Q3及第2负载晶体管Q4构成1对倒相器。这些倒相器相互连接，构成触发电路。而且，利用该触发电路和作为数据传送用的NMOS晶体管(存取MOS晶体管)的第1存取晶体管Q5及第2存取晶体管Q6，构成SRAM单元1。存取晶体管Q5、Q6的栅与字线WL连接，存取晶体管Q5、Q6的源/漏分别与位线BL和BL连接。
图2是作为本发明实施例1的半导体存储器件的SRAM的存储单元的俯视图。如该图所示，SRAM单元1包括在半导体层上沿横向(字线(未图示)的延伸方向)排列的第1P阱区、N阱区和第2P阱区。在这些P阱区和N阱区中形成由在其上表面部所形成的元件隔离绝缘膜14规定的有源区21～24。在第1P阱区的第1有源区21中形成第1驱动晶体管Q1和第1存取晶体管Q5。在第2P阱区的第2有源区22中形成第2驱动晶体管Q2和第2存取晶体管Q6。在N阱区的第3和第4有源区23、24中分别形成第1和第2负载晶体管Q3、Q4。
在有源区21～24上，分别形成沿横向延伸的第1～第4栅电极31～34。第1栅电极31具有作为第1驱动晶体管Q1和第1负载晶体管Q 3的栅的功能，第2栅电极32具有作为第2驱动晶体管Q2和第2负载晶体管Q4的栅的功能。第3和第4栅电极33、34分别具有作为第1和第2存取晶体管Q5、Q6的栅的功能。通过进行这样的布局，由于各有源区21～24和各栅电极31～34为简单的形状，所以适合于SRAM单元1的形成面积的缩小。
驱动晶体管Q1、Q2的源区分别经接触35、36与接地(GND)布线连接。负载晶体管Q3、Q4的源区分别经接触37、38与电源(Vdd)布线连接。
第1栅电极31上的接触39也抵达第2负载晶体管Q4的漏区，经上层的布线(未图示)与第2驱动晶体管Q2的漏区上的接触40连接。同样，第2栅电极32上的接触41也抵达第1负载晶体管Q3的漏区，经上层的布线(未图示)与第1驱动晶体管Q1的漏区上的接触42连接。
第1存取晶体管Q5的源/漏区的一方与第1驱动晶体管Q1的漏区连结，另一方经接触43与位线连接。同样，第2存取晶体管Q6的源/漏区的一方与第2驱动晶体管Q2的漏区连结，另一方经接触44与位线连接。
而且，第3栅电极33和第4栅电极34分别经接触45、46与字线连接。利用以上的结构，得到图1所示的SRAM单元的电路结构。
但是，在本实施例的SRAM单元1中，接触45也与第1驱动晶体管Q1和第1存取晶体管Q5的体区电连接，接触46也与第2驱动晶体管Q2和第2存取晶体管Q6的体区电连接，在这方面与现有的SRAM单元不同。即，本实施例的SRAM单元1的等效电路如图55所示那样构成。
在本实施例的SRAM单元1中，第1驱动晶体管Q1、第1负载晶体管Q3和第1存取晶体管Q5的组以及第2驱动晶体管Q2、第2负载晶体管Q4和第2存取晶体管Q6的组分别如图2所示对称地进行布局，进而具有互相相同的结构。
图3是说明实施例1的SRAM单元的结构用的图，是图2所示的SRAM单元1中的沿A-A线的剖面图。也就是说，该图是第1驱动晶体管Q1和第1存取晶体管Q5的剖面图。第2驱动晶体管Q2和第2存取晶体管Q6虽然也有与之相同的结构，但在以下的说明中，为了简单起见，省略了对它们的详细说明。
SRAM单元1在由硅衬底11、掩埋氧化膜(BOX)层12和SOI层13构成的SOI衬底上形成。在SOI层13的上表面部有选择地形成元件隔离绝缘膜14，由此规定了第1有源区21。在第1有源区21的上表面形成栅氧化膜15，第1栅电极31和第3栅电极33在其上形成。第1栅电极31是由多晶硅层31a和硅化物层31b构成的2层结构，同样，第3栅电极33是由多晶硅层33a和硅化物层33b构成的2层结构。
在第1栅电极31和第3栅电极33上形成由氧化硅膜16、氮化硅膜17和氧化硅膜18构成的层间绝缘膜。在该层间绝缘膜内形成、与上层的字线(未图示)连接的接触45在与第3栅电极33连接的同时，穿通元件隔离绝缘膜14，也与其下的SOI层13连接。
在第1有源区21中，第1栅电极31下面的P型区是第1驱动晶体管Q1的体区，第3栅电极33下面的P型区是第1存取晶体管Q5的体区。如图3所示，元件隔离绝缘膜14的底部未抵达BOX层12。因此，第1驱动晶体管Q1的体区与第1存取晶体管Q5的体区经元件隔离绝缘膜14下面的SOI层13(P阱)相互电连接。
从而，接触45与第3栅电极33连接，同时也与第1存取晶体管Q5的体区和第1驱动晶体管Q1的体区双方电连接。换言之，第1存取晶体管Q5具有在其栅电极与体区之间用接触45连接的所谓DTMOS结构，该接触45还与第1驱动晶体管Q1的体区连接。
再有，在本实施例中，如图3所示，在接触45与SOI层13连接的部分，比起第1P阱区的其它部分，形成杂质浓度高P+区19。由此，实现了在接触45与SOI层13之间的欧姆接触。
按照该结构，在字线的电位增高的SRAM单元驱动时，第1驱动晶体管Q1和第1存取晶体管Q5的体电位也增高。由此，第1驱动晶体管Q1和第1存取晶体管Q5的工作阈值电压下降，电流驱动能力提高。也就是说，在第1驱动晶体管Q1和第1存取晶体管Q5双方，均取得与DTMOS同样的效果。从而，SRAM单元1的工作阈值电压下降，SRAM单元1的工作速度性能提高。进而，在字线的电位为0V的SRAM单元1等待时，由于第1驱动晶体管Q1和第1存取晶体管Q5的体电位也固定在0V，所以提高了该SRAM单元1的抗软错误性能，得到可靠性高的SRAM。向为了取得这些效果而形成的体区的接触仅仅是接触45的一个。因而，与将DTMOS分别应用于第1驱动晶体管Q1和第1存取晶体管Q5的情况相比，抑制了形成面积的增大。
此外，由于通过在接触45与SOI层13连接的部分形成杂质浓度较高的P+区19，使接触45与SOI层13之间的欧姆接触成为可能，从而在接触45与SOI层13之间的接触电阻造成的电压降被抑制得很低。在第1驱动晶体管Q1和第1存取晶体管Q5中，有效地取得了电流驱动能力提高的效果。
图示虽然被省略，但第2驱动晶体管Q2和第2存取晶体管Q6也具有与之相同的结构。也就是说，图2所示的接触46连接在字线与第4栅电极34之间，同时与第2存取晶体管Q6的体区和第2驱动晶体管Q2的体区双方电连接。因而，上述本实施例的优点也能在第2驱动晶体管Q2和第2存取晶体管Q6中得到。
可是，在将DTMOS应用于SRAM单元的驱动晶体管Q1、Q2和存取晶体管Q5、Q6的情况下，由于字线与体区连接，所以在字线电位上升时，对体区与晶体管的源/漏之间的PN结施加正向偏压，很容易产生因在该部分流过漏泄电流致使功耗增大的问题。但是，按照本实施例这样的SRAM单元1的结构，此问题得到减轻。以下，说明其效果。
在本实施例中，由于元件隔离绝缘膜14下面的SOI层13较薄，在该部分具有有限的电阻值。即，SRAM单元1的等效电路更准确地如图56所示的那样。如该图所示，在接触45与第1驱动晶体管Q1和第1存取晶体管Q5的体区之间，以及在接触46与第2驱动晶体管Q2和第2存取晶体管Q6的体区之间，各自插入元件隔离绝缘膜14下面的SOI层13作为电阻R。该电阻R(虽然因制造工艺而异，但)其值为数十kΩ～数MΩ。另一方面，由于体区与晶体管的源/漏之间的PN结在充分地成为导通状态以前(该PN结的正向偏压在成为0.5～0.6V以前)，为数十MΩ～数GΩ以上的高阻抗状态，所以可忽略电阻R中的电压降。也就是说，由于字线电位在达到约0.6V以前几乎全部被保持在该PN结上，所以体电位有效地上升至0.6V附近。然后，由于如果字线电压超过0.6V，则该PN结充分地成为导通状态，但电阻的电压降却变得很明显，所以抑制了施加在该PN结上的电压。其结果是，减轻了在体区与晶体管的源/漏之间的PN结中因流过漏泄电流致使功耗增大的问题。
图4～图16是表示本实施例的SRAM单元的制造工序的图。在这些图中，(a)中示出的图是沿图2中的A-A线的剖面图，(b)中示出的图是沿图2中的B-B线的剖面图。以下，根据这些图来说明本实施例的SRAM单元的制造工序。
首先，准备在硅衬底11上层叠了100～500nm左右的膜厚的BOX层12和50～500nm左右的膜厚的SOI层13的SOI衬底。在对该SOI层13进行了第1和第2P型阱及N型阱形成用的杂质注入后，在其上形成数十nm的氧化硅膜51，再形成数百nm左右的膜厚的氮化硅膜52(图4)。
然后，在SOI衬底上形成对形成有源区21～24的区域上方进行了开口的抗蚀剂53(即，抗蚀剂53在形成元件隔离绝缘膜14的区域上方形成)。然后，以抗蚀剂53作为掩模，通过刻蚀氮化硅膜52、氧化硅膜51和SOI层13进行构图。这时的刻蚀在剩下SOI层的底部后即告停止。即，形成元件隔离绝缘膜14的区域的SOI层13并未完全除去(图5)。
在除去抗蚀剂53后，在整个面上形成氧化硅膜54(图6)。采用CMP法使氧化硅膜54的上表面平坦化，再除去氮化硅膜52和氧化硅膜51。其结果是，在SOI层的凹部内所保留的氧化硅膜54成为元件隔离绝缘膜14，其间的区域(SOI层13的凸部)成为有源区21～24(图7)。
然后，对各有源区21～24进行供形成晶体管的沟道区用的离子注入。对形成NMOS晶体管(驱动晶体管Q1、Q2、存取晶体管Q5、Q6)的有源区21、22，例如在注入能量为数十keV、剂量约为1013/cm2的条件下注入硼(B)。对形成PMOS晶体管(负载晶体管Q3、Q4)的有源区23、24，例如在注入能量为数十keV、剂量约为1013/cm2的条件下注入磷(P)。接着，用热氧化法在有源区21～24的上表面形成热氧化膜55后，在整个面上形成多晶硅膜56(图8)。
对热氧化膜55和多晶硅膜56进行构图，形成栅氧化膜15和栅电极31～34。其后，进行供形成各晶体管Q1～Q6的源/漏区用的离子注入。对NMOS晶体管(驱动晶体管Q1、Q2、存取晶体管Q5、Q6)，例如在注入能量为数十keV、剂量约为1015/cm2的条件下注入砷(As)。对PMOS晶体管(负载晶体管Q3、Q4)，例如在注入能量为数keV、剂量约为1015/cm2的条件下注入硼(B)。进而，使各晶体管Q1～Q4的源/漏区上部和栅电极31～34上部硅化物化。由此，在有源区21～24的源/漏区上部形成硅化物层57，同时各栅电极31～34成为多晶硅层和硅化物层的2层结构(图9)。
再有，在源/漏区形成用的离子注入中，栅电极31～34成为掩模。因而，在SOI层13中的栅电极31～34下方区域不形成源/漏，该区成为体区。
然后，在整个面上形成各数十nm的氧化硅膜16和氮化硅膜17，在其上形成约数百nm的氧化硅膜18(图10)。然后，在氧化硅膜18上形成对接触35～46的形成区域上方进行了开口的抗蚀剂58后，以其作为掩模，以氮化硅膜17作为刻蚀中止膜，刻蚀氧化硅膜18。然后，依次刻蚀露出了的氮化硅膜17、氧化硅膜16，形成抵达各有源区21～24和各栅电极31～34的接触孔(图11)。
接着，形成抗蚀剂59，使之掩埋在图11上所形成的接触孔之中除接触45、46用的接触孔(例如，图11的接触孔45a)以外的接触孔(例如，图11的接触孔42a)(图12)。在该工序中，作为抗蚀剂59的图形也可以是与图5所示的形成有源区21～24用的抗蚀剂53相同的抗蚀剂。如果这样做，就无需准备本工序用的特别的光掩模。图5的抗蚀剂53由于是也在现有的SRAM单元的制造中使用的抗蚀剂，所以只要准备与现有的SRAM单元的制造相同的光掩模即可。当然，在此时，抗蚀剂59与接触孔的部位无关，在有源区21～24的整个上方形成(参照图12(a))。
进行刻蚀，以除去氧化硅膜18上表面的剩余的抗蚀剂59(图13)。其后，以氧化硅膜18和抗蚀剂59作为掩模，刻蚀接触45、46用的接触孔内的元件隔离绝缘膜14，使SOI层13露出于该接触孔内(图14)。
除去抗蚀剂59，再形成抗蚀剂60，使之掩埋除接触45、46用的接触孔以外的接触孔。然后，以氧化硅膜18和抗蚀剂60作为掩模，通过向接触45、46用的接触孔内进行离子注入，在其中露出了的SOI层13中形成P+区19(图15)。例如，在注入能量为数keV、剂量为1014-15/cm2的条件下注入硼。作为在该工序中使用的抗蚀剂60的图形，只要使用与图5的抗蚀剂53相同的抗蚀剂，就无需准备本工序用的特别的光掩模。
然后，通过除去抗蚀剂60，在各接触孔内掩埋钨等金属，以形成接触35～46(图16)。然后，在氧化硅膜18上，通过形成与各接触35～46连接的位线、字线等必要的布线和覆盖布线的层间绝缘膜等，可形成本实施例的SRAM单元。
另外，在本实施例中，分别在接触45、46用的接触孔内另外形成使SOI层13露出用的刻蚀时构成掩模的抗蚀剂59和形成P+区19用的离子注入时构成掩模的抗蚀剂60。但是，例如在接触孔内使SOI层13露出后可以不除去抗蚀剂59，而将其直接用作形成P+区19的离子注入的掩模。由此，由于省略掉形成抗蚀剂60的工序，从而制造工序得到简化。
<实施例2>
图17是实施例2的SRAM单元的俯视图。在该图中，由于对与图2所示的要素具有同样的功能的要素标以同一符号，故省略掉它们的详细说明。另外，在本实施例中，第1驱动晶体管Q1、第1负载晶体管Q3和第1存取晶体管Q5的组以及第2驱动晶体管Q2、第2负载晶体管Q4和第2存取晶体管Q6的组也具有互相相同的结构。
与实施例1一样，在实施例2的SRAM单元1中，接触45也与第1存取晶体管Q5和第1驱动晶体管Q1的体区电连接，接触46也与第2驱动晶体管Q2和第2存取晶体管Q6的体区电连接。即，本实施例中的SRAM单元1的等效电路也如图55所示那样构成。
但是，SRAM单元1具有连结第1存取晶体管Q5和第1驱动晶体管Q1的体区的P型的第5有源区61，以及连结第2驱动晶体管Q2和第2存取晶体管Q6的体区的P型的第6有源区62。而且，接触45与第5有源区61连接，接触46与第6有源区62连接。
图18是沿图17的C-C线的剖面图，即第1驱动晶体管Q1和第1存取晶体管Q5的剖面图。由于第2驱动晶体管Q2和第2存取晶体管Q6也与之有相同的结构，故省略掉它们的详细说明。如图18所示，元件隔离绝缘膜14的底部未抵达BOX层12。因此，第1驱动晶体管Q1的体区、第1存取晶体管Q5的体区和第5有源区61经元件隔离绝缘膜14下方的SOI层13(P阱)相互电连接。
接触45与第3栅电极33连接，同时与第5有源区61连接。即，接触45也经第5有源区61与第1存取晶体管Q5的体区和第1驱动晶体管Q1的体区双方电连接。换言之，第1存取晶体管Q5在其栅电极与体区之间具有经接触45和第5有源区61连接的DTMOS结构，该接触45还与第1驱动晶体管Q1的体区电连接。在第5有源区61，为了实现两者之间的欧姆接触，形成了杂质浓度较高的P+区19。
按照该结构，与实施例1一样，在第1驱动晶体管Q1和第1存取晶体管Q5双方得到与DTMOS同样的效果，SRAM单元1的工作速度性能得到提高，同时等待时的抗软错误性能得到提高。为了取得该种效果，对所形成的体区的接触仅仅是接触45的1个。因而，与将DTMOS应用于第1驱动晶体管Q1和第1存取晶体管Q5的情况相比，可抑制形成面积的增大。
另外，通过在第5有源区61形成杂质浓度较高的P+区19，由于可形成在接触45与第5有源区61之间的欧姆接触，所以可将接触45与第5有源区61之间的因接触电阻引起的电压降抑制得较低。从而，在第1驱动晶体管Q1和第1存取晶体管Q5中，有效地取得了电流驱动能力提高的效果。另外，将图2与图18进行比较后可知，在本实施例中，由于接触45与较厚的SOI层13(P+区19)连接，并且在两者之间设置有硅化物层57，所以可减小接触电阻的分散性，有助于SRAM单元1的工作稳定。
再有，虽然图示省略掉，但第2驱动晶体管Q2和第2存取晶体管Q6也具有与之同样的结构。也就是说，图17所示的接触46连接字线与第4栅电极34之间，同时经第6有源区62，与第2存取晶体管Q6的体区和第2驱动晶体管Q2的体区双方电连接。因而，上述本实施例的优点也可在第2驱动晶体管Q2和第2存取晶体管Q6中得到。
图19～图27是表示本实施例的SRAM单元的制造工序的图。在这些图中，(a)中所示的图是图17中沿C-C线的剖面图。(b)中所示的图是图17中沿D-D线的剖面图。在这些图中，对与图4～图16所示的要素具有同样的功能的要素标以同一符号。以下，根据这些图说明本实施例的SRAM单元的制造工序。
首先，在实施例1中，与图4中说明过的工序一样，准备在硅衬底11上层叠了BOX层12和SOI层13的SOI衬底，在对SOI层13进行第1和第2P型阱和N型阱形成用的杂质注入后，在其上依次形成氧化硅膜51和氮化硅膜52。
其后，在SOI衬底上形成对形成有源区21～24、61、62的区域上方进行了开口的抗蚀剂63。然后，以抗蚀剂63作为掩模，通过刻蚀氮化硅膜52、氧化硅膜51和SOI层13进行构图。这时的刻蚀在剩下SOI层的底部后即告停止(图19)。
在除去抗蚀剂63后，在整个面上形成氧化硅膜54(图20)。采用CMP法使氧化硅膜54的上表面平坦化，再除去氮化硅膜52和氧化硅膜51。其结果是，在SOI层13的凹部内所保留的氧化硅膜54成为元件隔离绝缘膜14，其间的区域(SOI层13的凸部)成为有源区21～24、61、62(图21)。
然后，对有源区21～24进行供形成沟道区用的离子注入。该离子注入条件可以与实施例1中的沟道区的形成工序相同。接着，用热氧化法在有源区21～24、61、62的上表面形成热氧化膜55后，在整个面上形成多晶硅膜56(图22)。
对热氧化膜55和多晶硅膜56进行构图，形成栅氧化膜15和栅电极31～34。其后，进行供形成各晶体管Q1～Q6的源/漏区用的离子注入。该离子注入条件可以与实施例1中的各源/漏区的形成工序相同。进而，使各晶体管Q1～Q4的源/漏区的上部、第5有源区61和第6有源区62的上部和栅电极31～34的上部硅化物化。由此，在有源区21～24的源/漏区上部以及第5有源区61和第6有源区62的上部形成硅化物层57，同时各栅电极31～34成为多晶硅层和硅化物层的2层结构(图23)。
再有，在源/漏区形成用的离子注入中，栅电极31～34成为掩模。因而，在SOI层13中的栅电极31～34下方区域不形成源/漏，该区成为体区。
然后，在整个面上形成氧化硅膜16、氮化硅膜17和氧化硅膜18(图24)。在氧化硅膜18上形成了对接触35～46的形成区上方进行了开口的抗蚀剂64后，以其作为掩模，以氮化硅膜17作为刻蚀中止膜，刻蚀氧化硅膜18。然后，依次刻蚀露出了的氧化硅膜18、氧化硅膜16，形成抵达各有源区21～24、61、62和各栅电极31～34的接触孔(图25)。
接着，形成抗蚀剂65，使之掩埋在图25上形成的接触孔之中除接触45、46用的接触孔(例如，图25的接触孔45a)以外的接触孔(例如，图25的接触孔42a)。然后利用以氧化硅膜18和抗蚀剂65为掩模的离子注入，在露出于接触45、46用的接触孔内的SOI层13中形成P+区19(图26)。
除去抗蚀剂65，通过在各接触孔内掩埋钨等金属，形成接触孔35～46(图27)。然后，通过在氧化硅膜18上形成与各接触35～46连接的位线、字线等必要的布线和覆盖布线的层间绝缘膜等，可形成本实施例的SRAM单元。
如果将实施例1的SRAM的制造工序与实施例2的SRAM的制造工序进行比较，则可知在实施例2中，没有了相当于在实施例1中的图12～图14中说明过的工序(供接触孔45a抵达SOI层13用的元件隔离绝缘膜14的刻蚀工序)的工序。即，本实施例的SRAM单元可以用比实施例1少的工序数形成。
另外，在实施例2中，如图26中说明过的那样，虽然对第5有源区61和第6有源区62进行了供形成P+区19用的特别的离子注入工序，但也可利用供形成负载晶体管Q3、Q4的源/漏区用的离子注入来形成该P+区19。也就是说，在供形成负载晶体管Q3、Q4的源/漏区用的离子注入中，只要使用不仅在第3有源区23和第4有源区24上，而且在第5有源区61和第6有源区62上进行了开口的掩模图形，就能形成负载晶体管Q3、Q4的源/漏区，同时形成P+区19。如果这样做，就能省略掉图26的离子注入工序，从而使工艺的更加简化成为可能。
<实施例3>
在本实施例中，将DTMOS技术应用于负载晶体管Q3、Q4。图28是实施例3的SRAM单元的俯视图。在该图中，对与图2所示的要素具有同样的功能的要素标以同一符号。另外，在本实施例的SRAM单元1中，具有与第3有源区23连结的N型的第7有源区67和与第4有源区24连结的N型的第8有源区68。第7有源区67和第8有源区68比其它N阱区的其它部分的杂质浓度高，即它们是N+区。
图29是SRAM单元1中的第2负载晶体管Q4的剖面图。该图(a)和(b)是分别沿图28的E-E线和F-F线的剖面图。关于第1负载晶体管Q3，由于有与第2负载晶体管Q4相同的结构，故这里省略掉详细的说明。
如图29(a)所示，第7有源区67与第3有源区23中的第2栅电极32下面的N型区电连接(第2栅电极32是多晶硅层32a和硅化物层32b的2层结构)。另外，元件隔离绝缘膜14的底部未抵达BOX层12。因此，第3有源区23和第4有源区24中的第2栅电极32下面的N型区经元件隔离绝缘膜14下方的SOI层(N阱)而相互电连接。第4有源区24中的第2栅电极32下面的区域是第2负载晶体管Q4的体区。从而，第7有源区67与第2负载晶体管Q4的体区电连接。
另外，如图29(b)所示，在第7有源区67的上部和第3有源区23中的P型区(第1负载晶体管Q3的漏区)上部，形成一体的硅化物层70。接触41跨在第2栅电极32和侧壁69(氧化硅膜)上形成，在与第2栅电极32连接的同时，与硅化物层70连接。由于硅化物层70连结在第7有源区67和第1负载晶体管Q3的漏区上而形成，所以第2栅电极32与第7有源区67和第1负载晶体管Q3的漏区双方电连接。
按照以上的结构，第2栅电极32经接触41、硅化物层70、N型的第7有源区67和SOI层13内的N型区，与第2负载晶体管Q4的体区电连接。也就是说，第2负载晶体管Q4具有被电连接在其栅电极与体区之间的所谓DTMOS结构。另外，虽然图示予以省略，但第1负载晶体管Q3也具有同样的DTMOS结构。即，本实施例的SRAM单元1的等效电路如图54那样构成。其结果是，提高了负载晶体管Q3、Q4的电流驱动能力，取得改善了SRAM的静态噪声容限的效果。
另外，与现有的SRAM单元相比，无需另外形成电连接在负载晶体管的栅电极与体区之间用的特别的接触。因而，可抑制形成面积的增大，并可将DTMOS应用于负载晶体管。
此外，由于第7有源区67是比N阱区的其它部分的杂质浓度高的N+区，所以将第7有源区67中的电压降抑制得很低。从而，有效地取得了第1负载晶体管Q3和第2负载晶体管Q4中的电流驱动能力提高的效果。
<实施例4>
在谋求半导体存储器件的低功耗和工作可靠性的提高的基础上，一个重要的课题是，抑制在构成存储单元的各晶体管中发生的漏泄电流。例如，如实施例1、2那样，在将DTMOS应用于驱动晶体管Q1、Q2和存取晶体管Q5、Q6的情况下，形成了这些晶体管的第1和第2P阱的电位比形成了负载晶体管Q3、Q4的N阱的电位高的现象变得很容易产生。这时，第1和第2P阱区与N阱区之间的PN结隔离区被施加正向偏压，产生漏泄电流，同时不能达到驱动晶体管Q1、Q2和存取晶体管Q5、Q6与负载晶体管Q3、Q4之间的隔离。
通常，SRAM具有连结到同一位线的多个SRAM单元，它们在该位线的延伸方向上被并排设置。这时，某单元的驱动晶体管Q1、Q2和存取晶体管Q5、Q6与在位线的延伸方向(图30的纵向)邻接的其它单元的这些晶体管之间很容易产生经过了P阱的漏泄电流。在本实施例中，提出了抑制这些问题发生的技术。
图30和图31是表示实施例4的SRAM单元的结构的图。图31(a)是沿图30中的G-G线的剖面图，图31(b)是沿图30中的H-H线的剖面图。在这些图中，对与图2和图3所示的要素具有同样的功能的要素标以同一符号。另外，为了说明简单起见，在图31中省略了各栅电极21～24和接触35～46的图示。在图30中用斜线表示的区域71是元件隔离绝缘膜14的底部抵达BOX层12的区域，SOI层13在区域71中被完全地隔离。即，区域71是所谓的完全隔离区。
首先，完全隔离区71被配置在第1驱动晶体管Q1和第1存取晶体管Q5与负载晶体管Q3、Q4之间，以及在第2驱动晶体管Q2和第2存取晶体管Q6与负载晶体管Q3、Q4之间。由此，可将形成了驱动晶体管Q1、Q2和存取晶体管Q5、Q6的P阱与形成了负载晶体管Q3、Q4的N阱隔离。如图31(a)、(b)所示，在第1有源区21与第3有源区23之间，以及在第2有源区22与第4有源区24之间，可利用完全隔离区71完全地隔离。
此外，完全隔离区71也被配置在第1P阱区中驱动晶体管Q1、Q2和存取晶体管Q5、Q6与在图30的纵向(位线的延伸方向)邻接的单元的这些晶体管的边界附近。如图31(b)所示，在第1和第2P阱区的H-H线剖面处，不存在P型区(P阱)。也就是说，可用完全隔离区71完全地隔离形成了驱动晶体管Q1、Q2和存取晶体管Q5、Q6的P阱与在位线的延伸方向邻接的单元的P阱。
按照以上的结构，可抑制第1和第2P阱区与N阱区之间的漏泄电流的发生，达到在它们之间的可靠性高的隔离。另外，也抑制了在驱动晶体管Q1、Q2和存取晶体管Q5、Q6中在位线的延伸方向邻接的单元的这些阱之间的漏泄电流。
<实施例5>
如实施例3那样，在将DTMOS应用于负载晶体管Q3、Q4的情况下，在它们之间经N阱的漏泄电流变得很容易产生。另外，在连结到同一位线的SRAM单元在该位线的延伸方向上被并排配置的情况下，某单元的负载晶体管与在位线的延伸方向邻接的其它单元的这些晶体管之间很容易产生经过了P阱的漏泄电流。在本实施例中，提出了抑制这些问题发生的技术。
图32和图33是表示实施例5的SRAM单元的结构的图。图33(a)是沿图32中的I-I线的剖面图，图33(b)是沿图32中的J-J线的剖面图。在这些图中，对与图28和图29所示的要素具有同样的功能的要素标以同一符号。另外，为了说明简单起见，在图33中省略了各栅电极21～24和接触35～46的图示。
在本实施例中，完全隔离区72除了在实施例4中形成了完全隔离区71的区域外，还被配置在第1负载晶体管Q3与第2负载晶体管Q4之间，以及在位线的延伸方向邻接的其它SRAM单元的负载晶体管与负载晶体管Q3、Q4之间(图32中的第1负载晶体管Q3的上侧和第2负载晶体管Q4的下侧)。如图33(a)、(b)所示，在N阱区的I-I线剖面和J-J线剖面处，不存在N型区(N阱)。也就是说，完全隔离区72完全地隔离形成了第1负载晶体管Q3的N阱与形成了第2负载晶体管Q4的N阱之间，同时完全地隔离该单元的负载晶体管Q3、Q4与与之邻接的单元的负载晶体管之间。
按照以上的结构，抑制了第1负载晶体管Q3与第2负载晶体管Q4之间，以及某单元负载晶体管与与之邻接的单元的负载晶体管之间的漏泄电流的发生。再有，完全隔离区72由于也在实施例4中形成了完全隔离区71的区域中形成，不言而喻，在本实施例中也取得了在实施例4中所述的效果。
<实施例6>
图34是表示作为本发明的背景技术的SRAM的布局的俯视图。在该图中，用方形的虚线表示的各区相当于SRAM单元1。一般而言，SRAM虽然有多个SRAM单元1，但在以往，如图34所示，每隔数个SRAM单元1(例如每隔10个)，就设置了使P阱区和N阱区的电位稳定的阱电位固定用单元200。在阱电位固定用单元200中，对P阱区、N阱区分别设置接地接触201和电源接触202。如果将P阱区固定在接地电位，将N阱区固定在电源电位，则由于各SRAM单元1中的NMOS晶体管(驱动晶体管Q1、Q2和存取晶体管Q5、Q6)的体电位被固定在接地电位，PMOS晶体管(负载晶体管Q3、Q4)的体电位被固定在电源电位，所以这些晶体管的工作稳定，SRAM单元1的可靠性得到提高。特别是，由于驱动晶体管Q1、Q2和存取晶体管Q5、Q6受体浮置效应的很大影响，所以阱电位固定用单元200的接地接触201是必需的。但是，如果设置阱电位固定用单元200，则由于SRAM的形成面积增大，妨碍了SRAM的小型化和高集成化。
图35是表示本发明实施例6的SRAM的布局的俯视图。在该图中，用虚线的方形表示的各区是实施例1或2的SRAM单元1。如图35所示，在该SRAM中，不设置阱电位固定用单元200。即，本实施例的SRAM单元1的等效电路如图55所示那样构成。
如上所述，在实施例1、2的SRAM单元1中，驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区经接触45与字线电连接。也就是说，该体区的电位以往虽然被固定在接地电位，但在实施例1、2中，却与字线的电位一起变动。按照该结构，只有驱动晶体管Q1、Q2和存取晶体管Q5、Q6处于导通状态时，可降低其工作阈值电压，改善静态噪声容限。因此，如图35所示，即使不设置阱电位固定用单元200，也能使驱动晶体管Q1、Q2的工作稳定。
也就是说，按照本发明，即使不设置阱电位固定用单元200，由于改善了各SRAM单元1的静态噪声容限，所以可得到可靠性高的SRAM，可谋求SRAM的小型化和高集成化。
另外，在图34所示的现有结构中，在远离阱电位固定用单元200的位置配置了的SRAM单元1的体电位虽然容易变得不稳定，但实施例1、2的SRAM单元1由于有各自与体区连接的接触(体接触)，所以可谋求所有的SRAM单元1的工作的稳定。另外，出于抑制漏泄电流的发生的目的，在各SRAM单元1之间形成完全隔离区的情况下，可防止各SRAM单元1的体电位变得不稳定。
再有，负载晶体管Q3、Q4由于体浮置效应的影响较小，所以即使不固定体电位，在工作方面多半也不成问题。但是，对负载晶体管Q3、Q4而言，如果应用实施例3，则负载晶体管Q3、Q4的电流驱动能力得到提高，SRAM的静态噪声容限进一步得到改善。
<实施例7>
实施例7说明本发明中可进一步缩小SRAM的形成面积的SRAM单元1的结构。图36是表示本实施例的SRAM单元的结构的图。在该图中，由于对与图2所示的要素具有同样的功能的要素标以同一符号，故省略掉它们的详细说明。
如该图所示，在本实施例中，第1驱动晶体管Q1的漏区与第1负载晶体管Q3的漏区经SOI层连结在一起(符号75的部分)，在其上部一体地形成未图示的硅化物层。据此，第1驱动晶体管Q1的漏区与第1负载晶体管Q3的漏区经SOI层上部的硅化物层而电连接。也就是说，SOI层上部的硅化物层具有作为连接第1驱动晶体管Q1的漏区与第1负载晶体管Q3的漏区的布线75的功能。
如上所述，例如在实施例1(图2)中，第1驱动晶体管Q1的漏区上的接触42与第1负载晶1体管Q3的漏区上的接触41有必要经未图示的上层布线连接。与此相对照，在本实施例中，由于利用了SOI层上部的硅化物层构成的布线，使形成连接第1驱动晶体管Q1的漏区与第1负载晶体管Q3的漏区用的接触42变得没有必要，可省略掉该接触42的对位裕量，从而可减小SRAM单元1的形成面积。
特别是，由于可将第1驱动晶体管Q1与第1负载晶体管Q3的间隙做得很窄，所以也可使作为体接触的接触45与第1驱动晶体管Q1靠近。这样一来，也得到了使第1驱动晶体管Q1的工作更加稳定的优点。
再有，由于接触41的功能是连接第1负载晶体管Q3的漏区与第2栅电极32，所以在本例中不能省略。但是，接触41比起与栅电极31、33的绝缘所需的接触42，由于无需高精度的对位，故减小了裕量，难以妨碍SRAM单元1的形成面积的缩小。
另外，第2驱动晶体管Q2的漏区与第2负载晶体管Q4的漏区负载晶体管Q3的漏区也同样地经SOI层连结在一起(符号76的部分)，在其上一体地形成具有布线功能的硅化物层。据此，形成图2的接触40变得没有必要，从而可减小SRAM单元1的形成面积。
如上所述，按照本实施例，通过设置由SOI层上部的硅化物层构成的布线75、76，在驱动晶体管Q1、Q2的漏区上无需形成接触(图2的接触40、42)，从而可进一步缩小本发明中的SRAM的形成面积。
<实施例8>
如上所述，负载晶体管Q3、Q4由于受体浮置效应的影响较小，所以即使不固定体电位，在工作方面多半也不成问题，但如果将它固定在电源电位，则工作会更加稳定。在本实施例中，对各个SRAM单元1，设置了将负载晶体管Q3、Q4的体电位固定在电源电位用的体接触。
图37和图38是表示实施例8的SRAM单元的结构的图。图38相当于沿图37的K-K线的剖面。在这些图中，由于对与图2和图3所示的要素具有同样的功能的要素标以同一符号，故省略掉它们的详细说明。
如在实施例1中说明过的那样，驱动晶体管Q1、Q2的源区上的接触35、36分别与接地布线连接，负载晶体管Q3、Q4的源区上的接触37、38分别与电源布线连接。在本实施例中，其接触37、38也与负载晶体管Q3、Q4的体区电连接。
如图38所示，在作为第1驱动晶体管Q1的源区的第1有源区21的N型区的上表面形成硅化物层57，在其上形成与接地布线77连接的接触35。另外，在作为第1负载晶体管Q3的源区的第3有源区23的P型区的上表面形成硅化物层70，在其上形成与电源布线78连接的接触37。在本实施例中，该接触37穿通元件隔离绝缘膜14，抵达其下的SOI层13(N阱)。元件隔离绝缘膜14下面的N阱由于与负载晶体管Q3、Q4的栅电极31、32下面的体区连结在一起(例如，请参照前面的图29(a))，该接触37与负载晶体管Q3、Q4的体区电连接。再有，尽管省略掉图示，但接触38也同样地抵达元件隔离绝缘膜14下面的SOI层13(N阱)，与负载晶体管Q3、Q4的体区电连接。即，本实施例的SRAM单元1的等效电路如图58所示那样构成。
按照本实施例，由于负载晶体管Q3、Q4的体电位被固定在电源电位，所以SRAM单元1的工作稳定性得到提高。另外，具有作为负载晶体管Q3、Q4的体接触的功能的接触37和接触38由于如图58的等效电路那样，设置SRAM单元的每一个，所以无需在图34中说明过的阱电位固定用单元200的电源接触202，也能有助于缩小SRAM的形成面积。
再有，在图38中，虽然示出了SRAM单元1的第1和第2P阱区与N阱区之间的元件隔离绝缘膜14仅在SOI层13的上表面部所形成的结构(所谓“部分隔离”)，但例如也可应用实施例4，如图39那样设置完全隔离区71。这时，可抑制P阱区与N阱区之间的漏泄电流的发生，同时缩小第1有源区21-第3有源区23之间、以及第2有源区22-第4有源区24之间的距离，从而能有助于进一步缩小SRAM的形成面积。
另外，在上面的说明中，虽然说明了具有SOI结构的SRAM，但也能应用于在通常的体硅衬底上所形成的SRAM。这时，如图40所示，形成第1有源区21的P阱区101和形成第3有源区23的N阱区102均在N型衬底100的上部形成。这时，也能取得与上述同样的效果。
再有，在应用于体器件的情况下，MOS晶体管的源/漏区(图40中的第1有源区21内的N型区和第3有源区23内的P型区)的深度由于比元件隔离绝缘膜14的深度浅，所以接触37的底面不一定需要抵达元件隔离绝缘膜14下面的N阱区102，只要抵达至少比第3有源区23内的P型区深的位置即可。例如，在图40中，当第3有源区23内的P型区的深度为0.1μm，元件隔离绝缘膜14的深度为0.3μm时，接触37的深度可为0.15μm左右，这时，接触37的底面虽然不与N阱区102相接，但由于侧面与之相接，所以可确保接触37与N阱区102的电连接。
<实施例9>
在实施例9中，提出了有别于实施例8的方法，作为在各个SRAM单元1中为了将负载晶体管Q3、Q4的体电位固定在电源电位上而设置体接触用的技术。
图41和图42是表示实施例9的SRAM单元的结构的图。图42相当于沿图41的L-L线的剖面。在这些图中，由于对与图37和图38所示的要素具有同样的功能的要素标以同一符号，故省略掉它们的详细说明。
本实施例的SRAM单元1如图41所示，在N阱区内还具有用元件隔离绝缘膜14规定的N型的第9有源区79和第10有源区80。第9有源区79和第10有源区80分别与第1驱动晶体管Q1的源区和第2驱动晶体管Q2的源区邻接。
如图42所示，N型的第9有源区79与元件隔离绝缘膜14下面的N阱(SOI层13)连结在一起。另外，由于元件隔离绝缘膜14下面的SOI层13与负载晶体管Q3、Q4的栅电极31、32下面的体区连结在一起，所以该第9有源区79与负载晶体管Q3、Q4的体区电连接。进而，第9有源区79与第1负载晶体管Q3的源区(第3有源区23内的P型区)相互连结在一起，在其上部，厚度为10nm左右的硅化物层70被一体地形成(为了在第9有源区79和第1负载晶体管Q3的源区的上部一体地形成硅化物层70，在该2个区域的至少上部有必要连结在一起)。然后，在硅化物层70上形成与电源布线78连接的接触37。从图42可知，接触37经硅化物层70不仅与第3有源区23，也与第9有源区79电连接。也就是说，接触37经硅化物层70、第9有源区79、SOI层13(N阱)，与负载晶体管Q3、Q4的体区电连接。
再有，虽然图示予以省略，但也与第10有源区80一样，与元件隔离绝缘膜14下面的SOI层13(N阱)连结在一起，而且，在第10有源区80和第4有源区24的上部一体地形成硅化物层。也就是说，接触38也与负载晶体管Q3、Q4的体区电连接。
按照本实施例，与实施例8一样，由于负载晶体管Q3、Q4的体电位被固定在电源电位，所以提高了SRAM单元1的工作稳定性。另外，由于具有作为负载晶体管Q3、Q4的体接触的功能的第9有源区79和第10有源区80被设置在SRAM单元1的每一个上，所以无需图34中说明过的阱电位固定用单元200的电源接触202，也能有助于缩小SRAM的形成面积。
例如，在负载晶体管Q3、Q4的源区的宽度分别为0.2μm的情况下，第9有源区79和第10有源区80的宽度可为0.05μm左右。另外，如果第9有源区79和第10有源区80的杂质浓度比元件隔离绝缘膜14的杂质浓度高，则可减小与接触37、38的接触电阻。例如，如果杂质浓度在1018/cm3以上，则与金属的欧姆接触成为可能。
再有，在图41和图42中，虽然示出了将第9有源区79形成于第3有源区23的外侧的结构，但例如如图43所示，也可在第3有源区23的内侧形成，可更加缩小SRAM单元1的形成面积。
另外，在本实施例中，例如也应用实施例4，如图44那样如果设置完全隔离区71，则可抑制漏泄电流的发生，同时缩小第1有源区21-第3有源区23之间、以及第2有源区22-第4有源区24之间的距离，从而能有助于进一步缩小SRAM的形成面积。
此外，本实施例也不限于具有SOI结构的SRAM，如图45所示，也能应用于在通常的体硅衬底上形成的SRAM，这时，也能取得与上述同样的效果(在图45中，由于对与图40相同的要素标以同一符号，故省略其说明)。
<实施例10>
在以上的实施例中，通过使驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体电位为字线的电位，谋求各晶体管的工作稳定。在本实施例中，通过将驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体电位固定在接地电位，谋求工作的稳定。另外，由此的体接触设置在各个SRAM单元1中。
图46和图47是表示实施例10的SRAM单无的结构的图。再有，图47相当于沿图46的M-M线的剖面。在这些图中，由于对与图37和图38所示的要素具有同样的功能的要素标以同一符号，故省略掉它们的详细说明。
如图47所示，在作为第1驱动晶体管Q1的源区的第1有源区21的N型区的上表面，形成硅化物层57，在其上形成与接地布线77连接的接触35。在本实施例中，该接触35穿通元件隔离绝缘膜14，抵达其下的SOI层13(P阱)。元件隔离绝缘膜14下面的P阱由于与第1驱动晶体管Q1和第1存取晶体管Q5的栅电极31、33下面的体区连结在一起(例如，参照前面的图3(a))，该接触35与第1驱动晶体管Q1和第1存取晶体管Q5的体区电连接。再有，虽然图示予以省略，但与相同的接地布线连接的接触36也同样地抵达元件隔离绝缘膜14下面的SOI层13，与第2驱动晶体管Q2和第2存取晶体管Q6的体区电连接。即，本实施例的SRAM单元1的等效电路如图59所示的那样构成。
按照本实施例，由于驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体电位被固定在接地电位，所以提高了SRAM单元1的工作稳定性。另外，由于具有作为驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体接触的功能的接触35和接触36如图59的等效电路那样被设置在SRAM单元1的每一个上，所以无需图34中说明过的阱电位固定用单元200的接地接触201，也能有助于缩小SRAM的形成面积。
另外，在本实施例中，例如也应用实施例4，如图48那样如果在P阱区与N阱区之间设置完全隔离区71，则可抑制漏泄电流的发生，同时缩小第1有源区21-第3有源区23之间、以及第2有源区22-第4有源区24之间的距离，从而能有助于进一步缩小SRAM的形成面积。
本实施例也不限于具有SOI结构的SRAM，如图49所示，也能应用于在通常的体硅衬底上所形成的SRAM，这时，也能取得于上述同样的效果(在图49中，由于对与图40相同的要标以同一符号，故可省略其说明)。
再有，在应用于体器件的情况下，MOS晶体管的源/漏区(图49中的第1有源区21内的N型区和第3有源区23内的P型区)的深度由于比元件隔离绝缘膜14的深度浅，所以接触35的底面不一定需要抵达元件隔离绝缘膜14下面的P阱区101，只要抵达比第1有源区21内的N型区深的位置即可。例如，在图49中，当第1有源区21内的N型区的深度为0.1μm，元件隔离绝缘膜14的深度为0.3μm时，如果使接触35的深度为0.15μm左右，则其底面虽然不与P阱区101相接，但由于侧面与之相接，所以可实现接触35与P阱区101的电连接。
<实施例11>
在实施例11中，提出了有别于实施例10的方法，作为在各个SRAM单元1中为了将驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体电位固定在接地电位上而设置体接触用的技术。
图50和图51是表示实施例11的SRAM单元的结构的图。图51相当于沿图50的N-N线的剖面。在这些图中，由于对与图41和图42所示的要素具有同样的功能的要素标以同一符号，故省略掉它们的详细说明。
本实施例的SRAM单元1如图50所示，在N阱区内还具有用元件隔离绝缘膜14规定的P型的第11有源区81和第12有源区82。如图51所示，P型的第11有源区81与元件隔离绝缘膜14下面的P阱(SOI层13)连结在一起。另外，由于元件隔离绝缘膜14下面的P阱与第1驱动晶体管Q1和第1存取晶体管Q5的栅电极31、33下面的体区连结在一起，所以该第11有源区81与第1驱动晶体管Q1和第1存取晶体管Q5的体区电连接。进而，第11有源区81与第1驱动晶体管Q1的源区(第1有源区21内的N型区)相互连结在一起，在其上硅化物层57被一体地形成(为了在第11有源区81和第1驱动晶体管Q1的源区的上部一体地形成硅化物层57，在该2个区域的至少上部有必要连结在一起)。然后，在硅化物层57上形成与接地布线77连接的接触35。从图51可知，接触35经硅化物层57不仅与第1有源区21，也与第11有源区81电连接。也就是说，接触35经硅化物层57、第11有源区81、SOI层13(P阱)，与负载晶体管Q3、Q4的体区电连接。
再有，虽然图示予以省略，但第12有源区82也与元件隔离绝缘膜14下面的SOI层13(P阱)连结在一起，而且，在第12有源区82和第2有源区22的上部一体地形成硅化物层。也就是说，与接地布线连接的接触36也与第2驱动晶体管Q2、第2存取晶体管Q6的体区电连接。
按照本实施例，与实施例10一样，由于驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体电位被固定在接地电位，所以提高了SRAM单元1的工作稳定性。另外，由于具有作为驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体接触的功能的第11有源区81和第12有源区82被设置在SRAM单元1的每一个上，所以无需图34中说明过的阱电位固定用单元200的接地接触201，也能有助于缩小SRAM的形成面积。
例如，在驱动晶体管Q1、Q2的源区的宽度分别为0.2μm、第1驱动晶体管Q1的源区与第1负载晶体管Q3的源区的间隔以及第2驱动晶体管Q2与第2存取晶体管Q6的间隔分别为0.2μm的情况下，第11有源区81和第12有源区82的宽度为0.05μm左右。在图50和图51的例子中，设置了第11有源区81和第12有源区82的部分的元件隔离绝缘膜14的宽度虽然比其它实施例的窄，但由于第11有源区81和第12有源区82的电位与元件隔离绝缘膜14下面的P阱为相同的电位，所以不发生该部分的隔离耐压的恶化。
另外，如果第11有源区81和第12有源区82的杂质浓度比元件隔离绝缘膜14的杂质浓度高，则可减小与接触37、38的接触电阻。例如，如果杂质浓度在1018/cm3以上，则与金属的欧姆接触成为可能。
再有，从图50和图51可知，在本实施例中，虽然示出了将第11有源区81形成于第1有源区21的外侧的结构，但例如如图52所示，也可在第1有源区21的内侧形成，可更加缩小SRAM单元1的形成面积。
另外，在本实施例中，例如也应用实施例4，如图53那样如果在P阱区与N阱区之间设置完全隔离区71，则可抑制漏泄电流的发生，同时缩小第1有源区21-第3有源区23之间、以及第2有源区22-第4有源区24之间的距离，从而能有助于进一步缩小SRAM的形成面积。
此外，本实施例也不限于具有SOI结构的SRAM，如图54所示，也能应用于在通常的体硅衬底上形成的SRAM，这时，也能取得与上述同样的效果(在图54中，由于对与图40相同的要素标以同一符号，故省略了此处的说明)。
<实施例12>
如在实施例1中说明过的那样，在将DTMOS应用于SRAM单元的驱动晶体管Q1、Q2和存取晶体管Q5、Q6时，由于字线与体区连接，所以在字线电位上升时，在各晶体管Q1、Q2和Q5、Q6中，对体区与源/漏之间的PN结施加正向偏压，容易产生因在该部分流过电流而使功耗增大的问题。如果相当于该漏泄电流的路径的元件隔离绝缘膜14下面的SOI层13有某种程度的电阻(图56的等效电路中的电阻)，则该电阻起抑制漏泄电流的作用，减轻了功耗增大的问题。但是，由于DTMOS中的导通电流的增加和工作速度的提高这样的效果要靠该漏泄电流起作用而取得，所以并不希望完全使该漏泄电流截止(与通常的MOS晶体管变得相同)。因此，在实施例12中，要有意使漏泄电流的路径的电阻值增加，以将漏泄电流抑制得适度的小。
图60是表示实施例12的SRAM单元的结构的图。本实施例的SRAM的俯视图与实施例1中所示的图2相同，图60相当于沿图2所示的A-A线的剖面。另外，对与图2和图3所示的要素同样的要素标以同一符号。
在本实施例中，第1驱动晶体管Q1、第1负载晶体管Q3和第1存取晶体管Q5的组，以及第2驱动晶体管Q2、第2负载晶体管Q4和第2存取晶体管Q6的组也具有互相相同的结构。在这里，为了说明简单起见，仅说明与第1驱动晶体管Q1和第1存取晶体管Q5有关的结构，而省略第2驱动晶体管Q2和第2存取晶体管Q6的说明。在以下的实施例中也是同样的。
虽然省略掉上述各实施例中的图示，但在接触45的表面通常设置阻挡层金属451。另外，用符号191表示的P型区相当于在SOI层13上的接触45所连接的部分的区域，即在实施例1中形成P+区19的区域(参照图3)。
在本实施例中，通过适当选择阻挡层金属451的材料，并适当调整P型区191的杂质浓度，以形成如图60那样的，在接触45与SOI层13的连接部分具有所希望的电阻值的电阻R。再有，实际上，虽然在元件隔离绝缘膜14下面的SOI层13及接触45中也包含若干寄生电阻，但由于在本实施例中所形成的电阻R的电阻值相对很小，假定可忽略之。
由于上述漏泄电流从字线通过接触45，进而通过元件隔离绝缘膜14下面的SOI层13，流入第1驱动晶体管Q1和第1存取晶体管Q5的体区，所以接触45与SOI层13的连接部分的电阻R被插入该漏泄电流的路径中。由于该电阻R被插入第1驱动晶体管Q1和第1存取晶体管Q5的体区与字线之间，所以该SRAM的等效电路与图56是同样的。而且，在本实施例中，可将电阻R的电阻值设定为适当的值。
具体地说，在实施例1的SRAM的制造工序中的接触45的形成工序(图16)中，从例如Ti、TiN、Ta、TaN、W、WN、Mo、MoN、Hf、HfN、Al、Pt、Au等金属及其化合物之中选择具有所希望的电阻值的金属及其化合物作为阻挡层金属451。该阻挡层金属451可形成Ti/TiN等2层结构。
另外，将P型区191的杂质浓度例如在1016～1022/cm3之间进行调整，使之具有所希望的电阻值。在实施例1的SRAM的制造工序中，该调整可通过变更在形成P+区19用的工序(图15)中所注入离子的掺杂量来进行。如果P型区191的杂质浓度与元件隔离绝缘膜14下面的SOI层13为同样的程度，也可不进行该离子注入。在要使P型区191的杂质浓度比元件隔离绝缘膜14下面的SOI层13为低的情况下，在该离子注入时可进行注入N型的掺杂剂的所谓反掺杂。
这样，按照本实施例，由于可将电阻R的电阻值设定为适当的值，所以可将第1驱动晶体管Q1和第1存取晶体管Q5的体区与字线之间的的电阻值设定为适当的值。以下，说明该“电阻值的适当的值”。
通常，在对SRAM进行数据读出时，由于从使字线的电位上升到将与数据对应的电位输出给位线的时间滞后等，数据的读出需要一定的时间(存取时间)。如本发明这样，在将DTMOS应用于SRAM的驱动晶体管Q1、Q2和存取晶体管Q5、Q6时，为了取得提高读出速度的效果，在数据读出时体电位有必要充分地上升至接近于字电位的值。也就是说，在存取时间经过之前有必要使体电位充分地上升。
本发明的SRAM的体电位的上升时间常数可作为字线与体区之间的电容(体电容)与电阻的乘积而得到。例如，如假定在体电容为1fF时电阻R的电阻值为R1，若设定R1＝10MΩ，则时间常数为10ns。即，如为存取时间10ns的SRAM，则电阻值R1必须为10MΩ以下。
另外，电阻值R1越小，时间常数就越小，能高速地使体电位上升，但如上所述，由于漏泄电流增大，希望确保电阻值至少为1kΩ左右。
现在，由于一般的SRAM的存取时间为数ns～100ns，所以如考虑与此存取时间的对应关系，电阻值R1以1kΩ～100MΩ左右为宜。更理想的是，考虑到SRAM单元的工作特性的分散性，应留有裕量，可将时间常数设定为存取时间的5分之1左右。例如，如为存取时间10ns的SRAM，则将电阻值R1设定为2MΩ左右是有效的。即，如果使之与存取时间为数ns～100ns的一般的SRAM对应，则希望电阻值R1为1kΩ～20MΩ。
按照本实施例，由于在字线与驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区之间设置具有所希望的电阻值的电阻，所以除了在实施例1中说明过的效果外，还可得到抑制漏泄电流的效果。由此，可抑制本发明的SRAM的功耗。具体地说，当字线电位为0.8V、第1存取晶体管Q5为导通状态时，从字线经第1驱动晶体管Q1和第1存取晶体管Q5的体区流到接地端子(GND)的漏泄电流被抑制到10-9～10-5A左右。
另外，图61是表示本实施例的变例的图。即，如该图所示，在P型区191的上部，也可设置使该P型区191与阻挡层金属451进行反应而形成的硅化物层192。
再有，在以上的说明中，对实施例1的SRAM单元示出在字线与驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区之间形成了电阻的结构，但本实施例的应用并不限定于该结构。例如，也可应用于实施例2的SRAM单元，在图62中就示出了该情况的结构。图62的SRAM的俯视图与实施例2中所示的图17相同，图62相当于沿图17所示的C-C线的剖面。另外，在图62中，对与图17、图18和图60中所示的要素相同的要素标以同一符号。具有阻挡层金属451的接触45与第5有源区61连接，在该连接部分形成电阻R。在该情形中也取得与上述同样的效果。
在图62中，与实施例2的图18不同，在第5有源区61的上表面不设置钴的硅化物层57。其原因是，可得到与上面所示的图60的SRAM单元相同的电阻R。当然，只要电阻R的电阻值R1被设定为所希望的值，就如图18所示，在第5有源区61的上表面可形成设置了钴的硅化物层57的结构。如图62所示，为了在第5有源区61的上表面不形成钴的硅化物层57，在实施例2的SRAM的制造工序的形成硅化物层57、31b的工序(图23)中，在淀积钴之前，可用规定的绝缘膜(称为“硅化物保护膜”)覆盖第5有源区61的上表面，可不使钴淀积在第5有源区61的上表面。
在图62中，在接触45形成时通过适当选择阻挡层金属451的材料，并调整P型区191的杂质浓度，也可得到所希望的电阻值R1。P型区191的杂质浓度的调整可在实施例2的SRAM的制造工序中，在形成P+区19的工序(图26)中，通过改变所注入的离子的剂量并进行反掺杂来执行。
另外，在图62的例子中，也与图61一样，在P型区191的上部，可设置该P型区191与阻挡层金属451发生反应所形成的硅化物层192。此时的SRAM的结构如图63所示。
<实施例13>
如上所述，在本发明的SRAM单元中，如果增大字线与驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区之间的电阻值，则在驱动晶体管Q1、Q2和存取晶体管Q5、Q6导通的状态下，从字线流入的漏泄电流被抑制得很小。但是，在其反面，在驱动晶体管Q1、Q2和存取晶体管Q5、Q6关断时，积存于其体区的空穴难以排除到字线中去。此时，担心SRAM单元的等待状态中的体电位的固定变得困难，等待状态中的漏泄电流增大，工作变得不稳定，抗软错误性能恶化。
也就是说，在本发明的SRAM单元中，为了实现抑制漏泄电流和提高抗软错误性能这两个方面，可抑制从字线流向驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区的方向的电流(漏泄电流)，反之可增大从该体区流向字线的方向的电流(伴随从体区拉出空穴的电流)。因此，在实施例13中，在字线与体区之间插入二极管。该二极管被设置成其阴极连接到字线侧，阳极连接到体区侧。也就是说，本实施例的SRAM单元的等效电路如图64所示那样构成。
图65是表示实施例13的SRAM单元的结构的图。在该图中，对与图60所示的要素同样的要素标以同一符号。如图65所示，在本实施例中，设置二极管D，以代替图60的电阻R。该二极管D是通过使阻挡层金属451与P型区191形成肖特基结而形成的所谓肖特基二极管。
为了使阻挡层金属451与P型区191形成肖特基结，可使P型区191的杂质浓度例如为1016～1020/cm3左右。该杂质浓度的调整可在实施例1的SRAM的制造工序中，通过改变在形成P+区19用的工序(图15)中所注入的离子的剂量，或进行反掺杂来执行。
这样，按照本实施例，由于在第1驱动晶体管Q1和第1存取晶体管Q5的体区与接触45之间以字线侧成为阴极的方式形成所插入的二极管，所以可抑制从字线流向驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区的方向的电流(漏泄电流)，并可保持从该体区流向字线的方向的的电流(伴随从体区拉出空穴的电流)增大。从而，在本发明的SRAM单元中，可有效地实现抑制漏泄电流和提高抗软错误性能这两个方面。
再有，在图65中，对于与实施例1相同的结构的SRAM单元，虽然在字线与体区之间插入了二极管D，但本实施例的应用并不限定于该结构。例如，在应用于实施例2的SRAM单元的情况下，在实施例12中所示的图62的结构中，可调整P型区191的杂质浓度，使P型区191与阻挡层金属451形成肖特基结，从而形成二极管D(图66)。
另外，在本实施例中，与上面所示的图61及图62一样，在P型区191的上部，也可设置该P型区191与阻挡层金属451发生反应而形成的硅化物层192。此时，可设定该P型区191的杂质浓度，使硅化物层192与P型区191形成肖特基结(即，用硅化物层192和P型区191构成二极管D)。
<实施例14>
在本实施例中，将实施例12和实施例13组合在一起。在字线与驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区之间插入电阻R和二极管D。电阻R和二极管D相互串联连接。即，本实施例的SRAM的等效电路如图67所示那样构成。
另外，在图68中，示出了实施例14的SRAM单元的结构。在图68中，对与图60和图65所示的要素同样的要素标以同一符号。通过适当选择阻挡层金属451的材料并适当调整P型区191的杂质浓度，在接触45与SOI层13的连接部分形成具有所希望的电阻值的电阻R。而且，可设定P型区191的杂质浓度，使阻挡层金属451与P型区191形成肖特基结，用阻挡层金属451和P型区191形成肖特基二极管D。
由于在字线与驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区之间插入二极管D，字线与体区之间的电阻在该二极管被施加正向电压时(正向偏置状态)和被施加反向电压时(反向偏置状态)成为不同的值。例如，在字线电位上升，存取晶体管Q5、Q6接通时，由于二极管D成为反向偏置状态，电阻值增高。反之，在字线电位下降，存取晶体管Q5、Q6关断时，由于二极管D成为正向偏置状态，电阻值降低。由此，与实施例13一样，可抑制从字线流向驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区的方向的电流(漏泄电流)，可保证从该体区流向字线的方向的电流(伴随从体区拉出空穴的电流)增大。从而，在本发明的SRAM单元中，可有效地实现抑制漏泄电流和提高抗软错误性能这两个方面。
另外，与实施例12一样，如果调整阻挡层金属451的材料及P型区191的杂质浓度，以调整字线与第1驱动晶体管Q1和第1存取晶体管Q5的体区之间的电阻的值，则可适当地设定体电位的上升的时间常数。从例如Ti、TiN、Ta、TaN、W、WN、Mo、MoN、Hf、HfN、Al、Pt、Au等金属及其化合物之中选择具有所希望的电阻值的金属及其化合物作为阻挡层金属451。该阻挡层金属451可形成Ti/TiN等2层结构。
在体电位上升时，即字线电位上升时，二极管D成为反向偏置状态。因而，如假定体电容为C1，电阻R的电阻值为R1，反向偏置状态的二极管D的电阻值为R2，则通过C1×(R1+R2)可得到体电位的上升的时间常数。例如，在体电容为1fF的情况下，如果设定二极管D成为反向偏置状态时的字线与体区之间的电阻，即电阻R的电阻值R1与反向偏置状态的二极管D的电阻值R2之和(R1+R2)为10MΩ，则该时间常数为10ns。
现在，由于一般的SRAM的存取时间为数ns～100ns，所以电阻R的电阻值R1与反向偏置状态的二极管D的电阻值R2之和可为100MΩ以下。另外，电阻值R1+R2越小，时间常数就越小，可使体电位高速地上升，但如上所述，由于漏泄电流增大，所以希望确保电阻值R1+R2至少为1kΩ左右。
更理想的是，考虑到SRAM单元的工作特性的分散性，应留有裕量，可将时间常数设定为存取时间的5分之1左右。即，如果是存取时间为10ns的SRAM，则希望将电阻值R1+R2设定为2MΩ左右。
这样，按照本实施例，与实施例13一样，可抑制从字线流向驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区的方向的电流(漏泄电流)，可保证从该体区流向字线的方向的电流(伴随从体区拉出空穴的电流)增大。另外，与实施例12一样，由于可调整体电位的上升速度，所以可有效地抑制漏泄电流。从而，在本发明的SRAM单元中，可有效地实现抑制漏泄电流和提高抗软错误性能这两个方面。
具体地说，在第1存取晶体管Q5为导通状态的期间，从字线通过第1驱动晶体管Q1和第1存取晶体管Q5的体区流到接地端子(GND)的漏泄电流在字线电位为0.8V时被抑制到10-9～10-5A左右。而且，字线电位从0.8V的状态开始下降，在第1存取晶体管Q5被切换为关断时，可确保从第1驱动晶体管Q1和第1存取晶体管Q5的体区流出到字线的电流(即，伴随从体区拉出空穴的电流)可确保10-5以上的值。
再有，在图68中，对于与实施例1同样的结构的SRAM单元，虽然字线与体区之间插入了电阻R和二极管D，但本实施例的应用并不限定于该结构。例如，在应用于实施例2的SRAM单元的情况下，在实施例12所示的图62中，可调整阻挡层金属451的材料和P型区191的杂质浓度，使之具有所希望的电阻值，而且可调整P型区191的杂质浓度，使P型区191与阻挡层金属451形成肖特基结(图69)。
在图69中，与实施例2的图18不同，在第5有源区61的上表面不设置钴的硅化物层57。其原因是，可得到与上面所示的图68的SRAM单元相同的电阻R和二极管D。当然，只要电阻R的电阻值R1和反向偏置状态的二极管D的电阻值R2被设定为所希望的值，就如图18所示，在第5有源区61的上表面可形成设置了钴的硅化物层57的结构。如图69所示，为了在第5有源区61的上表面不形成钴的硅化物层57，在实施例2的SRAM的制造工序的形成硅化物层57、31b的工序(图23)中，在淀积钴之前，可用规定的绝缘膜(称为“硅化物保护膜”)覆盖第5有源区61的上表面，可不使钴淀积在第5有源区61的上表面。
另外，在本实施例中，也与上面所示的图61和图63一样，在P型区191的上部，可设置该P型区191与阻挡层金属451发生反应而形成的硅化物层192(例如，TiSi、TiSi2、MoSi、MoSi2、TaSi、TaSi2、WSi、WSi2等)。这时，可设定该P型区191的杂质浓度，使硅化物层192与P型区191形成肖特基结(即，二极管D用硅化物层192和P型区191构成)。
<实施例15>
图70是表示实施例15的SRAM单元的结构的图。本实施例的SRAM的上表面与实施例1中所示的图2一样，图70相当于沿图2所示的A-A线的剖面。另外，在图70中，对与图2和图3所示的要素具有同样功能的要素标以同一符号。
在以上的实施例中，与字线连接的接触45与其他接触一样，用钨等金属形成，但在本实施例中，却用P型多晶硅形成该接触45。
由于多晶硅的接触45与钨等的金属接触相比为高电阻，所以如图70所示，具有作为电阻的功能。也就是说，在字线与第1驱动晶体管Q1、第2驱动晶体管Q2的体区之间插入电阻R。从而，本实施例的SRAM的等效电路与实施例12一样如图56所示那样构成。
对构成接触45的多晶硅注入例如1016～1022/cm3左右的硼。通过调整该注入量，可将接触45即电阻R的电阻值调整为适当的值。从而，按照与实施例12同样的理论，可调整体电位的上升速度，抑制漏泄电流。
再有，在图70中，对于与实施例1同样的结构的SRAM单元，虽然以P型多晶硅形成接触45，但本实施例的应用并不限定于该结构。例如，在实施例2的SRAM单元(图18)中，通过用P型多晶硅形成与字线连接的接触45，也可应用本实施例取得同样的效果。
<实施例16>
图71是表示实施例16的SRAM单元的结构的图。在本实施例中，与实施例15的SRAM单元相对照，不是用P型多晶硅而是用N型多晶硅形成接触45。
由于多晶硅的接触45与钨等的金属接触相比为高电阻，所以与实施例15一样，具有作为电阻的功能。再有，在本实施例中，由于N型多晶硅的接触45与P型的SOI层13连接，所以在其边界处形成PN结，从而形成由接触45和SOI层13构成的PN结二极管D。也就是说，在字线与第1驱动晶体管Q1、第2驱动晶体管Q2的体区之间插入电阻R和二极管D。在字线侧为二极管D的阴极，在体区侧为二极管D的阳极。从而，本实施例的SRAM的等效电路与实施例14一样如图67所示那样构成。
对构成接触45的多晶硅注入例如1016～1022/cm3左右的硼。通过调整该注入量，可将接触45即电阻R的电阻值调整为适当的值。另外，由于在字线与驱动晶体管Q1、Q2和存取晶体管Q5、Q6的体区之间插入二极管D，使得在字线侧为二极管D的阴极，故可有效地实现抑制漏泄电流和提高抗软错误性能这两个方面。从而，按照与实施例14同样的理论，可有效地实现抑制漏泄电流和提高抗软错误性能这两个方面。
再有，在图71中，对于与实施例1同样的结构的SRAM单元，以N型多晶硅形成接触45，但本实施例的应用并不限定于该结构。例如，在实施例2的SRAM单元(图18)中，通过用N型多晶硅形成与字线连接的接触45，可应用本实施例取得同样的效果。
<实施例17>
以上的实施例(除实施例10、11外)中，示出了字线与SRAM的驱动晶体管的体区和存取晶体管的体区双方连接的结构，但在与其中一方的体区连接的情况下，也取得了提高SRAM单元的工作稳定性和工作速度的效果。
图72～图75是表示本实施例的SRAM单元的结构的图。在这些图中，对与图2和图3所示的要素同样的要素标以同一符号。
首先，图73是沿图72中的S-S线的剖面图。如这些图所示，在第1驱动晶体管Q1与第1存取晶体管Q5之间，以及在第2驱动晶体管Q2与第2存取晶体管Q6之间，设置完全隔离区73。而且，接触45在第1驱动晶体管Q1和第1存取晶体管Q5之中仅与第1存取晶体管Q5的体区连接。虽然图示予以省略，但接触46在第2驱动晶体管Q2和第2存取晶体管Q6之中仅与第2存取晶体管Q6的体区连接。这时，由于提高了存取晶体管Q5、Q6的电流驱动能力，所以与现有的SRAM单元相比，也提高了工作的稳定性和工作速度。
另外，图75是沿图74中的T-T线的剖面图。在这些图中，在第1驱动晶体管Q1与第1存取晶体管Q5之间，以及在第2驱动晶体管Q2与第2存取晶体管Q6之间，设置完全隔离区74。而且，接触45在第1驱动晶体管Q1和第1存取晶体管Q5之中仅与第1驱动晶体管Q1的体区连接。虽然图示予以省略，但接触46在第2驱动晶体管Q2和第2存取晶体管Q6之中仅与第2驱动晶体管Q2的体区连接。这时，由于提高了驱动晶体管Q1、Q2的电流驱动能力，所以与现有的SRAM单元相比，也提高了工作的稳定性和工作速度。
这样。在本发明中，即使是字线仅与SRAM的驱动晶体管的体区和存取晶体管的体区中的某一方连接的结构，也取得了提高SRAM单元的工作稳定性和工作速度的效果。但是，不言而喻，在字线与SRAM的驱动晶体管的体区和存取晶体管的体区双方连接时，可更加有效地取得本发明的效果。

Claims (35)

1. 一种半导体存储器件，其特征在于：
具备SRAM单元，其中具有：
存取MOS晶体管；
驱动MOS晶体管；以及
连接字线与上述存取MOS晶体管的栅电极的接触，
上述接触与上述存取MOS晶体管的体区连接，并且和上述驱动MOS晶体管中的体区连接。
2. 如权利要求1所述的半导体存储器件，其特征在于：
上述接触与上述存取MOS晶体管和上述驱动MOS晶体管双方的体区连接。
3. 如权利要求1或2所述的半导体存储器件，其特征在于：
包括在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线连接的部位与该字线之间所插入的电阻。
4. 如权利要求1或2所述的半导体存储器件，其特征在于：
上述接触具有在其表面所形成的阻挡层金属。
5. 如权利要求1或2所述的半导体存储器件，其特征在于：
上述接触用多晶硅形成。
6. 如权利要求1或2所述的半导体存储器件，其特征在于：
在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线连接的部位与该字线之间的电阻值为1kΩ～100MΩ。
7. 如权利要求1或2所述的半导体存储器件，其特征在于：
包括在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线连接的部位与该字线之间所插入的二极管，使得该字线侧成为阴极。
8. 如权利要求7所述的半导体存储器件，其特征在于：
上述接触在其表面具有阻挡层金属。
9. 如权利要求7所述的半导体存储器件，其特征在于：
上述接触用多晶硅形成。
10. 如权利要求7所述的半导体存储器件，其特征在于：
当对上述二极管施加反向电压时，在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线连接的部位与该字线之间的电阻值为1kΩ～100MΩ。
11. 如权利要求1或2所述的半导体存储器件，其特征在于：
上述存取MOS晶体管和上述驱动MOS晶体管在半导体层中所形成的第1导电类型的第1阱区内的第1有源区形成，分别具备上述第1导电类型的体区和第2导电类型的源/漏区，
上述第1有源区由在上述第1阱区的上表面部有选择地形成了的元件隔离绝缘膜规定，
上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中与上述接触连接的部位与上述元件隔离绝缘膜下面的上述第1阱区连结在一起，通过上述元件隔离绝缘膜下面的上述第1阱区与上述接触连接。
12. 如权利要求11所述的半导体存储器件，其特征在于：
上述接触穿通上述元件隔离绝缘膜，与上述元件隔离绝缘膜下面的上述第1阱区连接。
13. 如权利要求12所述的半导体存储器件，其特征在于：
在上述第1阱区的上述接触所连接的部分，形成其杂质浓度与上述第1阱区的其它部分不同的区域。
14. 如权利要求12所述的半导体存储器件，其特征在于：
上述第1阱区与上述接触形成肖特基结。
15. 如权利要求12所述的半导体存储器件，其特征在于：
上述接触在其表面具有阻挡层金属，
在上述第1阱区的上述接触所连接的部分，形成在上述阻挡层金属发生反应而形成的硅化物层。
16. 如权利要求12所述的半导体存储器件，其特征在于：
上述元件隔离绝缘膜下面的上述第1阱区为P型，
上述接触用N型多晶硅形成。
17. 如权利要求11所述的半导体存储器件，其特征在于：
上述SRAM还具有在上述第1阱区内由上述元件隔离绝缘膜规定的上述第1导电类型的第2有源区，
上述第2有源区与上述元件隔离绝缘膜下面的上述第1阱区连结在一起，
上述接触与上述第2有源区连接。
18. 如权利要求17所述的半导体存储器件，其特征在于：
上述第2有源区与上述第1阱区的杂质浓度不同。
19. 如权利要求17所述的半导体存储器件，其特征在于：
上述第2有源区与上述接触形成肖特基结。
20. 如权利要求17所述的半导体存储器件，其特征在于：
上述接触在其表面具有阻挡层金属，
在上述第2有源区的上述接触所连接的部分，形成在上述阻挡层金属发生反应而形成的硅化物层。
21. 如权利要求17所述的半导体存储器件，其特征在于：
上述第2有源区为P型，
上述接触用N型多晶硅形成。
22. 如权利要求11所述的半导体存储器件，其特征在于：
上述半导体层被置于绝缘体层之上，
上述SRAM还具有在上述半导体层中所形成的上述第2导电类型的第2阱区内所形成的负载MOS晶体管，
在上述存取MOS晶体管和上述驱动MOS晶体管与上述负载MOS晶体管之间的上述元件隔离绝缘膜抵达上述绝缘体层。
23. 如权利要求11所述的半导体存储器件，其特征在于：
包括与同一位线连接、在上述位线的延伸方向排列的多个上述SRAM单元，
上述半导体层被置于绝缘体层之上，
在上述第1阱区，上述多个SRAM单元彼此之间的元件隔离绝缘膜抵达上述绝缘体层。
24. 如权利要求11所述的半导体存储器件，其特征在于：
没有将上述SRAM单元的上述第1阱区固定于规定的电位用的作为独立于该SRAM单元的单元的阱电位固定用单元。
25. 如权利要求1或2所述的半导体存储器件，其特征在于：
上述SRAM单元还具有负载MOS晶体管，上述驱动MOS晶体管的漏区和上述负载MOS晶体管的漏区的至少其上表面部连结在一起，在该驱动MOS晶体管的漏区和该负载MOS晶体管的漏区的上述上表面部形成一体的硅化物层。
26. 如权利要求1所述的半导体存储器件，其特征在于：
具备SRAM单元，其中具有：
负载MOS晶体管；以及
连接电源布线与上述负载MOS晶体管的源区的第1接触，
上述第1接触与上述负载MOS晶体管的体区连接。
27. 如权利要求26所述的半导体存储器件，其特征在于：
上述负载MOS晶体管在半导体层中所形成的第1导电类型的阱区内的第1有源区形成，具有上述第1导电类型的上述体区和第2导电类型的源/漏区，
上述第1有源区由在上述半导体层的上表面部有选择地形成了的元件隔离绝缘膜规定，
上述负载MOS晶体管的体区与上述元件隔离绝缘膜下面的上述阱区连结在一起，
上述第1接触与上述元件隔离绝缘膜下面的上述阱区连接。
28. 如权利要求27所述的半导体存储器件，其特征在于：
上述第1接触穿通上述元件隔离绝缘膜，与其下的上述阱区连接。
29. 如权利要求27所述的半导体存储器件，其特征在于：
上述SRAM单元还具有在上述阱区内由上述元件隔离绝缘膜所规定的上述第1导电类型的第2有源区，
上述第2有源区与上述元件隔离绝缘膜下面的上述阱区连结在一起，
上述第1接触与上述第2有源区连接。
30. 如权利要求29所述的半导体存储器件，其特征在于：
上述第2有源区比上述阱区的杂质浓度高。
31. 如权利要求29所述的半导体存储器件，其特征在于：
上述第2有源区和上述负载MOS晶体管的源区的至少其上表面部连结在一起，在该第2有源区和该源区的上述上表面部形成一体的硅化物层，
上述第1接触与上述硅化物层连接。
32. 如权利要求26至31的任一项中所述的半导体存储器件，其特征在于：
还具备：
存取MOS晶体管；
以及
连接字线与上述存取MOS晶体管的栅电极的第2接触，
上述第2接触与上述存取MOS晶体管和上述驱动MOS晶体管中的至少一方的体区连接。
33. 如权利要求32所述的半导体存储器件，其特征在于：
上述第2接触与上述存取MOS晶体管和上述驱动MOS晶体管双方的体区连接。
34. 如权利要求26至31的任一项中所述的半导体存储器件，其特征在于：
还具备：
存取MOS晶体管；
驱动MOS晶体管；以及
连接接地布线与上述驱动MOS晶体管的源区的第3接触，
上述第3接触与上述存取MOS晶体管和上述驱动MOS晶体管双方的体区连接。
35. 如权利要求26至31的任一项中所述的半导体存储器件，其特征在于：
还具备：
存取MOS晶体管；以及
驱动MOS晶体管，
上述驱动MOS晶体管的漏区和上述负载MOS晶体管的漏区的至少其上表面部连结在一起，在该驱动MOS晶体管的漏区和该负载MOS晶体管的漏区的上述上表面部形成一体的硅化物层。
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