CN108666227A - 半导体器件及其制造方法以及用于半导体器件的检查设备 - Google Patents

半导体器件及其制造方法以及用于半导体器件的检查设备 Download PDF

Info

Publication number
CN108666227A
CN108666227A CN201810180830.5A CN201810180830A CN108666227A CN 108666227 A CN108666227 A CN 108666227A CN 201810180830 A CN201810180830 A CN 201810180830A CN 108666227 A CN108666227 A CN 108666227A
Authority
CN
China
Prior art keywords
electrode
wiring
integrated circuit
needle
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810180830.5A
Other languages
English (en)
Inventor
西田浩二
百田彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108666227A publication Critical patent/CN108666227A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06733—Geometry aspects
    • G01R1/0675—Needle-like
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07314—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
    • G01R1/07321—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support the probes being of different lengths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06716—Elastic
    • G01R1/06722—Spring-loaded
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本公开涉及半导体器件及其制造方法以及用于半导体器件的检查设备。本发明要解决的问题是可以改善半导体器件的集成度。在执行用于测试晶片中形成的芯片区域(CP)中的集成电路的电特性的晶片检查步骤中，在使具有相对小直径的第一探针与用于小电流的第一焊盘接触并使具有相对大直径的第二探针与用于大电流的第二焊盘接触的状态下执行测试。用于形成集成电路的布线和场效应晶体管布置在第一焊盘的正下方，第一探针的相对小的针压力被施加到该第一焊盘。另一方面，用于形成集成电路的布线和场效应晶体管没有布置在第二焊盘的正下方，第二探针的相对大的针压力被施加到第二焊盘。

Description

半导体器件及其制造方法以及用于半导体器件的检查设备
相关申请的交叉引用
2017年3月28日提交的日本专利申请No.2017-063495的公开(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及半导体器件的制造方法、半导体器件以及用于半导体器件的检查设备技术，并且例如涉及需要高集成化的半导体器件的制造方法、半导体器件以及可以有效地应用于半导体器件的检查设备的技术。
背景技术
例如，日本未审查专利申请公开No.2000-206148(专利文献1)描述了在半导体器件的制造步骤的检查步骤中使用的测试器。专利文献1公开了这样一种技术，其中除测量针之外还在测试器的探针卡中提供了定位针，并且通过使用在测量针与焊盘接触之前使定位针与定位焊盘接触产生的针痕迹将测量针的位置和半导体器件的焊盘的位置对准。
相关技术文献
专利文献
[专利文献1]日本未审查专利申请公开No.2000-206148
发明内容
在半导体器件中，需要更高的功能和更高的性能，并且正在促进形成半导体器件的元件和布线的更高集成度。然而，通过使半导体器件的元件和布线本身小型化而获得的集成度的改善已经达到极限，并且在半导体器件的制造步骤中也期望用于改善半导体器件的集成度的各种技术。
根据本说明书的描述和附图，其它问题和新特性将变得清楚。
在根据一个实施例的半导体器件的制造方法中，其中在第二电极的正下方每一个布置有用于形成半导体晶片的半导体芯片中的集成电路的集成电路图案的层的数量小于在第一电极的正下方每一个布置有用于形成半导体晶片的半导体芯片中的集成电路的集成电路图案的层的数量，其中在晶片检查步骤中从测量针向第二电极施加相对大的针压力并且从测量针向第一电极施加相对小的针压力。
此外，根据一个实施例的用于半导体器件的检查设备包括：第一测量针和第二测量针，第一测量针在第一针压力下与半导体芯片的电极接触，第二测量针在大于第一针压力的第二针压力下与半导体芯片的电极接触，其中第二测量针的厚度被设定为大于第一测量针的厚度。
根据一个实施例，可以改善半导体器件的集成度。
附图说明
图1是例示根据本实施例的半导体器件的制造步骤的步骤图；
图2是平面图，其左侧是图1中的晶片处理步骤之后的晶片的平面图，并且其右侧是在晶片中形成的芯片区域的放大平面图；
图3是图2中的接合焊盘的放大平面图；
图4示出了截面图，其左侧是沿着图3中的线I-I截取的，并且其右侧是沿着图3中的线II-II截取的；
图5是例示在图1中的晶片检查步骤中将探针卡的探针压靠晶片的芯片区域中的接合焊盘的状态的说明图；
图6是例示图5中虚线包围的区域A1的放大说明图；
图7是截面图，其左侧示出了在图6的晶片检查步骤期间从探针施加相对大的针压力的接合焊盘一侧上的芯片区域，并且其右侧示出了在图6的晶片检查步骤期间从探针施加相对小的针压力的接合焊盘一侧上的芯片区域；
图8是平面图，其左侧示出了留在从探针施加相对大的针压力的接合焊盘之上的探针痕迹，并且其右侧示出了留在从探针施加相对小的针压力的接合焊盘上的探针痕迹；
图9是封装步骤之后的半导体器件的截面图；
图10是被图9中的虚线包围的区域A2的放大截面图；
图11是图10中的布线层的一个示例的主要部分的截面图；
图12是例示第一实施例中的用于半导体器件的检查设备的示意性构造示例的说明图；
图13是例示图12的检查设备的探针卡的示意性构造的说明图；
图14是例示图13中的探针卡的主要部分的放大说明图；
图15是截面图，其左侧示出了在第二实施例中的晶片检查步骤期间从探针施加相对大的针压力的焊盘一侧上的芯片，并且其右侧示出了在第二实施例中的晶片检查步骤期间从探针施加相对小的针压力的焊盘一侧上的芯片；
图16是截面图，其左侧示出了在第三实施例中的晶片检查步骤期间从探针施加相对大的针压力的焊盘一侧上的芯片，并且其右侧示出了在第三实施例中的晶片检查步骤期间从探针施加相对小的针压力的焊盘一侧上的芯片；
图17是例示将形成根据第四实施例的检查设备的探针卡的探针压靠晶片的芯片区域中的接合焊盘之前的状态的说明图；
图18是例示将图17中的探针卡的探针压靠晶片的芯片区域中的接合焊盘的状态的说明图；
图19是平面图，其左侧示出了留在从探针施加相对大的针压力的接合焊盘之上的探针痕迹，并且其右侧示出了留在从探针施加相对小的针压力的接合焊盘之上的探针痕迹；以及
图20是截面图，其左侧是沿着图19中的线III-III截取的，并且其右侧是沿着图19中的线IV-IV截取的。
具体实施方式
当在以下实施例中为了方便起见需要时，通过将实施例分成多个部分或实施例来描述实施例；然而，除非另外明确说明，否则它们不是彼此独立的，而是一个部分或实施例作为变形、细节、补充描述等与另一部分或实施例的部分或整体相关。
当在以下实施例中提及要素的数量等(包括件数、数值、量、范围等)时，除非另有明确说明或除了当数量在原理上显然限于特定数量时之外，否则数量不限于特定数量，而是可以比特定数量更多或更少。
此外，在下面的实施例中，不用说，除非另有明确说明或除了原理上明显必需它们时之外，否则组件(也包括构成步骤等)不一定是必需的。
同样，在以下的实施例中，当提及组件等的形状和位置关系等时，除非另有明确说明或除了原理上认为它们不是之外，否则也包括与上述形状等基本上相同或类似的形状等。这也适用于上述数值和范围。
在用于说明实施例的每个附图中，原则上用相同的附图标记表示相同组件，并且省略重复的描述。此外，为了使附图更易理解，即使在平面图中也可以具有阴影线。
(第一实施例)
图1是例示根据本实施例的半导体器件的制造步骤的步骤图。将根据图1的步骤图并参考图2至图9来描述根据第一实施例的半导体器件的制造方法的一个示例。
图2的左侧是图1中的晶片处理步骤之后的晶片的平面图，并且图2的右侧是形成在晶片中的芯片区域的放大平面图。首先，如图2中所示，在晶片(半导体晶片)SW中形成多个芯片区域CP。也就是说，通过在晶片SW的每个芯片区域CP中形成多个元件和布线来形成集成电路(图1中的S1)。
晶片SW由例如单晶硅(Si)制成，并且例如在平面图中形成为基本上圆形形状。晶片SW的材料不限于单晶硅，而是可以进行各种改变，并且可以使用其它半导体材料，例如碳化硅(SiC)。另外，可以使用在绝缘层之上设置了用于形成元件的半导体层的SOI(绝缘体上硅)衬底等作为晶片SW。
通道SR布置在相邻的芯片区域CP之间。通道SR是相邻的芯片区域CP之间的边界区域，并具有预定宽度。在每个芯片区域CP中，布置了多个接合焊盘(在下文中，简称为焊盘)BP。焊盘BP是与各芯片区域CP中的集成电路电耦合的引出电极，并且在芯片区域CP的主表面中沿着芯片区域CP的外周并靠近外周布置。各焊盘BP例如由铝制成，并且例如在平面图中形成为基本上正方形形状。注意，焊盘BP的布置不限于上述的布置，并且焊盘BP可以布置在例如芯片CP的主表面的中心等处。
图3是图2中的焊盘的放大平面图，并且图4的左侧和右侧分别是沿着图3中的线I-I和线II-II截取的截面图。在图3中，用虚线指示焊盘BP1和BP2的外形。另外，图3中的符号CW指示循环布线的部分。
在图3和图4中，例示了两种类型的焊盘BP1和BP2。焊盘(第一电极)BP1是在晶片检查步骤S2期间从探针施加相对小的针压力(第一针压力)的焊盘。另一方面，焊盘(第二电极)BP2是在晶片检查步骤S2期间从探针施加比施加于焊盘BP1的针压力相对大的针压力(第二针压力)的焊盘。
作为使用焊盘BP1和BP2的示例，焊盘BP1是与流过其中的小电流相对应的焊盘，而焊盘BP2是与流过其中的大电流相对应的焊盘，流过焊盘BP2的电流大于流过焊盘BP1的电流。作为使用焊盘BP1和BP2的另一个示例，焊盘BP1是用于信号的焊盘，而焊盘BP2是用于供电的焊盘。用于供电的焊盘包括用于高电位供电的焊盘和用于低于高电位供电的参考电位供电(例如，地(GND)处的0V)的焊盘。
开口K1和K2形成在芯片区域CP的表面保护膜PR中(参见图4)。焊盘BP1和BP2的上表面的中心从相应的开口K1和K2暴露。在焊盘BP1和BP2的上表面中，开口K1和K2内的针指向区域PA1和PA2均是在晶片检查步骤S2期间施加探针的区域。针指向区域PA1和PA2不会实际形成在焊盘BP之上，而作为检查设备的数据记录。通过诸如检查设备的探针与焊盘BP之间的对准精度、探针的直径、焊盘BP的平面尺寸、开口K1和K2的平面尺寸以及在晶片处理步骤S1中形成图案的精度等的各种参数来设定针指向区域PA1和PA2。针指向区域PA1和PA2的大小小于开口K1和K2的平面尺寸，并被设定为足够大以确保探针的对准裕度。针指向区域PA1和PA2位于焊盘BP1和BP2的平坦部分中。
焊盘BP1和BP2的外周被表面保护膜PR覆盖。在焊盘BP1和BP2的每一个中，通孔TH布置在被表面保护膜PR覆盖的区域中(位于远离针指向区域PA1或PA2中的每一个的位置处)。每个焊盘BP1和BP2通过通孔TH电耦合到位于其下方的布线W，并且通过位于其下方的布线W电耦合到上述集成电路。表面保护膜PR是用于保护芯片区域CP的绝缘膜，并且包括例如氧化硅膜、氮化硅膜或其层叠膜。
如图4所示，集成电路形成层CL形成在晶片SW之上。集成电路形成层CL是其中布置了用于形成集成电路的集成电路图案的层，并且包括最下面的元件层EL和位于其之上的布线层WL。
在元件层EL中，形成多个元件，例如场效应晶体管(集成电路图案)Q。然而，元件不限于场效应晶体管Q，而是包括各种元件，并且例如可以形成诸如双极晶体管和二极管的有源元件以及诸如电容器和电感器的无源元件。在元件层EL中，例如，形成沟槽型隔离部分STI作为元件隔离部分。
布线层WL具有多个布线层WL1至WLn-3、WLn-2、WLn-1和WLn。在每个布线层WL1至WLn-3、WLn-2、WLn-1和WLn中形成布线(集成电路图案)W和绝缘膜IF。
布线W是用于通过电耦合元件来形成上述集成电路的导电图案。这里，布线W包括例如：沿着布线层延伸的布线部分；以及与布线层交叉(直角)以使布线层或布线板电耦合的耦合部分(通孔部分或插塞部分)。布线W例如由镶嵌布线形成。绝缘膜IF是将布线W彼此电隔离的绝缘部件，并且包括例如氧化硅膜、氮化硅膜或其层叠膜。省略了绝缘膜IF中的阴影线以使视图容易理解。
在第一实施例中，在集成电路形成层CL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个布置有用于形成集成电路的集成电路图案的层的数量小于在焊盘BP1(特别是针指向区域PA1)的正下方每一个布置有用于形成集成电路的集成电路图案的层的数量，其中要从探针向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力。
即，在布线层WL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个布置有用于形成集成电路的布线W的布线层的数量小于在焊盘BP1(特别是针指向区域PA1)的正下方每一个布置有用于形成集成电路的布线W的布线层的数量，其中要从探针向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力。换句话说，在布线层WL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个没有布置用于形成集成电路的布线W的布线层的数量大于在焊盘BP1(特别是针指向区域PA1)的正下方每一个没有布置用于形成集成电路的布线W的布线层的数量，其中要从探针向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力。
作为具体的示例，在要从探针施加相对小的针压力的焊盘BP1的针指向区域PA1的正下方，不存在对各布线层WL1至WLn禁止布线的限制也不存在对元件层EL禁止元件的布置的限制。因此，例如，在焊盘BP1的针指向区域PA1的正下方，用于形成集成电路的布线W布置在布线层WL1至WLn中的每一个中，并且用于形成集成电路的诸如场效应晶体管Q等元件也布置在位于针指向区域PA1的下方的元件层EL中。
另一方面，在要从探针施加相对大的针压力的焊盘BP2的针指向区域PA2的正下方，存在对各布线层WL1至WLn禁止布线的限制并存在对元件层EL禁止元件的布置的限制。因此，例如，在焊盘BP2的针指向区域PA2的正下方，用于形成集成电路的布线W不会布置在布线层WL1至WLn中的每一个中，并且用于形成集成电路的诸如场效应晶体管Q等元件也不会布置在位于针指向区域PA2的下方的元件层EL中。
接下来，测量(测试)通过上述晶片处理步骤S1在晶片SW的每个芯片区域CP中形成的集成电路的电特性。图5是例示在图1中的晶片检查步骤中将探针卡的探针压靠晶片的芯片区域中的焊盘的状态的说明图，并且图6是例示图5中虚线包围的区域A1的放大说明图。图7的左侧是在图6的晶片检查期间从探针施加相对大的针压力的焊盘一侧上的芯片区域的截面图，并且其右侧是在图6的晶片检查步骤期间从探针施加相对小的针压力的焊盘一侧上的芯片区域的截面图。
如图5中所示，探针卡(半导体工具)PC经由接口环IR附接到形成检查设备的测试头THD。在晶片检查步骤S2中，在使探针卡PC的多个探针(测试端子)P与设置在晶片SW的各芯片区域CP中的多个焊盘BP接触的状态下测量(测试)芯片区域CP中的集成电路的电特性等(图1中的S2)。基于该测量结果来选择芯片区域CP的无缺陷产品和缺陷产品。此外，通过将这些测量结果反馈给晶片处理步骤S1，这些测量结果被用于改善半导体器件的成品率和可靠性。例如，在晶片检查步骤S2中执行直流测试、交流测试和功能测试。在直流测试中，例如，查验是否存在断开和短路故障，以及输入/输出电压和输出电流的状态。在交流测试中，例如，查验输出信号的波形。在功能测试中，例如，查验输出模式、数据写入的可用性、数据保留时间的测量以及数据相互干扰的存在或不存在。将在后面给出包括测试头THD等的检查设备的描述。
在半导体器件中，需要用于半导体器件本身和检查设备的各种规格。例如，半导体器件需要减小芯片大小、增加焊盘数量、大电流等。例如，形成检查设备的探针卡需要节距减小、电流增大、针压力低、电阻低、接触稳定等。
然而，例如，在专利文献1中描述的技术中，探针卡的类型和探针的规格由器件的电极(形状(焊盘/球)、大小、节距等)的规格确定并且所有探针是均匀的。因此，充分应对上述各种要求变得困难。
例如，在需要大电流的焊盘或用于高电位供电的焊盘的情况下，如果与探针的接触电阻大，则电位下降，并且不能进行稳定测量。而且，在用于参考电位的焊盘的情况下，如果与探针的接触变得不足，则会发生电位波动或噪声，并且因此不能进行稳定测量。因此，必须使探针与焊盘牢固接触。但是，如果为了改善探针和焊盘之间的接触状态而增加探针的针压力，则担心可能会损坏焊盘下方的部分。因此，可以想到在焊盘下方不布置元件和布线的构造，但是在专利文献1的情况下，所有探针都是均匀的，并且因此从探针施加较大的针压力至不需要大电流的焊盘。因此，不能在所有焊盘下方布置元件和布线，并且存在可能抑制元件和布线的集成度的改善的问题。
另外，在晶片检查步骤中向芯片区域供给大电流的情况下，如果要被供给电流的探针的电流容许量小于所需电流量，则构造为通过增加用于芯片区域侧上的大电流的焊盘的数量来从多个探针供给电流。然而，在这种情况下，芯片区域侧上的焊盘的数量增加，因此存在可能抑制芯片大小的减小的问题。
因此，在第一实施例中，根据芯片区域CP中的焊盘BP设定焊盘BP下方的结构和探针卡PC的探针P的规格，以便实现半导体器件的测试需求规格。具体地说，需要相对小的针压力的探针(第一测量针)P1的直径r1做得较小，如图6和7中所示。因此，不会对焊盘BP1侧施加大的针压力，因此不需要考虑对焊盘BP1正下方的元件或布线的损坏。因此，在第一实施例中，元件(场效应晶体管Q等)和布线W布置在焊盘BP1的正下方。由此，与在全部焊盘BP的正下方不布置元件和布线的情况相比，能够更多地改善半导体器件的元件和布线的集成度。此外，可以在设计半导体器件的布局时增加可以布置元件和布线的区域的数量，并且因此可以容易地执行布局设计。
另一方面，需要相对大的针压力的探针(第二测量针)P2的直径r2做得较大，如图6和图7中所示。即，使要与焊盘BP2接触的探针P2的直径r2大于要与焊盘BP1接触的探针P1的直径r1。因此，可以增加用于焊盘BP2的探针P2的针压力。此外，可以增加探针P2和焊盘BP2之间的接触面积。因此，可以改善探针P2与焊盘BP2之间的接触状态。也就是说，当焊盘BP2是用于大电流或用于高电位供电的焊盘时，探针P2和焊盘BP2之间的接触电阻可以减小，并且因此可以通过焊盘BP2稳定地给芯片区域CP中的集成电路提供大电流或高电位供电。此外，当焊盘BP2是用于参考电位供电的焊盘时，也可以减小探针P2和焊盘BP2之间的接触电阻，并且因此可以防止电位波动或噪声产生。因此，可以通过焊盘BP2将参考电势稳定地提供给芯片区域CP中的集成电路。因此，可以改善晶片检查步骤S2的检查精度和可靠性，并且因此可以改善半导体器件的成品率和可靠性。此外，可以通过一个焊盘BP2供应大电流，因此与布置了多个用于大电流的焊盘的情况相比，可以更多地减小芯片大小。因此，可以促进半导体器件的小型化。
但是，由于从探针P2向焊盘BP2侧施加相对大的针压力，因此在焊盘BP2的正下方不布置元件(场效应晶体管Q等)和布线W。由此，可以避免当使探针P2与焊盘BP2接触时可能损坏焊盘BP2正下方的元件或布线的问题。因此，可以防止由损坏引起的有缺陷半导体器件的发生，并且因此可以确保半导体器件的成品率和可靠性。
这里，图8的左侧是例示留在从探针施加相对大的针压力的焊盘之上的探针痕迹的平面图，并且其右侧是例示留在从探针施加相对小的针压力的焊盘之上的探针痕迹的平面图。为了使视图易于理解，探针痕迹Pt1和Pt2用阴影表示。
如上所述，焊盘BP1和BP2由铝形成并且比探针P软。因此，细探针P1的探针痕迹Pt1留在焊盘BP1之上，而粗探针P2的探针痕迹Pt2留在焊盘BP2之上。因为探针P2的直径r2比探针P1的直径r1大，所以留在焊盘BP2之上的探针痕迹Pt2的直径rt2比留在焊盘BP1之上的探针痕迹Pt1的直径rt1大。
接着，在上述晶片检查步骤S2之后，沿着晶片SW的通道SR按压切片机的旋转刀片以切割晶片SW。由此，从晶片SW切出各个芯片区域CP，并且基于上述晶片检查步骤S2中的测量结果获得无缺陷芯片(图1中的S3)。
接着，在切割步骤S3之后，将无缺陷芯片安装在布线板之上并用模制树脂等进行模制(图1中的S4)。图9是封装步骤后的半导体器件的截面图，图10是图9中虚线包围的区域A2的放大截面图，并且图11是图10中的布线层的一个示例的主要部分的截面图。
芯片CPa是从芯片区域CP(参见图2等)获得的无缺陷芯片，并且经由粘合剂层ADL安装在布线板WCB的主表面的中心处并处于芯片的要形成焊盘BP的表面朝上的状态，如图9中所示。芯片CPa的焊盘BP通过多个接合线(以下简称为导线)BW电耦合到布线板WCB。导线BW由例如金(Au)或铜(Cu)形成，并且导线BW的一端电耦合到焊盘BP，并且其另一端电耦合到布线板WCB的引线，如图10中所示。该引线通过布线板WCB的内层布线电耦合到布线板WCB的背面之上的焊球EB。另一方面，在布线板WCB的主表面之上形成由例如热固性树脂形成的密封部件PM，并且位于布线板WCB的主表面之上的芯片CPa和布线BW被密封部件PM覆盖。
这里，焊盘BP1和BP2正下方的结构与参考图4所描述的相同，如图10中所示。即，布线W和元件(场效应晶体管Q)布置在焊盘BP1的针指向区域PA1的正下方，其中要由探针P1向焊盘BP1的针指向区域PA1施加相对小的针压力。另一方面，例如，在焊盘BP2的针指向区域PA2正下方不布置布线W和元件(场效应晶体管Q)布，其中要由探针P2向焊盘BP2的针指向区域PA2施加相对大的针压力。
如图11中所示，布线W例如由镶嵌布线形成。即，通过将导电膜WF(WFm、WFb)嵌入形成在绝缘膜IF中的沟槽G和孔H中形成布线W。相对厚的导电膜WFm是主布线导电膜，并且例如由铜(Cu)形成。相对薄的导电膜WFb是例如具有防止导电膜WFm中的铜的扩散的功能以及改善导电膜WFm和绝缘膜IF之间的粘附性的功能的阻挡金属膜，并且设置在导电膜WFm和绝缘膜IF之间。导电膜WFb由例如钛(Ti)、氮化钛(TiN)、其层叠膜等形成。在布线W中，嵌入沟槽G中的部分是上述的布线部分，并且嵌入孔H中的部分是上述的耦合部分(通孔部分和插塞部分)。
接下来，将参考图12至图14来描述本实施例中使用的检查设备的一个示例。图12是例示用于本实施例的半导体器件的检查设备的示意性构造示例的说明图。
图12所示的探测器PRB是用于测量在晶片SW的每个芯片区域CP中形成的集成电路的电特性的检查设备。晶片SW以芯片区域CP的将要形成焊盘BP的表面朝上的状态放置在探测器PRB的晶片台WST之上。在晶片台WST之上设有晶片卡盘部WCH，并且晶片SW通过晶片卡盘部WCH的吸附机构等被保持(固定)。
包括测试头THD、接口环IR、卡保持器CHD、探针卡PC等的检查主要部分布置在晶片台WST的上方。测试头THD电耦合到测试器T。测试器T是用于将探针检查所需的电压或信号输入到芯片区域CP中的集成电路以基于该时间获得的测量结果来确定集成电路的电特性的装置。
测试头THD和接口环IR以及接口环IR和探针卡PC分别经由多个布线TW电耦合在一起，使得测试头THD和探针卡PC电耦合在一起。作为布线TW，可以使用例如涉及POGO针或弹簧探针的导电部件。
在接口环IR下方，探针卡PC以探针P面对晶片SW的状态通过卡保持器CHD附接到探测器PRB。这里，卡保持器CHD具有用于防止在晶片检查步骤S2期间由于压力而在探针卡PC中发生翘曲等的机械强度。
图13是例示图12的检查设备的探针卡的示意性构造的说明图，并且图14是例示图13中的探针卡的主要部分的放大说明图。
探针卡PC包括布线板PWB和设在布线板PWB之上的探针P(P1、P2)。各探针P例如由铜合金、钯合金等形成。各探针P的一端侧(尖端侧)设置成从布线板PWB的背面(面对晶片SW的面)朝向晶片SW基本上垂直地突出。
另一方面，各探针P的另一端侧(腿侧)电耦合到布线板PWB的布线。也就是说，探针P通过布线板PWB的布线和布线TW电耦合到测试头THD并进一步电耦合到测试器T。另外，如图14中所示，在各探针P的另一端侧(腿侧)设有弯曲部Pb。探针P的弯曲部Pb具有作为板簧的功能，并具有在将探针P压靠焊盘BP时(过驱动时)，微调从探针P施加于焊盘BP的针压力的功能。这里，过驱动指的是将探针P从探针P首先接触焊盘BP的位置进一步推入焊盘BP中并因此使探针P压靠焊盘BP的操作。
另外，在本实施例中，如上所述，要被施加相对大的针压力的探针P2的厚度(直径r2)大于要被施加相对小的针压力的探针P1的厚度(直径r1)。由此，针对芯片区域CP之上的各焊盘BP，能够改变探针P相对于焊盘BP的针压力和接触面积。在该示例中，全部探针P的突出长度yp基本上彼此相等。探针P的突出长度yp是探针P从探针卡PC的背面突出的长度，即从布线板PWB的背面(面对晶片SW的面)到探针P的尖端的长度。
(第二实施例)
图15的左侧是在第二实施例中在晶片检查步骤期间从探针施加相对大的针压力的焊盘一侧上的芯片的截面图；并且其右侧是在晶片检查步骤期间从探针施加相对小的针压力的焊盘一侧上的芯片的截面图。
在第二实施例中，在布线层WL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个布置有用于形成集成电路的布线W的布线层的数量小于在焊盘BP1(特别是针指向区域PA1)的正下方每一个布置有用于形成集成电路的布线W的布线层的数量，其中要从探针P2向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针P1向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力，这类似于上面的描述。
换句话说，在布线层WL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个没有布置用于形成集成电路的布线W的布线层的数量大于在焊盘BP1(特别是针指向区域PA1)的正下方每一个没有布置用于形成集成电路的布线W的布线层的数量，其中要从探针P2向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针P1向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力。
作为具体的示例，在要从探针P1施加相对小的针压力的焊盘BP1的针指向区域PA1的正下方，存在仅对最上面的布线层WLn禁止布线的限制并且导电图案WFP1形成在最上面的布线层WLn中。导电图案WFP1由用于形成用于形成集成电路的布线W的导电膜WF(参见图11)形成，但其对于集成电路的操作不是必需的。这是因为焊盘BP1经由未示出的布线电耦合到集成电路。
导电图案WFP1例如在平面视图中以矩形立体图案或格子状线图案形成为比针指向区域PA1的平面尺寸大并且与针指向区域PA1在平面上重叠。另外，导电图案WFP1耦合到位于其之上的焊盘BP1。也就是说，焊盘BP1的针指向区域PA1(要与探针P1接触的部分)由焊盘BP1和导电图案WFP1的层叠形成。
这里，尽管要从探针P1施加到焊盘BP1的针压力相对较小，但可能损坏焊盘BP1正下方的最上面的布线层WLn中的布线。因此，在第二实施例中，对于集成电路的操作不是必需的导电图案WFP1被设在焊盘BP1正下方的最上面的布线层WLn中。因此，即使焊盘BP1正下方的布线层WLn中的导电图案WFP1被来自探针P1的针压力损坏，集成电路也完全不受影响，这是因为导电图案WFP1对于集成电路的操作不是必需的。此外，通过设置导电图案WFP1，还可以保护位于最上面的布线层WLn下方的层中的布线W和元件(场效应晶体管Q等)。因此，可以防止当使探针P1与焊盘BP1接触时位于焊盘BP1下方的元件或布线可能被损坏的问题。因此，可以防止由损坏引起的缺陷半导体器件的发生，并且因此可以改善半导体器件的成品率和可靠性。
这里，在焊盘BP1的针指向区域PA1的正下方，位于最上面的布线层WLn下方的布线层WLn-1至WL1和元件层EL用于形成集成电路，这与第一实施例中的相同，所以将省略其描述。
另一方面，在要从探针P2施加相对大的针压力的焊盘BP2的针指向区域PA2的正下方，存在对最上面的布线层WLn和位于其正下方的布线层WLn-1禁止布线的限制，并且在布线层WLn和WLn-1中形成导电图案WFP2。布线层WLn和WLn-1中的每个导电图案WFP2由用于形成布线W的导电膜WF(参见图11)形成，但是其是对于集成电路的操作不必需的导电图案，或者与半导体器件的集成电路电隔离(绝缘)。也就是说，其中在焊盘BP2的正下方每一个布置有不被用作形成集成电路的布线的导电图案的布线层的数量大于在焊盘BP1的正下方每一个布置有不被用作形成集成电路的布线的导电图案的布线层的数量。
导电图案WFP2例如在平面图中以矩形立体图案或格子状线图案形成为大于针指向区域PA2的平面尺寸并且与针指向区域PA2在平面上重叠。另外，最上面的布线层WLn中的导电图案WFP2耦合到位于其之上的焊盘BP2。也就是说，焊盘BP2的针指向区域PA2(与探针P2接触的部分)由焊盘BP2和导电图案WFP2的层叠形成。
由于要从探针P2施加到焊盘BP2的针压力相对大，因此焊盘BP2下方的布线W和元件可能被损坏。因此，在第二实施例中，在位于焊盘BP2下方的两个布线层WLn和WLn-1中设置对集成电路的操作不必需的导电图案和未电耦合到集成电路的导电图案WFP2。结果，即使位于焊盘BP2下方的两个布线层WLn和WLn-1中的导电图案WFP2由于来自探针P2的针压力而可能被损坏，集成电路也根本不受影响，这是因为导电图案WFP2对于集成电路的操作不是必需的或者没有电耦合到集成电路。此外，通过在两个布线层WLn和WLn-1中设置导电图案WFP2，还可以保护位于布线层WLn-1下方的布线W和元件(场效应晶体管Q等)。因此，可以防止当使探针P2与焊盘BP2接触时位于焊盘BP2下方的元件或布线可能被损坏的问题。因此，可以防止由损坏引起的缺陷半导体器件的发生，并且因此可以改善半导体器件的成品率和可靠性。
在第二实施例中，在焊盘BP2(特别是针指向区域PA2)的正下方，用于形成集成电路的布线W布置在位于布线层WLn-1下方的布线层WLn-2至WL1中。另外，用于形成集成电路的元件(场效应晶体管Q等)布置在焊盘BP2(特别是针指向区域PA2)的正下方的元件层EL中。因此，与第一实施例相比，在实施例2中可以更多地改善半导体器件的元件和布线的集成度。此外，与第一实施例相比，可以更多地改善半导体器件的元件和布线的布局设计的容易度。其它优点与第一实施例中的相同。这里，举例说明了用于形成集成电路的元件(场效应晶体管Q等)布置在焊盘BP2的正下方的情况，但是即使当用于形成集成电路的布线W布置在焊盘BP2的正下方时，也可以不将用于形成集成电路的元件布置焊盘BP2的正下方。
另外，在第二实施例的这种情况下，在晶片检查步骤S2中由探针P1和P2留在焊盘BP1和BP2上的探针痕迹与第一实施例中使用的图8中的相同，并且因此将省略其例示和描述。
(第三实施例)
图16的左侧是在第三实施例中的晶片检查期间从探针施加相对大的针压力的焊盘一侧上的芯片的截面图，并且其右侧是在晶片检查步骤期间从探针施加相对小的针压力的焊盘一侧上的芯片的截面图。
在第三实施例中，在布线层WL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个布置有用于形成集成电路的布线W的布线层的数量小于在焊盘BP1(特别是针指向区域PA1)的正下方每一个布置有用于形成集成电路的布线W的布线层的数量，其中要从探针P2向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针P1向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力，这类似于上面的描述。
换句话说，在布线层WL中，其中在焊盘BP2(特别是针指向区域PA2)的正下方每一个没有布置用于形成集成电路的布线W的布线层的数量大于在焊盘BP1(特别是针指向区域PA1)的正下方每一个没有布置用于形成集成电路的布线W的布线层的数量，其中要从探针P2向焊盘BP2(特别是针指向区域PA2)施加相对大的针压力，要从探针P1向焊盘BP1(特别是针指向区域PA1)施加相对小的针压力。
作为具体的示例，在要从探针P1施加相对小的针压力的焊盘BP1的针指向区域PA1的正下方，存在仅对最上面的布线层WLn禁止布线的限制，并且在最上面的布线层WLn中既不布置用于形成集成电路的布线W也不布置不会形成集成电路的导电图案WFP1(参见图15)。
尽管要从探针P1施加到焊盘BP1的针压力相对小，但也可能损坏焊盘BP1正下方的最上面的布线层WLn中的布线。因此，在第三实施例中，在最上面的布线层WLn中既不布置布线W也不布置导电图案。因此，可以防止当使探针P1与焊盘BP1接触时位于焊盘BP1下方的元件或布线可能被损坏的问题。因此，可以防止由损坏引起的缺陷半导体器件的发生，并且因此可以改善半导体器件的成品率和可靠性。这里，在焊盘BP1的正下方，其中每一个不设置用于形成集成电路的布线W的布线层的数量不限于一，而是可以取决于是否存在损坏进行各种改变，并且数量可以是二或更大。
在焊盘BP1(特别是针指向区域PA1)的正下方，位于最上面的布线层WLn下方的布线层WLn-1至WL1和元件层EL用于形成集成电路，这与第一实施例和第二实施例中的相同，所以将省略其描述。
另一方面，在要从探针P2施加相对大的针压力的焊盘BP2的针指向区域PA2的正下方，存在对最上面的布线层WLn和位于其正下方的布线层WLn-1禁止布线的限制。因此，在最上面的布线层WLn和WLn-1中既不布置用于形成集成电路的布线W也不布置不会形成集成电路的导电图案WFP2(参见图15)。也就是说，其中在焊盘BP2的正下方每一个没有布置用于集成电路的布线W的布线层的数量大于在焊盘BP1的正下方每一个没有布置用于集成电路的布线W的布线层的数量。
由于要从探针P2施加到焊盘BP2的针压力相对大，因此焊盘BP2下方的布线W和元件可能被损坏。因此，在第三实施例中，在位于焊盘BP2下方的两个布线层WLn和WLn-1中既不布置用于形成集成电路的布线W也不布置不会形成集成电路的导电图案WFP2(参见图15)。因此，可以防止当使探针P2与焊盘BP2接触时位于焊盘BP2下方的元件或布线可能被损坏的问题。因此，可以防止由损坏引起的缺陷半导体器件的发生，并且因此可以改善半导体器件的成品率和可靠性。这里，在焊盘BP2的正下方，其中每一个不设置用于形成集成电路的布线W的布线层的数量不限于二，而是可以取决于是否存在损坏进行各种改变，并且数量可以是三或更大。然而，其中在焊盘BP2的正下方每一个没有设置用于形成集成电路的布线W的布线层的数量大于在焊盘BP1的正下方每一个没有设置用于形成集成电路的布线W的布线层的数量。
在第三实施例中，在焊盘BP2(特别是针指向区域PA2)的正下方，用于形成集成电路的布线W布置在位于布线层WLn和WLn-1下方的布线层WLn-2至WL1中。另外，用于形成集成电路的元件(场效应晶体管Q等)布置在焊盘BP2(特别是针指向区域PA2)的正下方的元件层EL中。因此，与第一实施例相比，在第三实施例中可以更多地改善半导体器件的元件和布线的集成度。此外，与第一实施例相比，可以更多地改善半导体器件的元件和布线的布局设计的容易度。其它优点与第一实施例中的相同。这里，举例说明了用于形成集成电路的元件(场效应晶体管Q等)布置在焊盘BP2的正下方的情况，但是即使当用于形成集成电路的布线W布置在焊盘BP2的正下方时，也可以不将用于形成集成电路的元件布置焊盘BP2的正下方。
另外，在第三实施例的这种情况下，在晶片检查步骤S2中由探针P1和P2留在焊盘BP1和BP2之上的探针痕迹与第一实施例中使用的图8中的相同，并且因此将省略其例示和描述。
(第四实施例)
图17是例示将形成根据第四实施例的检查设备的探针卡的探针压靠晶片的芯片的焊盘之前的状态的说明图；并且图18是例示将图17中的探针卡的探针压靠晶片的芯片的焊盘的状态的说明图。
在第四实施例中，如图17中所示，将相对大的针压力施加到焊盘BP2的探针P2的突出长度yp2大于将相对小的针压力施加到焊盘BP1的探针BP1的突出长度yp1。
如图17中所示，在探针P1和P2压靠焊盘BP1和BP2上之前出现的探针P1和P2的长度(从布线板PWB的上表面到探针P1和P2的尖端的长度)分别被设定为ya1和ya2。另外，如图18中所示，当探针P1和P2压靠焊盘BP1和BP2时出现的探针P1和P2的长度(从布线板PWB的上表面到探针P1和P2的尖端的长度)分别被设定为yb。然后，探针P1的行程长度可以表示为ya1-yb，并且探针P2的行程长度可以表示为ya2-yb。探针P2的行程长度(ya2-yb)大于探针P1的行程长度(ya1-yb)。另外，与第一实施例等类似，探针P2比探针P1厚。
在第四实施例中，由于探针P2的突出长度yp2被设定为大于探针P1的突出长度yp1，因此能够使从探针P2施加于焊盘BP2的针压力大于第一实施例至第三实施例中的从探针P2施加于焊盘BP2的针压力，其中从探针P2施加于焊盘BP2的针压力比从探针P1施加于焊盘BP1的针压力大。由此，能够进一步改善探针P2与焊盘BP2之间的接触状态。因此，在晶片检查步骤S2中，可以进一步减小探针P2与焊盘BP2之间的接触电阻，因此能够以稳定的状态执行检查。因此，可以进一步改善晶片检查步骤S2中的测试的精度和可靠性，并且因此可以进一步改善半导体器件的成品率和可靠性。在此，已经举例说明了第一实施例中描述的结构作为芯片区域CP(芯片CPa)中的焊盘BP1和BP2下方的结构，但是焊盘BP1和BP2下方的结构不限于此，而是芯片区域(芯片CPa)中的焊盘BP1和BP2下方的结构可以被设定为与第二实施例和第三实施例中描述的相同。另外，在此举例说明了探针P2比探针P1厚的情况，但也可以将探针P1和P2的厚度(直径)设定为彼此相等，并可以如上所述地改变突出长度yp1和yp2(行程长度)。
图19的左侧是例示留在从探针施加相对大的针压力的焊盘上的探针痕迹的平面图，并且其右侧是例示留在从探针施加相对小的针压力的焊盘上的探针痕迹的平面图，并且图20的左侧和右侧分别是沿着图19中的线III-III和线IV-IV截取的截面图。此外，为了使视图更容易理解，探针痕迹Pt1和Pt2被绘制阴影线。
另外，在第四实施例中，以与图8中描述的相同的方式，探针P2的直径r2比探针P1的直径r1大，并且因此留在焊盘BP2上的探针痕迹Pt2的直径rt2大于留在焊盘BP1上的探针痕迹Pt1的直径rt1，如图19中所示。另外，在第四实施例中，留在焊盘BP2上的探针痕迹Pt2的深度d2大于留在焊盘BP1上的探针痕迹Pt1的深度d1，其中焊盘BP2被施加了相对大的针压力，并且焊盘BP1被施加了相对小的针压力，如图20中所示。
已经基于其优选实施例具体描述了本发明人所作的发明，但不用说，本发明不应限于这些实施例，并且可以在不脱离其主旨的范围内进行各种修改。
另外，在下面描述在以上实施例中描述的内容中的一些内容。
[补充说明1]
一种半导体器件，包括：
形成在半导体芯片中的多个元件；
通过电耦合所述元件形成集成电路的布线；以及
以电耦合到所述集成电路的状态布置在所述半导体芯片中的多个电极，其中
所述电极具有当所述集成电路在测量针与电极接触的状态下被电测试时在第一针压力下要被接触的第一电极和在第二针压力下要被接触的第二电极，以及其中
在第二电极的正下方每一个布置有用于形成集成电路的集成电路图案的层的数量小于在第一电极的正下方每一个布置有用于形成集成电路的集成电路图案的层的数量。
[补充说明2]
根据补充说明1所述的半导体器件，其中
所述第二电极是允许电流流动的电极，该电流大于允许流过第一电极的电流。
[补充说明3]
根据补充说明1所述的半导体器件，其中
第一电极是用于信号的电极，并且第二电极是用于供电的电极。
[补充说明4]
一种用于半导体器件的检查设备，包括探针卡，该探针卡用于当检查形成于半导体晶片的芯片区域中的集成电路的电特性时，在布置在芯片区域中的多个电极电耦合到集成电路的状态下，使多个测量针与所述电极接触，其中
测量针具有：
第一测量针，在第一针压力下与电极的第一电极接触；以及
第二测量针，在大于第一针压力的第二针压力下与电极的第二电极接触，以及其中
第二测量针的厚度大于第一测量针的厚度。
[补充说明5]
一种用于半导体器件的检查设备，包括探针卡，该探针卡用于当检查形成于半导体晶片的芯片区域中的集成电路的电特性时，在布置在芯片区域中的多个电极电耦合到集成电路的状态下，使多个测量针与所述电极接触，其中
所述测量针具有：
第一测量针，在第一针压力下与所述电极的第一电极接触；以及
第二测量针，在大于所述第一针压力的第二针压力下与所述电极的第二电极接触，以及其中
从所述探针卡突出的所述第二测量针的突出长度大于从探针卡突出的所述第一测量针的突出长度。
[补充说明6]
一种用于半导体器件的检查设备，包括探针卡，该探针卡用于当检查形成在半导体晶片的芯片区域中的集成电路的电特性时，在布置在所述芯片区域中的多个电极电耦合到所述集成电路的状态下，使多个测量针与所述电极接触，其中
所述测量针具有：
第一测量针，在第一针压力下与所述电极的第一电极接触；以及
第二测量针，在大于第一针压力的第二针压力下与所述电极的第二电极接触，以及其中
第二测量针的行程长度大于第一测量针的行程长度。
[补充说明7]
根据补充说明4、补充说明5或补充说明6所述的用于半导体器件的检查设备，其中
在第二电极的正下方每一个布置有用于形成集成电路的集成电路图案的层的数量小于在第一电极的正下方每一个布置有用于形成集成电路的集成电路图案的层的数量。

Claims (20)

1.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体晶片的芯片区域中形成集成电路之后，在所述芯片区域中形成电耦合到所述集成电路的多个电极；
(b)在使多个测量针与所述芯片区域中的所述电极接触的状态下检查所述集成电路的电特性；以及
(c)在步骤(b)之后，从所述半导体晶片切割所述芯片区域以形成半导体芯片，
其中步骤(b)包括以下步骤：在使所述测量针的第一测量针在第一针压力下与所述电极的第一电极接触并使所述测量针的第二测量针在大于所述第一针压力的第二针压力下与所述电极的第二电极接触的状态下，测试所述集成电路的电特性，以及
其中在所述第二电极的正下方每一个布置有用于形成所述集成电路的集成电路图案的层的数量小于在所述第一电极的正下方每一个布置有用于形成所述集成电路的集成电路图案的层的数量。
2.根据权利要求1所述的半导体器件的制造方法，
其中在所述第一电极的正下方布置作为所述集成电路图案的布线，以及
其中在所述第二电极的正下方不布置作为所述集成电路图案的布线。
3.根据权利要求2所述的半导体器件的制造方法，
其中在所述第一电极的正下方布置作为所述集成电路图案的元件，以及
其中在所述第二电极的正下方不布置作为所述集成电路图案的元件。
4.根据权利要求1所述的半导体器件的制造方法，
其中在所述第二电极的正下方每一个布置有作为所述集成电路图案的布线的布线层的数量小于在所述第一电极的正下方每一个布置有作为所述集成电路图案的布线的布线层的数量。
5.根据权利要求1所述的半导体器件的制造方法，
其中在所述第二电极的正下方每一个没有布置作为所述集成电路图案的布线的布线层的数量大于在所述第一电极的正下方每一个没有布置作为所述集成电路图案的布线的布线层的数量。
6.根据权利要求5所述的半导体器件的制造方法，
其中在所述第二电极和所述第一电极的正下方，其中没有布置布线的布线层被布置在其中布置有布线的布线层的上方。
7.根据权利要求5所述的半导体器件的制造方法，
其中在没有布置布线的布线层中布置未电耦合到所述集成电路的导电图案，以及
其中在所述第二电极的正下方每一个布置有所述导电图案的布线层的数量大于在所述第一电极的正下方每一个布置有所述导电图案的布线层的数量。
8.根据权利要求1所述的半导体器件的制造方法，
其中所述第二电极是允许电流流动的电极，该电流大于允许流过所述第一电极的电流。
9.根据权利要求1所述的半导体器件的制造方法，
其中所述第一电极是用于信号的电极，并且所述第二电极是用于供电的电极。
10.根据权利要求1所述的半导体器件的制造方法，
其中所述第二测量针的厚度大于所述第一测量针的厚度。
11.根据权利要求10所述的半导体器件的制造方法，
其中所述第二测量针的突出长度大于所述第一测量针的突出长度。
12.一种半导体器件，包括：
形成在半导体芯片中的多个元件；
布线，用于通过电耦合所述元件形成集成电路；以及
以电耦合到所述集成电路的状态布置在所述半导体芯片中的多个电极，
其中所述电极包括在第一针压力下要被接触的第一电极和在大于所述第一针压力的第二针压力下要被接触的第二电极，当在使测量针与所述电极接触的状态下测试所述集成电路时发生这些接触，以及
其中在所述第二电极的正下方每一个布置有用于形成所述集成电路的集成电路图案的层的数量小于在所述第一电极的正下方每一个布置有用于形成所述集成电路的集成电路图案的层的数量。
13.根据权利要求12所述的半导体器件，
其中在所述第一电极的正下方布置作为所述集成电路图案的布线，以及
其中在所述第二电极的正下方不布置作为所述集成电路图案的布线。
14.根据权利要求13所述的半导体器件，
其中在所述第一电极的正下方布置作为所述集成电路图案的元件，以及
其中在所述第二电极的正下方不布置作为所述集成电路图案的元件。
15.根据权利要求12所述的半导体器件，
其中在所述第二电极的正下方每一个布置有作为所述集成电路图案的布线的布线层的数量小于在所述第一电极的正下方每一个布置有作为所述集成电路图案的布线的布线层的数量。
16.根据权利要求12所述的半导体器件，
其中在所述第二电极的正下方每一个没有布置作为所述集成电路图案的布线的布线层的数量大于在所述第一电极的正下方每一个没有布置作为所述集成电路图案的布线的布线层的数量。
17.根据权利要求16所述的半导体器件，
其中在所述第二电极和所述第一电极的正下方，其中没有布置布线的布线层被布置在其中布置有布线的布线层的上方。
18.根据权利要求16所述的半导体器件，
其中在没有布置布线的布线层中布置未电耦合到所述集成电路的导电图案，以及
其中在所述第二电极的正下方每一个布置有所述导电图案的布线层的数量大于在所述第一电极的正下方每一个布置有所述导电图案的布线层的数量。
19.一种用于半导体器件的检查设备，包括：
探针卡，用于当检查形成在半导体晶片的芯片区域中的集成电路的电特性时，在布置在所述芯片区域中的多个电极电耦合到所述集成电路的状态下，使多个测量针与所述电极接触，
其中所述测量针包括：
第一测量针，在第一针压力下与所述电极的第一电极接触；以及
第二测量针，在大于所述第一针压力的第二针压力下与所述电极的第二电极接触，以及
其中所述第二测量针的厚度大于所述第一测量针的厚度。
20.根据权利要求19所述的用于半导体器件的检查设备，
其中从所述探针卡突出的所述第二测量针的突出长度大于从所述探针卡突出的所述第一测量针的突出长度。
CN201810180830.5A 2017-03-28 2018-03-06 半导体器件及其制造方法以及用于半导体器件的检查设备 Pending CN108666227A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017063495A JP2018166171A (ja) 2017-03-28 2017-03-28 半導体装置の製造方法、半導体装置および半導体装置の検査装置
JP2017-063495 2017-03-28

Publications (1)

Publication Number Publication Date
CN108666227A true CN108666227A (zh) 2018-10-16

Family

ID=63670818

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810180830.5A Pending CN108666227A (zh) 2017-03-28 2018-03-06 半导体器件及其制造方法以及用于半导体器件的检查设备

Country Status (3)

Country Link
US (1) US20180286766A1 (zh)
JP (1) JP2018166171A (zh)
CN (1) CN108666227A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112002685A (zh) * 2020-08-17 2020-11-27 北京蓝智芯科技中心(有限合伙) 基于硅基工艺及重布线路层的空间转换基体及制备方法
CN112444727A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 晶片测试系统及方法
WO2021208177A1 (zh) * 2020-04-17 2021-10-21 澜起电子科技(昆山)有限公司 封装芯片电学性能的测试方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053802A (zh) * 2019-12-27 2021-06-29 台湾积体电路制造股份有限公司 半导体器件的形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652378B2 (en) * 2006-10-17 2010-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum-based interconnection in bond pad layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112444727A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 晶片测试系统及方法
WO2021208177A1 (zh) * 2020-04-17 2021-10-21 澜起电子科技(昆山)有限公司 封装芯片电学性能的测试方法
CN112002685A (zh) * 2020-08-17 2020-11-27 北京蓝智芯科技中心(有限合伙) 基于硅基工艺及重布线路层的空间转换基体及制备方法

Also Published As

Publication number Publication date
US20180286766A1 (en) 2018-10-04
JP2018166171A (ja) 2018-10-25

Similar Documents

Publication Publication Date Title
CN108666227A (zh) 半导体器件及其制造方法以及用于半导体器件的检查设备
JP5609144B2 (ja) 半導体装置および貫通電極のテスト方法
US8125233B2 (en) Parametric testline with increased test pattern areas
US7105856B1 (en) Test key having a chain circuit and a kelvin structure
US7498680B2 (en) Test structure
US7459924B2 (en) Apparatus for providing electrical access to one or more pads of the wafer using a wafer translator and a gasket
CN101339946A (zh) 半导体集成电路器件及其制造方法
CN103887193B (zh) 用于三维集成电路测试的装置
KR20120021217A (ko) 시험용 개편기판, 프로브 및 반도체 웨이퍼 시험장치
TW201340268A (zh) 半導體封裝基板以及半導體封裝結構
CN108666228A (zh) 半导体设备及其检测设备和制造方法
TWI585426B (zh) 電子裝置之基板及包含其之電子裝置
JP5529611B2 (ja) 半導体装置及び抵抗測定方法
JP6231279B2 (ja) 半導体装置
CN101375384A (zh) 包括不同器件的集成电路的制造
US20130049789A1 (en) Die having wire bond alignment sensing structures
US9851398B2 (en) Via leakage and breakdown testing
JP2008235485A (ja) 半導体ウエハ及び電極パッド下ダメージ検査方法並びに半導体装置
KR102195561B1 (ko) 전기적 접속 장치
US8786303B2 (en) Semiconductor device having a plurality of pads
JP5780498B2 (ja) Ｃｍｏｓ論理ｉｃパッケージの検査方法および検査装置
KR100676612B1 (ko) 반도체 소자의 패드
TWI344187B (en) Multiple functions testing device
JPWO2008136395A1 (ja) プローブカード
JP3792491B2 (ja) 半導体装置検査用基板および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181016