CN108666228A - 半导体设备及其检测设备和制造方法 - Google Patents

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Abstract

本发明的主题是提高半导体设备的制造成品率。通过使插口(其安装在半导体设备的检测设备中的测试基本上)的多个弹簧针与多个焊球分别接触，并使设置在插口中的测试针与多个焊球中的第一焊球在不同于所述弹簧针与所述第一焊球接触的位置接触，以测量所述弹簧针和所述测试针之间的电阻值。

Description

半导体设备及其检测设备和制造方法
相关申请的交叉引用
通过引用将2017年3月27日提交的第2017-061258号日本专利申请公开的全部内容(包括说明书、附图和摘要)并入本文。
技术领域
本发明涉及半导体设备及其检测设备和制造方法，其中，通过使用插口对半导体设备进行检测。
背景技术
在组装后对半导体设备进行测试的过程中，通过将半导体设备插入IC插口(以下简称为插口)来对半导体设备进行检测。
例如，BGA(Ball Grid Array，球栅阵列)型半导体设备的外部端子是球电极，以便通过将BGA压入插口并使球电极与作为设置在插口中的测试端子的弹簧针接触来进行测试。
关于将BGA封装插入插口以进行检测的技术，例如，第2005-241426号日本未经审查专利申请公布文献公开了一种在除去焊球表面的氧化膜后进行检测的技术。
发明内容
在通过将BGA插入插口以进行检测的技术中，焊球(球电极)安装在安装于BGA的基板的下表面，使所述焊球与设置在插口内用于接触的弹簧针机械接触，以使焊球和弹簧针彼此电接触并进行各种测试。
本申请的发明人发现在上述焊球和弹簧针之间通过机械接触以进行电连接的方法中存在下述问题。
首先，在将BGA的焊球和插口中的弹簧针相互接触的方法中，当重复接触时，弹簧针上会发生焊料污染。然后，由于该污染，弹簧针和焊球之间的接触电阻发生变化，尤其是在高速运行半导体设备的测试中，对操作产生不利影响，测量出与实际值不符的测量值，从而半导体设备被确定为伪故障。
其次，没有方法可以明确检测上述的伪故障，对此，需要采取一些措施，例如，根据在批量生产过程和试制过程中的故障发生记录中的插入/移除次数，对插口进行维护。
此外，随着半导体设备性能的提高，其产品成本也趋于上升，因此，提高质量和降低损失成本的重要性也随之增加。就上述方法而言，当条件(产品设计、工艺等)发生变化时，存在需要很长时间进行评估和调整的问题，除非发生一定数量的故障，否则不可能检测出故障(对于使用多个通常使用的插口的检测板，不能确定每个插口的接触)，故障率高的产品的检测灵敏度较低(难以与接触故障相区分)。
根据本说明书及其附图的描述，其他的问题和新颖的特征将变得清晰。
根据实施方式的半导体设备的制造方法，其包括以下步骤：(a)将包括半导体设备插入检测插口，其中，所述半导体设备包括配线基板，所述配线基板设置有多个作为外部端子的球电极；(b)使设置在所述插口中的多个第一端子与所述多个球电极分别接触，使所述插口中设置的第二端子与所述球电极的第一球电极接触，并且检测所述第一端子与所述第一球电极之间的导电状态。进一步的，在步骤(b)中，使所述第二端子从不同于所述第一端子与所述第一球电极的接触方向的方向与所述第一球电极接触以测量所述第一端子与所述第二端子之间的电阻值，通过测量所述电阻值检测所述第一端子与所述第一球电极之间的连接故障。
根据实施方式的半导体设备的检测设备，其包括：具有插口的测试板，所述插口容纳包括设有多个球电极作为外部端子的配线基板的半导体设备，并且所述插口包括与所述球电极分别对应设置的多个第一端子和能够与所述球电极中的第一球电极连接的第二端子；以及测量仪，其与所述测试板电连接，并通过所述第一端子和所述球电极向所述半导体设备发送检测信号。在所述半导体设备插入所述插口的状态下，通过使所述第一端子与所述多个球电极分别接触并且使所述第二端子从不同于所述第一端子与所述第一球电极的接触方向的方向与所述第一球电极接触，以测量所述第一端子与所述第二端子之间的电阻值，通过测量所述电阻值检测所述第一端子与所述第一球电极之间的连接故障。
根据实施方式的半导体设备，其包括半导体芯片、配线基板和多个球电极。所述配线基板包括第一表面和与第一表面相对的第二表面，所述半导体芯片安装在所述第一表面上，所述多个球电极设置于所述配线基板的第二表面上。此外，所述配线基板在所述第二面上设有与所述球电极的第一球电极相邻并电连接且未安装球电极的检查端子，并且，所述检测端子布置在设置于所述多个球电极的最外周的多个第二球电极的内侧。
根据实施方式，通过在半导体设备的组装期间减少检测过程中伪故障的发生，可以提高半导体设备的制造成品率。
附图说明
图1是示出第一实施方式的半导体设备的检测状态示例的示意图；
图2是示出第一实施方式的半导体设备的制造方法中组装过程示例的流程图；
图3是示出在第一实施方式的半导体设备的检测过程中将半导体设备插入插口的方法的示意图；
图4是示出图1所示的半导体设备的检测状态的放大示意图；
图5是示出在图1所示的半导体设备的检测状态中球电极、第一端子和第二端子之间的位置关系的示意图；
图6是图5所示结构的俯视示意图；
图7是示出在对第一实施方式的半导体设备进行检测后球电极上的压痕示例的局部侧视图；
图8是图7所示的球电极的后视图；
图9是示出第二实施方式的半导体设备的检测状态示例的示意图；
图10是示出在图9所示的半导体设备的检测状态中球电极、第一端子和第二端子之间的位置关系的示意图；
图11是图10所示结构的俯视示意图；
图12是示出在对第二实施方式的半导体设备进行检测后球电极上的压痕示例的局部侧视图；
图13是图12所示的球电极的后视图；
图14是示出第三实施方式的半导体设备的检测状态示例的示意图；
图15是放大示出图14所示的A部分的结构的局部放大剖视图；
图16是示出第三实施方式的半导体设备中检测端子的设置示例的放大后视图；
图17示出了图16所示的检测端子与插口的第一端子之间的接触位置示例的后视图、平面图和侧视图；
图18是示出变形例的半导体设备的结构示例的平面图；
图19是示出沿图18所示的D-D线所截出的结构的局部剖视图。
具体实施方式
在以下的实施方式中，原则上不重复描述相同或相似的组件，另有要求除外。
此外，为了方便起见，如有必要，以下的实施方式将被分割成多个部分或者多个实施方式进行说明。除非特别明确指出，否则这些部分或实施方式并不是彼此无关的，而是具有如下关系：一者是另一者的部分或者全部内容的变形、细化或补充。
在以下的实施方式中，在提及要素的数字信息等(包含编号、数值、数量、范围等)的情况下，除了特别说明以及理论上明确地限定于特定数字等情况以外，所述要素都不限定于特定数字，可以大于或小于特定数字。
在以下的实施方式中，毋庸赘述，除了特别说明以及理论上被明确地认定为是必要的等情况以外，要素(包括步骤要素)不一定是必要的。
在以下的实施方式中，在提及要素等的形状、位置关系等的情况下，除了特别说明以及理论上被明确地认定为不恰当等情况以外，实质上近似或类似的形状等也包含于本发明的范围之内。该声明同样适用于上述数值和范围。
在下文中，将参照附图描述本发明的实施方式。在用于说明实施方式的所有附图中，原则上具有相同功能的部件由相同的符号标记，并且省略重复的描述。同时，为了使附图易于理解，即使是平面图也可以附加剖面线。
【第一实施方式】
<半导体设备的构造>
图1是示出第一实施方式的半导体设备的检测状态示例的示意图。
现在将描述第一实施方式中待检测的半导体设备的结构。
图1所示的半导体设备是基板型半导体封装，其中，半导体芯片2安装(结合、连接或封装)在封装基板(配线基板)1上。设置在封装基板1下表面上的多个外部端子是焊球(球电极)5。即，第一实施方式的半导体设备为BGA(球栅阵列)3。
现将描述BGA3的构造。BGA3包括封装基板1、支撑或安装在封装基板1上的半导体芯片2和多个布置在半导体芯片2的主表面(表面)2a与封装基板1的上表面(第一表面)1a之间且电连接半导体芯片2和封装基板1的凸块4。
换句话说，半导体芯片2为安装在封装基板1上的倒装芯片。BGA3具有填充在半导体芯片2和封装基板1之间的间隙中的底部填充物6，其中，该底部填充物6为树脂材料。倒装芯片的连接部分由底部填充物6保护。
多个焊球5，其如后述的图16所示的面阵列布置(栅格状布置)，作为BGA3的外部端子设置在封装基板1中与上表面1a相对的下表面(第二表面)1b上。
以下将进一步详细描述BGA3的配置。半导体芯片2的平面形状为正方形或长方形。通过在由单晶硅构成的半导体衬底(半导体片)的主表面上形成各种半导体元件或半导体集成电路后，再通过切割等手法将半导体衬底分割成各半导体芯片2。
半导体芯片2具有主表面(其上形成半导体元件的表面)2a和与主表面2a相对的背表面(与其上形成半导体元件的表面相对的表面)2b。安装(布置)半导体芯片2以使得主表面2a面向封装基板1的上表面1a。因此，半导体芯片2的背表面2b面向上方。
封装基板1，即配线基板，也被称为BGA基板，例如由树脂材料和导电材料构成。此外，封装基板1具有安装半导体芯片2的上表面1a和设有多个焊球5的下表面1b。面向上表面1a的半导体芯片2和面向下表面1b的焊球5通过形成于封装基板1表面或内部的诸如配线或过孔之类的导电部分来相互电连接。
焊球5以阵列状(格子状)配置于封装基板1的下表面1b上，以作为BGA3的外部端子。
这里，用于安装倒装芯片的凸块4例如为金隆起焊盘。
底部填充物6例如由树脂材料(例如热固性树脂材料等)构成。
<关于半导体设备的检测设备>
现将描述用于检测图1所示的BGA3的检测设备。BGA(半导体设备)3的检测设备7具有安装有可以容纳BGA3的插口8的测试板10和测量仪9，该测量仪9为测试器，该测试器通过设在插口8中并且与测试板10电连接的多个弹簧针8d和作为BGA3的外部端子的多个焊球(球电极)5向BGA 3发送预定的检测信号。
也就是说，包括BGA3在内的半导体设备的检测(测试)是向半导体设备输入信号并检查半导体设备对该信号的响应。在检测中，在测量仪9中形成所述信号，通过未在附图中示出的形成于测试板10中的导电图案传输到弹簧针8d，再进一步通过焊球5传输到半导体设备(BGA 3)。来自半导体设备的响应信号以相反的顺序传输并返回到测量仪9。然后，测量仪9确认响应结果与期望值是否一致。
第一实施方式的插口8的内部设置有分别与BGA3的多个焊球5接触的多个弹簧针(第一端子)8d和与多个焊球5中的第一焊球(第一球电极)5a接触的测试针(第二端子)8e。测试针8e也被称为参照针等。
插口8具有底部8b和侧壁8a，在该底部8b形成有多个孔部8c，多个弹簧针8d分别安置在多个孔部8c中，侧壁8a与底部8b接合并形成容纳半导体设备的空间。
换句话说，多个弹簧针8d和不同于弹簧针8d的测试针8e设置在插口8的内部。
然后，在第一实施方式的BGA 3的检测中，在将BGA 3插入插口8的状态下，通过使多个弹簧针8d与多个焊球5分别接触，并且，使测试针8e在不同于弹簧针8d与第一焊球5a接触的位置与第一焊球5a接触，以测量弹簧针8d与测试针8e之间的电阻值。通过测量该电阻值来检测弹簧针8d与第一焊球5a之间的连接故障。换句话说，检测弹簧针8d与第一焊球5a之间的导电状态。
例如，第一焊球5a优选为布置成格子状的多个焊球5中布置在角部的焊球5或布置在任何列的端部的焊球5。通过使布置在角部或端部的第一焊球5a作为执行导电性检查的焊球5，能够容易地布置插口8中的测试针8e。
<半导体设备的制造方法>
首先，现将描述发明人所论及的本申请要解决的问题的细节。
在将BGA 3插入插口8中并进行电检测的方法中，插口8的弹簧针8d与BGA 3的焊球5彼此机械接触。由于上述结构，在弹簧针8d和焊球5之间存在卡住异物的空间。即使没有典型的异物，当BGA 3的焊球5和插口8的弹簧针8d相互接触时，也会产生污染，诸如焊球5的焊料残渣附着在弹簧针8d上，或者弹簧针8d表面的保护膜被剥离，或者在安装焊球之后进行助焊剂清洁时，残留的化学液体等附着在弹簧针8d上。
然后，由于上述污染，弹簧针8d与焊球5之间的接触电阻发生变化。接触电阻的变化是不规则的，并且产生如下影响：由测量仪9输出的信号发生延迟以及该信号的S/N比(信噪比)劣化。
特别的，当评估高速运行的半导体设备的性能时，这可能导致半导体设备的性能与实际产品的性能相比有所低估。结果，半导体设备可能被确定为故障。这被称为伪故障。由于难以区分伪故障与其他缺陷(难以断定伪故障是由于接触故障引起的)，因此，只有通过观察故障发生率和类似情况的变化来评估污染状态，才能采取相应的对策。
因此，在第一实施方式的半导体设备的制造方法中，检测由于污染而导致的焊球5与弹簧针8d之间的接触电阻的劣化。此时，配置在与弹簧针8d不同位置上的测试针8e在任意时刻与焊球5接触。然后，可以通过测量测试针8e和弹簧针8d之间的电阻值来测量弹簧针8d和焊球5之间的电阻值。此外，可以通过监视污染状态来识别由于接触故障而引起的缺陷。
接下来，图2是示出第一实施方式的半导体设备的制造方法的组装过程示例的流程图。现将参照图2描述执行第一实施方式的半导体设备检测的时序。
首先，根据图2所示的过程(步骤)组装半导体设备。具体地，通过执行预处理来形成晶片，随后执行晶片测试。在晶片测试中，移除失效的晶片(失败)。通过晶片测试的晶片被转移至后续处理(通过)，并且执行半导体设备的组装。
在半导体设备组装完成之后，执行半导体设备的产品测试。这里，将BGA 3插入插口8并使弹簧针8d与多个焊球5分别接触。在这种状态下，执行产品测试(缺陷/非缺陷确定测试)。通过产品测试的半导体设备成为产品(通过)。另一方面，当半导体设备被确定为故障时，在下一个步骤中，确定在产品测试中被确定为故障的项目是否是对应于伪故障的项目。
例如，在短路故障的情况下，确定短路故障不对应于伪故障项目(否)，从而将半导体设备确定为故障。
当特性不稳定时，其对应于伪故障(是)，并且在下一个步骤中执行连接测试(第一实施方式的半导体设备的检测)。当在连接测试中确定故障时，将半导体设备确定为故障。另一方面，在通过了连接测试(通过)的半导体设备(BGA 3)上再次进行产品测试。具体而言，对于通过了连接测试(通过)的半导体设备，将BGA 3插入插口8，使弹簧针8d至少与第一焊球5a接触，并执行BGA 3的产品测试(缺陷/非缺陷确定测试)。
接下来，将描述第一实施方式的半导体设备的检测(上述连接测试)。
图3是示出在第一实施方式的半导体设备的检测过程中将半导体器件插入插口的方法的示意图。图4是示出图1所示的半导体设备的检测状态的放大示意图。
在图2所示的连接测试中，首先，如图3所示，将包括设置有多个作为外部端子的焊球5的封装基板1的BGA 3插入用于检测的插口8中。
然后，如图1所示，通过使设置在插口8中的多个弹簧针8d与多个焊球5分别接触，并使设置在插口8中的测试针8e与多个焊球5中的第一焊球5a接触，以检测弹簧针8d和第一焊球5a之间的导电状态。
在上述检测中，如图4所示，由与电源11连接的测量仪9产生的检侧信号通过弹簧针8d输入到BGA3的第一焊球5a。在这种情况下，通过使测试针8e与第一焊球5a在与弹簧针8d与第一焊球5a的接触位置不同的位置处接触，以测量弹簧针8d与第一焊球5a之间的电阻值。由此，检测弹簧针8d与第一焊球5a之间的连接故障。
在此，图5是示出在图1所示的半导体设备的检测状态中球电极、第一端子和第二端子之间的位置关系的示意图。图6是图5所示结构的俯视示意图。也就是说，图5和图6示出了第一焊球5a、弹簧针8d和测试针8e之间的位置关系。弹簧针8d设置在作为待检测的焊球5的第一焊球5a的下方。另一方面，测试针8e沿着第一焊球5a的水平方向布置。
即，在插口8中，测试针8e布置在与多个弹簧针8d阵列不同的位置处。因此，在检测过程中，可以使测试针8e从不同于弹簧针8d与第一焊球5a的接触方向的方向与第一焊球5a接触。例如，如图4至图6所示，弹簧针8d从封装基板1的下方沿P方向(弹簧针8d上、下移动的方向)与第一焊球5a接触，另一方面，测试针8e沿着Q方向(平行于封装基板1的方向)与第一焊球5a接触，并且在该状态下执行导电性检查。换句话说，测试针8e从沿着封装基板1设置有多个焊球5的表面(图1中所示的下表面1b)的方向与第一焊球5a接触。
以这种方式，测试针8e从不同于弹簧针8d与第一焊球5a的接触方向的方向与第一焊球5a接触，从而可以防止弹簧针8d和测试针8e相互干扰。
另外，如图5所示，在检测过程中，测试针8e在比弹簧针8d与第一焊球5a接触的位置更靠近封装基板1的位置处与第一焊球5a接触。具体地，测试针8e在弹簧针8d与第一焊球5a接触的位置的上方与第一焊球5a接触。
在此，图7是示出在第一实施方式的半导体设备的检测后，球电极上的压痕示例的局部侧视图。图8是图7所示的球电极的后视图。具体地，图7和图8示出了在第一焊球5a上弹簧针8d的压痕5b和测试针8e的压痕5c的位置。
如图5所示，测试针8e在不同于弹簧针8d与第一焊球5的接触位置的位置处与第一焊球5a接触，且该位置高于弹簧针8d与第一焊球5接触的位置。因此，如图7和图8所示，压痕5b和压痕5c形成在彼此不同的位置(R区域和S区域)。
具体地，如图8所示，测试针8e与第一焊球5a接触的位置在弹簧针8d与第一焊球5a接触的位置的上方，使得弹簧针8d的四个压痕5b形成在第一焊球5a的下部区域(R区域)。另一方面，如图7所示，测试针8e的四个压痕5c形成在第一焊球5a上比弹簧针8d的压痕5b的位置(R区域)高的侧面区域(S区域)。
通过以这种方式检查在第一焊球5a上的压痕5b和5c，可以检查弹簧针8d和测试针8e与第一焊球5a接触的位置。换句话说，当检测第一实施方式的半导体设备时，如图7所示，在第一焊球5a上，压痕形成在两个位置，即，下部区域(R区域)和侧面区域(S区域)。
<第一实施方式的效果>
在第一实施方式的半导体设备的制造方法中，在插口8中，测试针8e被布置在与多个弹簧针8d阵列不同的位置处，并且，在检测期间通过使多个弹簧针8d与多个焊球5分别接触，并且使测试针8e与多个焊球5中的第一焊球5a接触，以检测弹簧针8d和第一焊球5a之间的导电状态。具体地，通过使测试针8e在不同于弹簧针8d与第一焊球5a的接触位置的位置处与第一焊球5a接触，测量弹簧针8d与第一焊球5a之间的电阻值，从而检测出弹簧针8d与第一焊球5a之间的连接故障。
此外，在插口8中，测试针8e布置在与多个弹簧针8d阵列不同的位置处，使得测试针8e能够在任意时刻与第一焊球5a接触。
通过使测试针8e根据需要与第一焊球5a接触，可以监控弹簧针8d和第一焊球5a之间的电阻值。此外，通过反馈电阻值可以实时优化检测，从而可以减少伪故障的产生。换句话说，可以监控弹簧针8d的污染状态，从而可以识别由于接触故障引起的缺陷。
此外，通过减少在BGA(半导体设备)3的组装期间的检测处理中伪故障的发生，能够提高BGA 3的制造成品率。
此外，可以直接监测弹簧针8d的实际污染状态，从而可以及时地进行检测设备7的维护。
此外，通过利用第一实施方式的检测方法再次检测半导体设备，能够挽救已经被确定为伪故障的半导体设备(产品)。即，能够减少半导体设备伪故障的产生，提高BGA(半导体设备)3的制造成品率。
如果像BGA3这样的半导体设备，在完成了组装的最终步骤后，在检测中被确定为故障，那么通过预处理和后处理进行组装的半导体设备就变得一文不值，从而导致巨大的损失。因此，通过减少半导体设备在完成组装的最后步骤和补救之后在检测中确定为故障的伪故障的发生，可以产生大的成本效应。
此外，在第一实施方式的检测设备7中，也可以通过与第一实施方式的检测方法相同的方法进行检测，来减少在BGA(半导体设备)3的组装期间的检测处理中伪故障的发生。结果，可以提高BGA 3的制造成品率。由检测设备7获得的其他效果与由半导体设备的所述制造方法获得的效果相同，因此将省略对其重复描述。
【第二实施方式】
图9是示出第二实施方式的半导体设备的检测状态示例的示意图。图10是示出在图9所示的半导体设备的检测状态中球电极、第一端子和第二端子之间的位置关系的示意图。图11是图10所示结构的俯视示意图。图12是示出在第二实施方式的半导体设备的检测后球电极上的压痕示例的局部侧视图。图13是图12所示的球电极的后视图。
首先，将说明在第二实施方式的半导体设备的制造方法中的检测过程中使用的插口8的特征。在第二实施方式中使用的插口8中，如图10和图11所示，设置在插口8中的第二端子是法兰型端子8f，在平面图中，该法兰型端子8f包括延伸到孔部8c的多个突出部8g，在孔部8c中设置有插口8的弹簧针(第一端子)8d。在检测期间，通过使法兰型端子8f的多个突出部8g与第一焊球5a接触来检测弹簧针8d与第一焊球5a之间的连接故障。
如图10所示，法兰型端子8f设置在插口8的底部8b的表面并且与各个弹簧针8d独立，并且多个突出部8g中的每一个设置为在底部8b的孔部8c的上方延伸。尽管图11示出了在一个法兰型端子8f上设置四个细长的突出部8g的结构，但是，设置在一个法兰型端子8f上的突出部8g的数量不限于四个，也可以是除四以外的任意多个。
此外，如图10所示，尽管每个突出部8g在平面图中为细长的形状，但是，只要突出部8g布置成延伸至插口8的底部8b的孔部8c，其可以为任意形状。
如图11所示，对于法兰型端子8f的多个突出部8g而言，一个突出部8g和与其相对的另一个突出部8g之间的距离L1大于弹簧针8d的直径(L2)(L1>L2)。
因此，弹簧针8d可以上下移动而不会与法兰型端子8f接触。
在平面图中，第一焊球5a的直径L3大于突出部8g之间的距离L1(L3>L1)。结果，如图11所示，在平面图中，L1、L2和L3之间的关系是L3>L1>L2。
因此，如图9所示，在检测过程中，当BGA3下降并且第一焊球5a与弹簧针8d接触时，法兰型端子8f的每个突出部8g也与第一焊球5a接触。换句话说，当第一焊球5a从上方下降时，基本在第一焊球5a与弹簧针8d接触的同时，法兰形端子8f的每个突出部8g与第一焊球5a接触。
当弹簧针8d下降到预定位置时，每个突出部8g保持弯曲并与第一焊球5a接触的状态。具体地，每个突出部8g延伸到插口8的底部8b的孔部8c，从而，即使当弹簧针8d在与第一焊球5a接触之后稍微下降时，每个突出部8g也稍微弯曲并保持与第一焊球5a的接触。由此，能够在第一焊球5a与弹簧针8d和法兰型端子8f(图9中的T1部分和T2部分)接触的状态下，执行弹簧针8d与第一焊球5a之间的导电性检测。
优选地，将法兰型端子8f仅放置在角针和特定的电源针上，以使得第一焊球5a不与其相邻的另一个焊球5发生电短路。
在检测过程中，如图9所示，法兰型端子8f与第一焊球5a接触的接触位置(T2部分)高于弹簧针8d与第一焊球5a接触的接触位置(T1部分)。具体而言，在检测过程中，法兰型端子8f的多个突出部8g与第一焊球5a接触的位置比弹簧针8d与第一个焊球5a接触的位置更靠近封装基板1。
在这种情况下，因为第一焊球5a是球形的，法兰型端子8f与第一焊球5a接触的接触位置(T2部分)位于弹簧针8d与第一焊球5a接触的接触位置(T1部分)的外侧。
因此，如图12所示，图9所示的法兰型端子8f在第一焊球5a上形成的四个细长形的压痕5d的位置高于由图9所示的弹簧针8d形成的四个压痕5b的位置。
此外，如图13所示，法兰型端子8f在第一焊球5a上形成的四个细长形的压痕5d的位置位于由弹簧针8d形成的四个压痕5b的外侧。
换句话说，由法兰型端子8f形成的压痕5d和由弹簧针8d形成的压痕5b不仅形成在第一焊球5a上分散的位置，而且分别形成在第一焊球5a上明显分开的上侧(基板侧)和下侧(下方开放端侧)或内侧(球中心侧)和外侧(在侧方开放端侧)。
根据第二实施方式的半导体设备的制造方法，法兰型端子8f布置在插口8的底部8b的上方，从而不需要安装使法兰型端子8f与插口8接触的机构。换句话说，可以在无需很大程度上改变现有插口8的形状的情形下布置法兰型端子8f，从而可以抑制由于插口8本身以及安装在测试板10上的插口8的数量等造成的成本增加。
此外，除了测试板10之外，还在安装半导体设备的位置周围的区域上安装各种组件(旁路电容器、阻尼电阻、晶体振荡器、高/低通滤波器等)。其中，有很多电气特性受到很大影响的元件，所以这些元件应尽可能靠近半导体设备布置。因此，与第一实施方式相比，在抑制插口8的尺寸条件下提高第二实施方式的半导体设备(BGA 3)的检测性能和质量。
以与第一实施方式中同样的方式，可以减少在组装BGA(半导体设备)3期间的检测过程中伪故障的产生。结果，可以提高BGA 3的制造成品率。由第二实施方式的半导体设备的制造方法获得的其他效果与由第一实施方式的半导体设备的制造方法获得的效果相同，因此，在此不再赘述。
【第三实施方式】
图14是示出第三实施方式的半导体设备的检测状态示例的示意图。图15是放大示出图14所示的A部分的结构的局部放大剖视图。图16是示出第三实施方式的半导体设备中检测端子的设置示例的放大后视图。图17示出了图16所示的检测端子与插口的第一端子之间的接触位置示例的后视图、平面图和侧视图。
在第三实施方式的半导体设备的制造方法中，准备包含焊盘1e(即未安装焊球5的检测端子)的BGA 3，通过使用BGA 3的焊盘1e检查BGA3的第一焊球5a与弹簧针8d之间的导电状态。
首先，描述图14所示的BGA 3。安装在BGA 3中的封装基板1包括在封装基板1的下表面1b上与多个焊球5中的第一焊球5a相邻设置的焊盘(检测端子)1e，其与第一焊球5a电连接且焊盘1e没有设置焊球5。
焊盘1e通过封装基板1的配线1c与第一焊球5a电连接。焊盘1e设置在多个焊球5(第二焊球5e，第二球电极)的内侧区域，其中，所述第二焊球5e位于多个焊球5的最外周上。换句话说，如图16所示，焊盘1e设置在多个球安装焊盘1fm的内侧区域，其中，所述多个球安装焊盘1fm位于最外周上。
在检测过程中，如图14所示，设置在插口8(见图1)中的针销(needle pin)(第三端子)8h与焊盘1e接触，并且弹簧针8d和针销8h之间的电阻值由测量仪9测出。由此，检测弹簧针8d与第一焊球5a之间的连接故障。
为了详细说明，第三实施方式的检测设备7具备作为与测量仪9电连接的探针的弹簧针(第一端子)8d、测试针(第二端子)8e以及针销(第三端子)8h。弹簧针8d与电流源13的端子和电压计12的端子电连接。测试针8e电连接于电压计12的另一端子。并且，针销8h电连接于电流源13的另一个端子。电流源13和电压计12设置在测量仪9的内部。
在第三实施方式的导电性检测中，限定待测量的球(第一焊球5a)，在待测球附近形成施加检测电流的检测端子(由金属制成的焊盘1e)，如图15所示，检测端子被阻焊膜1d(绝缘膜)覆盖。简言之，焊盘1e被阻焊膜1d覆盖。由于焊盘1e被阻焊膜1d覆盖，所以可以改善BGA 3的外观。此外，可以防止焊盘1e被损坏。
然而，焊盘1e不是必须被阻焊膜1d覆盖，并且焊盘1e的导电部分可以露出。
当焊盘1e被阻焊膜1d覆盖时，在检测过程中，如图15所示，针销8h被插入阻焊膜1d中与焊盘1e接触，并且在此状态下进行检测。针销8h的前端被削尖，以使针销8h容易穿过阻焊膜1d。检测后，作为由插入的针销8h产生的标记，在覆盖焊盘1e的阻焊膜1d中形成孔部1da。
在插口8中，针销8h能够竖立在与作为检测端子的焊盘1e的位置对应的位置上。换句话说，在插口8中，针销8h可以竖立在任意位置。
当进行检测，使针销8h穿过阻焊膜1d并与作为检测端子的焊盘1e接触，电流从测量仪9的电流源13经由针销8h施加至焊盘1e。这里，用于测量电阻值的电流经由针销8h施加到焊盘1e。
在该状态下，以与第一实施方式的导电性检测相同的方法测量电压和电流。此时，通过使测试针8e与第一焊球5a接触以测量电压，从而可以进行更稳定的电阻值测量。此外，在第三实施方式的检测设备7中，电流源13和电压源分开设置，从而可以提高电阻值的测量精度。
在第三实施方式的BGA 3中，焊盘1e只需要可靠地与针销8h接触，并且BGA 3的焊球5的布置是不受限制的。具体而言，在BGA 3的封装基板1的下表面(背面)1b上具有用于安装电容器的空间。通过将作为检测端子的焊盘1e设置于该空间中，能够在不限制BGA3的焊球5的布置的情况下设置焊盘1e。
然而，可以根据BGA3的焊球5的栅格将焊盘1e分配到空的格子。由此，可以容易地在不改变插口结构的情况下在插口8中布置或形成针销8h，由此能够抑制插口8的成本增加。
焊盘1e的形状不受限制，从而可以增加基板设计的自由度。
接下来，描述图16和图17所示的焊盘1e的种类。图16所示的示例是在封装基板1的端子栅格的空端子位置设置检测端子的情况。在这种情况下，作为要与检测端子接触的第三端子，可以通过延长弹簧针8d的长度而使用图14所示的弹簧针8d，无需使用图14所示的针销8h。
当存在公共GND等(其大多数在BGA3中使用，并与BGA 3中的很多引脚连接)，通过经由配线1c将焊盘1e与公共GND连接，可以提供多个用于测量的端子。
在图16所示的示例中，示出了当图17中D部分的弹簧针8i(与检测端子接触的第三端子)的尖端部分具有的多个顶点8ia时焊盘1e的布置和形状，以及示出了作为检测端子的焊盘1e的平面形状根据弹簧针8i的尖端部分中顶点8ia的数量分为的多个形状的例子。
例如，当图17所示的弹簧针8i的尖端部分包括四个顶点8ia时，在图16所示的结构中，可以同时执行对于焊盘1fa(电源1)，焊盘1fb(电源2)、焊盘1fc(电源3)和焊盘1fd(电源4)的测量，它们分别通过配线1c连接到四个焊盘1ea、1eb、1ec和1ed。即使当弹簧脚针8i的尖端部分包括四个顶点8ia并且焊盘1e分成与四个顶点8ia相对应的四个部分(图17中的部分C)时，分割的焊盘1e的四个部分不需要全部都连接到球安装焊盘。例如，对于图16所示的4个分割的焊盘1ee、1ef、1eg、1em，将焊盘1ee连接焊盘1fe(电源1)，将焊盘1ef连接焊盘1ff(电源2)，焊盘1eg连接焊盘1fg(电源3)。但是，焊盘1em没有与球安装焊盘连接。
此外，即使当焊盘1e被分成两部分(图17中的部分A或B)时，也可以进行测量。例如，对于图16所示的两个分割的焊盘1eh和1ei，焊盘1eh连接焊盘1fh(固定信号1)，焊盘1ei连接焊盘1fi(固定信号2)。此外，即使当焊盘是相同的电极(例如GND)时，也可以执行测量。例如，关于两个分割的焊盘1ej和1ek，焊盘1ej连接焊盘1fj(GND)，并且焊盘1ek连接焊盘1fk(GND)。
如图16所示，作为检测端子的焊盘1e设置在封装基板1的端子栅格的空端子位置，从而能够设置作为第三端子的弹簧针8i而不改变如上所述的插口结构。
在第三实施方式的半导体设备的制造方法中，通过在BGA3的封装基板1中设置作为检测端子的未安装焊球5的焊盘1e，并且通过使用焊盘1e检测BGA 3的第一焊球5a与弹簧针8d之间的导电状态，增加了待测量的端子的数量，从而可以使电阻值的测量变得稳定。
结果，可以更高精度地检测BGA 3的第一焊球5a与弹簧针8d之间的导电状态。
【变形例】
图18是示出变形例的半导体设备的结构示例的平面图。图19是示出沿图18所示的D-D线所截出的结构的局部剖视图。
在该变形例中，将描述以下情况：插入到插口8中并且在其上进行导电性检测的半导体设备是设置有多个作为外部端子的焊球5的SIP(System In Package，系统级封装)14。
SIP 14是安装有多个半导体芯片的高单价半导体设备。图18所示的SIP 14是安装有一个微型计算机芯片15、由微型计算机芯片15控制的两个存储芯片16、以及多个电子元件17(诸如片式电容器)的BGA型半导体设备。
换句话说，SIP 14是在封装基板1上倒装安装一个微型计算机芯片15和两个存储芯片16的半导体设备。如图19所示，以栅格状布置的多个焊球5作为外部端子安装在封装基板1的下表面1b上。因此，在将SIP 14插入到例如第一实施方式至第三实施方式所示的插口8中的情况下，可以以与第一实施方式至第三实施方式中描述的检测方法相同的方式进行导电性检测。
SIP 14的单价非常昂贵，如果在完成组装的最后步骤之后在检测中确定SIP 14是缺陷产品，则会造成巨大的损失。然而，即使当在完成组装的最后步骤之后，由于检测中的伪故障而确定SIP 14是缺陷产品时，也可以通过以第一实施方式到第三实施方式中描述的方法执行导电性检测来挽救SIP 14，从而可以防止发生巨大的成本损失。也就是说，可能产生很大的成本效应。
虽然已经根据实施方式详细描述了发明人做出的发明，无需多言，本发明不限于上述实施方式，在不脱离本发明的范围的条件下可以进行各种变形。
例如，在上述实施方式中，作为半导体设备，描述了具有如下结构的BGA：通过倒装芯片安装方式将每个半导体芯片安装在封装基板上。然而，上述BGA可以是具有如下结构的BGA：通过导线(金属线)将每个半导体芯片与封装基板电连接。

Claims (15)

1.一种半导体设备的制造方法，所述制造方法包括以下步骤：
(a)将半导体设备插入测试插口，其中，所述半导体设备包括配线基板，所述配线基板设置有多个作为外部端子的球电极；以及
(b)使设置在所述插口中的多个第一端子与所述多个球电极分别接触，使设置在所述插口中的第二端子与所述多个球电极中的第一球电极接触，以及检测所述第一端子与所述第一球电极之间的导电状态，
其中，在步骤(b)中，通过使所述第二端子从不同于所述第一端子与所述第一球电极的接触方向的方向与所述第一球电极接触，测量所述第一端子与所述第二端子之间的电阻值，通过测量所述电阻值检测所述第一端子与所述第一球电极之间的连接故障。
2.根据权利要求1所述的半导体设备的制造方法，
其中，在步骤(b)中，使所述第二端子从沿着所述配线基板的设有所述球电极的表面的方向与所述第一球电极接触。
3.根据权利要求1所述的半导体设备的制造方法，
其中，在步骤(b)中，使所述第二端子在比所述第一端子与所述第一球电极接触的位置更靠近所述配线基板的位置与所述第一球电极接触。
4.根据权利要求1所述的半导体设备的制造方法，
其中，所述第二端子为法兰型端子，其具有多个突出部，在平面视图中，所述突出部延伸至设置有所述插口的第一端子的孔部，以及
其中，在步骤(b)中，使所述法兰型端子的突出部与所述第一球电极接触。
5.根据权利要求4所述的半导体设备的制造方法，
其中，在步骤(b)中，使所述法兰型端子的突出部在比所述第一端子与所述第一球电极接触的位置更靠近所述配线基板的位置与所述第一球电极接触。
6.根据权利要求1所述的半导体设备的制造方法，
其中，所述配线基板包括安装有半导体芯片的第一表面和与所述第一表面相对的第二表面，并且还包括检测端子，所述检测端子设置在所述第二表面上与所述第一球电极相邻且电连接，在所述检测端子上未安装球电极；以及
其中，在步骤(b)中，通过使设置在所述插口中的第三端子与所述检测端子接触，测量所述第一端子与所述第三端子之间的电阻值，通过测量所述电阻值检测所述第一端子与所述第一球电极之间的连接故障。
7.根据权利要求6所述的半导体设备的制造方法，
其中，在所述半导体设备中，所述检测端子被绝缘膜覆盖，以及
其中，在步骤(b)中，将所述第三端子插入所述绝缘膜中并与所述检测端子接触。
8.根据权利要求1所述的半导体设备的制造方法，
其中，在步骤(b)之后，将所述半导体设备插入所述插口中，并通过使所述第一端子至少与所述第一球电极接触以执行所述半导体设备的缺陷/无缺陷的确定测试。
9.一种半导体设备的检测设备，所述检测设备包括：
测试板，其具有插口，该插口容纳半导体设备，所述半导体设备包括设置有多个作为外部端子的球电极的配线基板，所述插口包括与所述多个球电极分别对应布置的多个第一端子以及能够与所述多个球电极中的第一球电极接触的第二端子；以及
测量仪，其与所述测试板电连接，并通过所述第一端子和所述球电极向所述半导体设备发送检测信号；
其中，在所述半导体设备插入所述插口的状态下，通过使所述第一端子与所述多个球电极分别接触并且使所述第二端子从不同于所述第一端子与所述第一球电极的接触方向的方向与所述第一球电极接触，以测量所述第一端子与所述第二端子之间的电阻值，通过测量所述电阻值检测所述第一端子与所述第一球电极之间的连接故障。
10.根据权利要求9所述的半导体设备的检测设备，
其中，所述第二端子为法兰型端子，其具有多个突出部，在平面视图中，所述突出部延伸至设置有所述插口的第一端子的孔部，以及
其中，通过使所述法兰型端子的突出部与所述第一球电极接触来检测所述第一端子与所述第一球电极之间的连接故障。
11.根据权利要求9所述的半导体设备的检测设备，
其中，所述配线基板包括安装有半导体芯片的第一表面和与所述第一表面相对的第二表面，并且还包括检测端子，所述检测端子设置在所述第二表面上与所述第一球电极相邻且电连接，在所述检测端子上未安装球电极；以及
其中，通过使设置在所述插口中的第三端子与所述检测端子接触并通过所述测量仪测量所述第一端子与所述第三端子之间的电阻值，以检测所述第一端子与所述第一球电极之间的连接故障。
12.一种半导体设备，其包括：
半导体芯片；
配线基板，包括第一表面和与第一表面相对的第二表面，所述半导体芯片安装在所述第一表面上；以及
多个球电极，设置于所述配线基板的第二表面上，
其中，所述配线基板包括检测端子，所述检测端子设置在所述第二表面上与所述多个球电极中的第一球电极相邻且电连接，在所述检测端子上未安装球电极，以及
其中，所述检测端子设置于所述多个球电极的最外周上的多个第二球电极的内侧。
13.根据权利要求12所述的半导体设备，
其中，所述检测端子被绝缘膜覆盖。
14.根据权利要求13所述的半导体设备，
其中，所述绝缘膜上形成有孔。
15.根据权利要求12所述的半导体设备，
其中，在平面图中，所述检测端子被分为多个部分。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102528016B1 (ko) * 2018-10-05 2023-05-02 삼성전자주식회사 솔더 부재 실장 방법 및 시스템
CN110045159B (zh) * 2019-05-24 2021-03-05 何华辉 一种取放料方便的bga封装的测试座
CN110045161B (zh) * 2019-05-24 2021-02-09 杨学习 一种bga封装的测试座
US20220320016A1 (en) * 2021-04-06 2022-10-06 Qualcomm Incorporated Inkjet printing dedicated test pins
KR102629074B1 (ko) * 2021-08-27 2024-01-24 주식회사 티에스이 반도체 패키지의 테스트 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140105A1 (en) * 2009-12-10 2011-06-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20120244648A1 (en) * 2011-03-25 2012-09-27 Renesas Electronics Corporation Manufacturing method of semiconductor device
CN102810528A (zh) * 2011-06-03 2012-12-05 台湾积体电路制造股份有限公司 插入件测试结构和方法
CN103311224A (zh) * 2012-03-16 2013-09-18 台湾积体电路制造股份有限公司 接触测试结构和方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005241426A (ja) 2004-02-26 2005-09-08 Matsushita Electric Ind Co Ltd 電子部品検査装置
KR100602442B1 (ko) * 2004-05-18 2006-07-19 삼성전자주식회사 매개 기판을 갖는 볼 그리드 어레이 패키지용 테스트 소켓
JP4769538B2 (ja) * 2005-02-22 2011-09-07 富士通セミコンダクター株式会社 電子部品用コンタクタ及びコンタクト方法
JP2011200887A (ja) * 2010-03-24 2011-10-13 Renesas Electronics Corp はんだ付け用フラックスおよび、はんだ付け用フラックスを用いた半導体装置の製造方法
JP5851878B2 (ja) * 2012-02-21 2016-02-03 ルネサスエレクトロニクス株式会社 半導体モジュールの製造方法
US10539592B2 (en) * 2016-10-18 2020-01-21 Texas Instruments Incorporated Systems and methods for depopulating pins from contactor test sockets for packaged semiconductor devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140105A1 (en) * 2009-12-10 2011-06-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20120244648A1 (en) * 2011-03-25 2012-09-27 Renesas Electronics Corporation Manufacturing method of semiconductor device
CN102810528A (zh) * 2011-06-03 2012-12-05 台湾积体电路制造股份有限公司 插入件测试结构和方法
US20120305916A1 (en) * 2011-06-03 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer Test Structures and Methods
CN103311224A (zh) * 2012-03-16 2013-09-18 台湾积体电路制造股份有限公司 接触测试结构和方法
US20130240883A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Test Structure and Method

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