CN101339946A - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN101339946A
CN101339946A CNA2008100820151A CN200810082015A CN101339946A CN 101339946 A CN101339946 A CN 101339946A CN A2008100820151 A CNA2008100820151 A CN A2008100820151A CN 200810082015 A CN200810082015 A CN 200810082015A CN 101339946 A CN101339946 A CN 101339946A
Authority
CN
China
Prior art keywords
mentioned
bus
contact pad
welding
metal level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100820151A
Other languages
English (en)
Inventor
深水新吾
锅岛有
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101339946A publication Critical patent/CN101339946A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20753—Diameter ranges larger or equal to 30 microns less than 40 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20754—Diameter ranges larger or equal to 40 microns less than 50 microns

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

提供一种具有能够缓和因检查时的探测和组装的导线键合的机械的力学的压力而产生的应力的结构，作为能够应对利用微细工艺的大芯片化的晶片检查而必须具有的、能够应对探头检查时的低温检查、常温检查、高温检查、晶片·老化检查等的筛选或保证检查等的多次探头检查的半导体集成电路器件。该半导体集成电路器件包括：有源元件(100A)，层间绝缘膜，在有源元件的正上方形成的由第1金属层构成的第1金属图形及第2金属图形，在第1金属层的正上方形成的由第2金属层构成的第1总线(140)及第2总线(150)，和在第1总线及第2总线上设置的接触焊盘(304)。接触焊盘具有探头检查用区域(200a)和焊接用区域(304a)。

Description

半导体集成电路器件及其制造方法
技术领域
本发明涉及一种半导体集成电路器件及其制造方法，特别地，涉及一种活用POE(元件上焊盘，Pad on Element)技术、即在半导体器件正上方设置接触焊盘的技术、在有源电路区域正上方具有在导线键合和检查时能够实施探头检查的结构的功率集成电路及其制造方法。
背景技术
近年来，随着信息技术的推广，作为计算机、信息存储装置、便携式电话、便携式照相机等的电子设备及视频设备的性能，提高了对高速化、低功耗化和高品质化的要求。
对这些电子设备的性能产生较大影响的有电源、电机驱动器、以及音频放大器、多通道驱动器等的基干半导体电子部件，对这些半导体电子部件的性能产生较大影响的有内置功率器件的功率集成电路。由此，作为构成功率集成电路的半导体元件的性能，正强烈要求进一步的高速化、低功耗化和高品质化。
然而，作为一般市场上的需要，除上述高速化及低功耗化外、还希望大幅度改善功率器件及电路特性，同时还在向有源的电路区域的正上方形成导线及焊球的结合中，对于更低成本且可信赖的结构和方法存在多种需求，且存在各种各样的提案。
在此，首先，简单说明一种在POE技术、即在半导体器件正上方设置接触焊盘的技术被提出前的现有技术。
接触焊盘与外部的引线框的连接构件是焊接导线。作为在焊接导线中使用的材料，可列举出单质或合金的金、铜及铝。当作为材料采用金的情况下，通常使用的焊接导线的直径为大约20～50μm，通过导线焊球键合，通常将焊球安装在芯片上。因此，焊接作业时，在利用焊接毛细管作用将焊球压扁成典型的钉头形状情况下，为了固定焊球，就必须使接触焊盘的面积非常大。在自由(free)状态下焊球的直径由于典型为导线直径的约1.2～1.6倍，所以接触焊盘的形状就依赖于工艺参数，必须为约50×50μm～150×150μm范围的正方形。此外，如果连接构件为焊球，那么焊球直径就典型为约0.2～0.5mm的范围，接触焊盘的面积必须为约0.3～0.7mm范围的正方形。而且，在此，所谓焊球的表现并不意味焊接触点一定为球状，也可以是半球、半圆顶、切断的圆锥状、或一般的凸起那样的各种各样的形状。正确的形状依赖于堆积技术、回流技术及材料组成。
此外，通常，沿着芯片四周将接触焊盘配置成实质上直线的排列，消耗大面积的“硅资源”(芯片绝大多数能用硅半导体材料在基板上进行制造)。在最近的半导体集成电路器件中，需要很多接触焊盘，其数量即便仅仅地连接及电源连接也常常达到几百个。并且，当包含信号连接时，就需要比1000个还要多的接触焊盘，就会大量牺牲贵重的硅资源。
此外，导线键合的工艺根据经过几年间的经验，可明确对金属及电介质的下侧的层会产生相当大的应力。此原因是焊接毛细管作用的冲击(为了压扁金属焊球形成钉头接触)、焊接毛细管作用及金属焊球的超声波振动的频率及能量(为了突破暴露出的金属层的表面的氧化铝膜)、以及工艺(使金/铝熔敷的金属间化合物的形成开始)的时间及温度。由于借助于导线键合的工艺中的应力、或由多探针试验及装配后的器件工作赋予的应力，回避了在接触焊盘下的层中产生热裂或弧坑的危险性，所以，在这几年间当中确立了涉及半导体集成电路器件的布图的设计规则，即在接触焊盘下的区域中禁止配置电路结构的同时，避免使用易于损坏、机械性差的介质材料。为此，即便仅设置接触焊盘也需要很多的硅资源。
在这样的背景下，通过大幅度改善功率器件及电路特性、并向有源的电路区域的正上方形成导线及焊球的结合，就能够希望获得低成本并且可信赖的结构及方法的同时，如上所述，还强烈要求半导体集成电路的高速化及低功耗化。
[半导体集成电路的高速化]
首先，对于半导体集成电路的高速化成为障碍的是MOS晶体管自身的延迟和处于其上层处的布线引起的布线延迟。过去，利用缩短栅极长度的微细化技术，虽然能够降低MOS晶体管自身的延迟，但是随着MOS晶体管自身的延迟的变小，布线延迟的问题就变得明显。
因此，由于缩小布线间延迟的目的，就要对在布线间夹持的绝缘膜采用介电常数低的绝缘膜(低介电常数膜)。然而，由于实现介电常数3.0以下的低介电常数膜，相比于目前为止所采用的氧化硅膜，机械强度大大地降低，所以在承担半导体集成电路的电路形成的扩散工序结束之后，在承担半导体集成电路器件的封装的组装工序、特别是导线键合工序中就会成为问题。
在此，说明在现有的探头检查或导线键合中的具体问题。
图16(a)及(b)示出了现有技术中的IC芯片的一部分的简化剖面图。
如图16(a)及(b)中所示，在p型硅基板911上形成n型埋置区913及n型阱区917，在n型阱区917上形成由栅氧化物930、多晶硅·栅931及源/漏接触区921构成的功率晶体管100C。此外，形成覆盖功率晶体管100C的第1层间绝缘体层941，在该第1层间绝缘体层941中形成与源/漏接触区921连接的第1通孔942。此外，在第1层间绝缘体层941之上形成源电极用线SN及漏电极用线DN，并形成覆盖它们的第2层间绝缘体层944，在该第2层间绝缘体层944中形成与源电极用线SN连接的第2通孔X(而且，虽然未图示，但同样地，也形成与漏电极用线DN连接的通孔(Y))。在第2层间绝缘体层944之上形成由金属层构成的第2层的总线11，并形成覆盖该第2层的总线11的第3层间绝缘体层947，在该第3层间绝缘体层947中形成与第2层的总线11连接的第3通孔X1(而且，虽然未图示，但同样地，也形成与第2层的总线连接的通孔(Y1))。在第3层间绝缘体层947之上形成由金属层构成的第3层的总线140C、150C，在该第3层总线140C、150C之上形成第3层间绝缘体层950及保护用覆盖层955。在形成在第3层间绝缘体层950中的开口部956中形成接触焊盘304、焊球961及焊接导线306。
在具有上述结构的现有例子中，首先，如图16(a)中所示，当在接触焊盘304上进行探头检查或导线键合306时，探测或导线键合306的冲击负载通过接触焊盘304例如在第3层的总线140产生翘曲972。由此，如图16(b)中所示，此产生的翘曲972就会传递给第3层的总线140的正下方的的层间绝缘膜947，这就使得层间绝缘膜947大幅变形，层间绝缘膜947中引起裂纹973。由此，翘曲972或裂纹973就成为因接触焊盘剥落或层间膜的剥离而导致的可靠性不好的原因。
并且，近年来，以缩小半导体元件的尺寸、降低成本为目的，正在开发一种在晶体管上设置有接触焊盘的半导体元件。此时，当在布线间及层间绝缘膜中使用机械强度低的低介电常数膜时，因探测或导线键合的冲击而使低介电常数膜变形，在晶体管中冲击容易传导。因此，就会对晶体管造成损伤，就会引起品质不良。
以下的专利文献中提出了针对上述问题的对策。
在专利文献1中，在接触焊盘的正下方夹持层间绝缘膜形成金属层，利用通孔连接此金属层和接触焊盘，由此通过金属层能够阻止导线键合对层间绝缘膜造成的冲击，同时通孔还抵消此冲击导致的金属层要向冲击的施加方向的变形。像这样，在专利文献1中，由于具有补偿在接触焊盘的正下方成膜的层间绝缘膜的机械强度的下降这样的接触焊盘结构，就抑制因导线键合导致的对晶体管的损伤。
然而，当作为金属材料采用铜时，虽然能利用镶嵌工艺形成铜布线，但电解电镀铜后通过进行用于使电镀的铜平坦化的化学机械抛光(CMP：Chemical Mechanical Polishing)，具有柔性性质的铜图形，当其面积大面积化时，就会发生其中央部被削薄，膜厚变得非常薄这样的洼曲。而且，为了在下层中形成微细的通孔图形，而使金属层的膜厚薄膜化，由此，当使铜图形的面积大面积化时，通过CMP就会产生铜被完全削除的部分。
这点在上述专利文献1中，当第2层金属层即铜形成时发生上述现象。如此，当使铜图形的中央部变薄、露出铜被完全削除的部分时，层间绝缘膜受到的导线键合的冲击就会变大，增大裂缝发生的可能性。
相对于此，在专利文献2中，提供一种能够针对接触焊盘的正下方的绝缘膜及晶体管防止因导线键合导致的损伤的接触焊盘结构。即，专利文献2的半导体器件包括由导电层构成的第1电极、由在第1电极上形成的导电层构成的外部连接电极、和在第1电极下部通过贯通孔与第1电极连接的至少一层的第2电极，在第2电极的四周具有多个凸起形状。
像这样，通过采用用通孔连接被最上层金属和层间绝缘膜夹持的金属层(以下，称为下层金属)的结构，就能够防止因导线键合的冲击导致的接触焊盘正下方的布线间及层间的绝缘膜中所采用的低介电常数膜的变形或裂缝的发生。即，针对导线键合的冲击，由于最上层金属被下层金属支撑，即便受到导线键合的冲击也不会变形。其结果，就能够抑制传导至作为接触焊盘正下方的层间绝缘膜的低介电常数膜的导线键合的冲击，并能够防止低介电常数膜的变形及裂缝的产生。
而且，目的在于防止因下层金属的大面积化而引起的CMP的翘曲，由于在下层金属的四周部设置大量的凸起形状，通过使下层金属的表面积扩大、提高与层间膜的粘接性，就能够降低因导线键合的冲击而对晶体管的损伤、同时还能够防止在层间绝缘膜处产生裂缝。
如上所述，根据专利文献2所采用的接触焊盘结构，就防止了对于接触焊盘正下方的绝缘膜及晶体管的导线键合而导致的损伤、进而为半导体集成电路的高速化作出贡献。
[半导体集成电路的低功耗化]
然后，成为半导体集成电路的低功耗化的障碍在于，活用微细化MOS工艺、一面有效利用半导体产品的芯片面积，一面尽可能缩小芯片面积、实现内置功率器件的功率集成电路。在这种功率集成电路中，为了低功耗化的目的，当驱动功率器件时，通常采用脉宽调制(PWM)驱动的技术。在此PWM驱动下，减少功率器件的导通电阻，是一种关系到低功耗化的重要工艺技术。
在专利文献3中，提出了一种活用POE技术、尽可能减少功率器件的导通电阻的现有的相关技术。即，作为一种在有源的电路区域部分的正上方能够实施导线键合的功率集成电路，在此功率集成电路中，活用POE技术、在与功率晶体管的电极连接的总线的正上方配置多个接触焊盘，利用焊接导线连接多个接触焊盘和引线框。由此，由于最小化从连接构件直至电极的电阻值及电流路径，因此能够改善功率晶体管的电特性。
图17示出了专利文献3中记载的半导体集成电路器件的一部分的简化平面图。
如图17的平面图中所示，在IC芯片1内，形成有功率晶体管的有源区域2，在该有源区域2上，形成由片状金属构成的、与所有的源电极连接的第1总线3、和与所有漏电极连接的第2总线4。在第1总线3和第2总线4上，分别3个3个地设置接触焊盘5，共通地与各自的总线连接。配置第1总线3上的3个接触焊盘5，以便与第2总线4上的3个接触焊盘5相互左右对称。设置连接各接触焊盘5和外部的引线框7的焊接导线6。
在具有上述结构的专利文献3中，在与功率晶体管的电极连接的总线的正上方配置接触焊盘，利用焊接导线，通过连接多个接触焊盘和引线框，就能够实现低导通电阻的功率集成电路、并对作为半导体集成电路的性能的低功耗化而作出贡献。
[半导体集成电路的高品质化]
此外，大大妨碍作为此半导体的性能的高品质化的，是存在半导体器件承受的焊接用接触焊盘的表面的探针痕这样的课题。
换言之，当采用具有用于进行检查、及焊接所必要最低限度的尺寸的接触焊盘，进行电特性检查，此后采用相同的接触焊盘来进行焊接时，常出现焊接失败。这就成为进行特性检查时触到的检查工具的探针在焊接用接触焊盘上残留探针痕的主要原因。
此外，随着接触焊盘的进一步微细化，相对接触焊盘的大小，探针痕所占据比例变大，就会存在焊接时此探针痕成为压接或合金形成的障碍这样的课题。
针对这些半导体器件所承受的焊接用接触焊盘的表面的探针痕的课题，专利文献4提出了一种利用接触焊盘的布局的设计来实现此课题的解决的现有技术。
图18示出了专利文献4中记载的表示半导体芯片周边的焊盘布局的简化平面图。
如图18中所示，在接触焊盘单元本体101上搭载保护电路、控制逻辑。区域109是检查用的电极区，区域110是焊接用的电极区。在此，区域110基于焊接装置的精度或焊接导线的物理要因，为了能可靠地进行焊接而规定最小尺寸，其宽度为105。此外，区域109，基于检查装置的精度或检查用的针的物理特性，为了能可靠地进行检查而规定最小尺寸，其宽度为106。
通过使上述区域109和区域110邻接或一部分重合配置来形成接触焊盘102。接触焊盘102的一个特征在于，其形状为凸型。
焊接用接触焊盘区110的中心位置为103，探头检查用接触焊盘区109的中心位置为104。
在此，间隔107示出了焊接用接触焊盘区110的中心103和探头检查用接触焊盘区109的中心104的距离的最小宽度。即便在特性检查时放置探针之后的接触焊盘上残留探针痕，如果维持仅此间隔的话，此距离也是用于保证能够可靠地进行焊接的距离，对于专利文献4而言，为最重要的距离。
如此，通过定义间隔107，即便按照使各自的中心103和104维持间隔107以上的距离不重合的方式，配置区域109和区域110，由于能够保证可可靠地实现检查和焊接，就也能够期待接触焊盘面积削减的效果。
即，一种半导体集成电路器件，包括多个对各外部端子通过连接、配置焊接用的第1矩形状的电极区和检测用的第2矩形状的电极区而形成的多个接触焊盘；其中，多个接触焊盘由向半导体集成电路器件的外侧方向的按第1矩形状的电极区、第2矩形状的电极区域的顺序排列形成的第1接触焊盘，和向半导体集成电路器件的外侧方向的按第2矩形状的电极区、第1矩形状的电极区的顺序排列形成的第2接触焊盘构成；通过构成交替配置上述第1接触焊盘和上述第2接触焊盘的结构，在推进微细化的半导体集成电路器件中，考虑将接触焊盘划分为检查用的区域和焊接用的区域，根据检查装置、焊接装置的精度、和探针用的针的加工精度等信息来预先决定与这些区域的宽度和间隔的最小值，实现此接触焊盘的设计以确保此最小值。由此，即使在探头检查用接触焊盘的表面产生伤，由于在焊接用接触焊盘的表面没有产生伤，也具有能够进行可靠性高的导线键合，换言之，能够可靠地进行半导体集成电路器件的检查和组装这样的效果。
此外还有，在特性试验中的探针的接触时，伤及半导体芯片的焊接用接触焊盘，在此部分由于表面的铝的剥离，合金层形成的面积变小，其结果存在金属导线的结合可靠性下降这样的课题，但在专利文献5中提出了用于解决此课题的现有技术。
图19示出了表示专利文献5中记载的半导体芯片周边的焊盘布局的简化平面图。
如图19所示，由于通过以近似直线状配置包含用于使试验用探针与作为连接区域的第1区域相接触的第2区域的多个焊接用接触焊盘，在与直线交差的方向上并列配置焊接用接触焊盘的第1及第2区域，通过这样，在焊接用接触焊盘部没有形成损伤，所以在实现提高结合可靠性的同时，通过在邻接的焊接用接触焊盘间交替配置焊接区域，还能够得到能减小焊接用接触焊盘间的间距这样的效果。
如以上所说明的，专利文献4及专利文献5，针对半导体器件承受焊接用接触焊盘表面的伤痕这样的课题，通过设计半导体器件的布图来解决问题、并对作为半导体集成电路的性能的高品质化作出贡献。
专利文献1：日本专利第2974022号
专利文献2：日本专利第3725527号
专利文献3：美国专利申请第US2002/0011674
专利文献4：日本专利第3843624号
专利文献5：JP特开2001-338955号公报
但是，在上述的专利文献3～5中公开的现有技术的结构中，特别是在对功率晶体管正上方的接触焊盘焊接时，由于因对接触焊盘施加的负载而产生的应力，在形成在接触焊盘的下部的最上层的宽幅的总线的周边，翘曲的产生增加，在绝缘膜中产生裂缝。像这样产生裂缝就会成为接触焊盘的下部的最上层的宽幅的总线的周边的翘曲增加、以及接触焊盘的下部的绝缘膜的强度下降的原因，因为利用接触焊盘的下部的最上层的宽幅的总线和接触焊盘的下部的绝缘膜不能吸收因对接触焊盘施加负载而产生的应力。而且，一旦产生的裂缝达到下层的绝缘膜，就会对下层的半导体元件产生损害。
即，由于不能缓和从功率晶体管的正上方的接触焊盘传来的由导线键合引起的机械力学的压力，所以就存在在幅宽大的总线的周边产生翘曲，在接触焊盘周边和最上层的宽幅的总线的周边的绝缘膜中产生裂缝这样的问题。
并且，为了对应半导体集成电路的市场所期望的高功能化及高性能化，正进一步推进着利用微细工艺的大芯片化、多管脚化。为了这些半导体集成电路的功能的保证、性能保证、可靠性提高、在后工序中合格率提高，作为对同一晶片的探头检查，就需要应对低温检查、常温检查、高温检查、晶片老化试验等的多次探头检查。
但是，在上述专利文献3所公开的结构中如图20(b)(该图20(b)是与上述图16(a)及(b)的剖面图相对应的剖面图，是后述的图20(a)的XXb-XXb线的剖面图)所示，特别地，对功率晶体管正上方的接触焊盘，进行多次探头检查时，存在由于因施加到接触焊盘上的负载而产生的应力，而在接触焊盘的下部形成的最上层的宽幅的总线周边产生翘曲这样的问题。
具体地，探针52接触到接触焊盘304的情况下，即通过合适的针压将探针52的尖端部按压在接触焊盘304上时，随着探针52向水平方向滑动，探针52的尖端部就会啮入接触焊盘304中。由此，在探针52和接触焊盘304之间可获得低的接触电阻。此时，由探针52付与的应力虽然被消耗在构成接触焊盘304的金属的塑性变形上，但由于探针52与接触焊盘304多次接触，还会存在在焊盘304的下部形成的最上层的宽幅的总线的周边产生翘曲的问题。而且，由于探针52与接触焊盘304多次接触，接触焊盘304逐渐变薄，一旦探针52的尖端部达到接触焊盘304的底面附近，由探针52付与的应力就被一直施加到接触焊盘304的周边和基底结构，存在产生裂缝的问题。
而且，在专利文献3所公开的结构中，如图20(a)(而且，图20(a)是与图17的简化平面图对应的平面图)所示，特别地，对功率晶体管正上方的接触焊盘5进行探头检查时，存在半导体集成电路器件承受焊接用接触焊盘5的表面的探针痕这样的问题。在半导体晶片工序结束后，进行在晶片内形成的半导体芯片1的好、坏判定的检查。通过使连接到IC检测器等的检查电路的检测用探针与设置在芯片1内进行与焊接导线连接的铝等焊接用接触焊盘5相接触来进行此检查。此时，由于为了使检测用探针和焊接用接触焊盘5间的接触电阻变小，检测用探针施加一定以上的加重被推到焊接用接触焊盘5上，所以在与测试用探针接触的部分，焊接用接触焊盘5的一部分的铝被去除，在焊接用接触焊盘5的表面产生探针痕。由于此探针痕的产生，就会存在在检查后对于此焊接用接触焊盘5进行的导线键合的连接强度劣化这样的问题。
然而，特别地，相对于芯片边在直线上一列配置功率晶体管上的接触焊盘的情况下，接触焊盘的间距变窄，例如为80μm以下的焊盘间距时，检测用探针板的探针的针头的针径例如是70μm时，由于与旁边的探针产生电接触，所以探针排列不间断，难于制成具有细针头的探针。因此，即使相对于芯片边在直线上一列排列接触焊盘，由于也不能作成具有细针头的检测器用探针板，所以难以实现80μm以下的焊盘间距，难于实现多管脚化。即，在半导体集成电路器件中想要实现功率晶体管上的狭窄焊盘间距的情况下，存在封装组装和晶片探测兼容困难这样的问题。
发明内容
鉴于上述情况，本发明的目的在于，提供一种半导体集成电路器件及其制造方法，该半导体集成电路器件具有以下的结构：通过设计接触焊盘和功率晶体管的布图，在能够缓和因检查时的探测的机械力学的压力或组装的导线键合引起的机械力学的压力而产生的应力的同时，实现同一晶片中的多次探头检查、并实现应对探头检查或多管脚化的功率晶体管正上方的接触焊盘配置。
由此，提供一种防止成为对功率晶体管的损伤和压力的总线周边的翘曲的发生、削减接触焊盘周边的裂缝产生，并且可靠地实现经过多次探头检查后的通过导线键合的组装，可靠性高、能够实现低功耗化和省芯片面积化和对探头检查的窄间距化的半导体集成电路器件及其制造方法。
为解决上述课题，本发明的第1方式的半导体集成电路器件，包括：在半导体基板上形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、作为有源元件的第2电极起作用的至少1个以上的第2金属图形，在层间绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个以上的第1金属图形电连接的第1总线，由第2金属层构成的、与至少1个以上的第2金属图形电连接的第2总线，和设置在第1总线及第2总线上的、至少1个以上的接触焊盘；接触焊盘具有探头检查用区域和焊接用区域。
本发明的第2方式的半导体集成电路器件，包括：在半导体基板上形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、作为有源元件的第2电极起作用的至少1个以上的第2金属图形，在层间绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个以上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的第1总线，由第2金属层构成的、与至少1个以上的第2金属图形电连接的至少1个以上的第2总线，分别设置在第1总线及第2总线上的、由探头检查用区域构成的至少1个以上的探头检查用接触焊盘，和分别设置在第1总线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触焊盘。
在本发明的第2方式的半导体集成电路器件中，邻接焊接用接触焊盘配置探头检查用接触焊盘。
在本发明的第2实施方式的半导体集成电路器件中，利用第1总线及第2总线的分别向外部的布线，引出并配置探头检查用接触焊盘。
在本发明的第1或第2方式的半导体集成电路器件中，有源元件是功率晶体管。
在本发明的第1或第2方式的半导体集成电路器件中，彼此相邻的探头检查区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的焊接用区域被配置成距位于附近位置处的芯片边的距离不同。
在本发明的第1或第2方式的半导体集成电路器件中，在各个第1总线及第2总线中形成至少1个以上的缝隙。
在本发明的第1或第2方式的半导体集成电路器件中，各个第1总线及第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与正交于芯片边的芯片边平行的边为长边的长方形状。
在本发明的第1或第2方式的半导体集成电路器件中，探头检查用区域相比于焊接用区域配置在芯片周边侧。
在本发明的第1或第2方式的半导体集成电路器件中，焊接用区域相比于探头检查用区域配置在芯片周边侧。
在本发明的第1或第2方式的半导体集成电路器件中，设置多个探头检查用区域，以使它们以阵列状并且相对一方向交替配置。
本发明的一方式的半导体集成电路器件的制造方法，包括：在半导体基板上形成集成化的有源元件的工序，在有源元件之上形成第1层间绝缘膜的工序，在有源元件的正上方隔着第1层间绝缘膜堆积第1金属层后，通过构图该第1金属层，形成作为有源元件的第1电极起作用的至少1个以上的第1金属图形及作为有源元件的第2电极起作用的至少1个以上的第2金属图形的工序，在第1层间绝缘膜之上，按照覆盖至少1个以上的第1金属图形及至少1个以上的第2金属图形的方式形成第2层间绝缘膜的工序，在第1金属层的正上方隔着第2层间绝缘膜堆积第2金属层后，通过构图该第2金属层，形成与至少1个以上的第1金属图形电连接的至少1个以上的第1总线及与至少1个以上的第2金属图形电连接的至少1个以上的第2总线的工序，在第2层间绝缘膜之上按照覆盖第1总线及第2总线的方式形成第3层间绝缘膜的工序，在第3层间绝缘膜中分别形成至少1个以上的开口部以使第1总线及第2总线分别露出的工序，在各个开口部中露出的第1总线及第2总线上设置具有探头检查用区域和焊接用区域的至少1个以上的接触焊盘，或设置由探头检查用区域构成探头检查用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序，和在焊接用区域中安装至少1个以上的连接构件的工序。
在本发明的一方式的半导体集成电路器件的制造方法中，构图第2金属层的工序包含在第1总线及第2总线上分别形成至少1个以上的缝隙的工序。
发明效果
根据本发明的第1方式的半导体集成电路器件，包括在半导体基板上形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、作为有源元件的第2电极起作用的至少1个以上的第2金属图形，在层间绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个以上的第1金属图形电连接的第1总线，由第金属2层构成的、与至少1个以上的第2金属图形电连接的第2总线，设置在第1总线及第2总线上的、至少1个以上的接触焊盘；接触焊盘具有探头检查用区域和焊接用区域，由此，由于能够分散对各有源元件施加的机械的压力，就能够提高可靠性，由于具有探头检查用的专用区域就能够从测量制造设备的制约中解放出来，由于具有焊接用的专用区域就能够提高对于密接性的可靠性。而且，采用POE的最上层由于没有下层制约，就能够起到所谓能够进行重视可靠性的布图的效果。
根据本发明的第2方式的半导体集成电路器件，包括：在半导体基板上形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、作为有源元件的第2电极起作用的至少1个以上的第2金属图形，在层间绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个以上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的第1总线，由第2层构成的、与至少1个以上的第2金属图形电连接的至少1个以上的第2总线，分别设置在第1总线及第2总线上的、由探头检查用区域构成的至少1个以上的探头检查用接触焊盘；分别设置在第1总线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触焊盘，由此，由于能够分散对各有源元件施加的机械的压力，就能够提高可靠性，由于具有探头检查用的专用接触焊盘就能够从测量制造设备的制约中解放出来，由于具有焊接用的专用接触焊盘就能够提高对于密接性的可靠性。而且，采用POE的最上层由于没有下层制约，就能够起到所谓能够进行重视可靠性的布图的效果。
在本发明的第2方式的半导体集成电路器件中，邻接焊接用接触焊盘配置探头检查用接触焊盘，由此，由于具有探头检查用的专用接触焊盘，就能够从测量制造设备的制约中解放出来，由于具有焊接用的专用焊盘就能够提高相对于密接性的可靠性。
在本发明的第2实施方式的半导体集成电路器件中，利用第1总线及第2总线的分别向外部的布线，引出并配置探头检查用接触焊盘，由此，可起到能够应对探测中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，有源元件上功率晶体管，由此，由于能够使采用POE的功率晶体管元件的导通电阻的低电阻化，所以能够起到PWM驱动下的低功耗化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，彼此相邻的探头检查区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的焊接用区域被配置成距位于附近位置处的芯片边的距离不同，由此，可起到能够应对探测或焊接中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，在各个第1总线及第2总线中形成至少1个以上的缝隙，由此，可起到能够分散对各有源元件施加的机械的压力，能够提高可靠性这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，各个第1总线及第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与正交于芯片边的芯片边平行的边为长边的长方形状，由此，可起到能够应对探测或焊接中的焊盘间距的窄间距化，可使芯片紧缩、省芯片面积化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，探头检查用区域相比于焊接用区域配置在芯片周边侧，由此，可起到能够应对探测中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，焊接用区域相比于探头检查用区域配置在芯片周边侧，由此，由于通过缩短导线长，导线电阻的低电阻化成为可能，能够起到使低功耗化成为可能这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，设置多个探头检查用区域，以使它们以阵列状并且相对一方向交替配置，由此，可起到能够应对探测中的焊盘间距的窄间距化这样的效果。
根据本发明的一方式的半导体集成电路器件的制造方法，包括：在半导体基板上形成集成化的有源元件的工序，在有源元件之上形成第1层间绝缘膜的工序，在有源元件的正上方隔着第1层间绝缘膜堆积第1金属层后，通过构图该第1金属层，形成作为有源元件的第1电极起作用的至少1个以上的第1金属图形及作为有源元件的第2电极起作用的至少1个以上的第2金属图形的工序，在第1层间绝缘膜之上，按照覆盖至少1个以上的第1金属图形及至少1个以上的第2金属图形的方式形成第2层间绝缘膜的工序，在第1金属层的正上方隔着第2层间绝缘膜堆积第2金属层后，通过构图该第2金属层，形成与至少1个以上的第1金属图形电连接的至少1个以上的第1总线及与至少1个以上的第2金属图形电连接的至少1个以上的第2总线的工序，在第2层间绝缘膜之上按照覆盖第1总线及第2总线的方式形成第3层间绝缘膜的工序，在第3层间绝缘膜中分别形成至少1个以上的开口部以使第1总线及第2总线分别露出的工序，在各个开口部中露出的第1总线及第2总线上设置具有探头检查用区域和焊接用区域的至少1个以上的接触焊盘，或设置由探头检查用区域构成探头检查用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序，和在焊接用区域中安装至少1个以上的连接构件的工序，由此，能够实现起到上述效果的第1或第2形态的半导体集成电路器件。
在本发明的一方式的半导体集成电路器件的制造方法中，优选构图第2金属层的工序包含在各个第1总线及第2总线上形成至少1个以上的缝隙的工序。
因此，在各有源元件正上方配置接触焊盘成为可能，能够实现半导体集成电路的高可靠性。而且，通过在有源元件的正上方配置电力提供接触焊盘，就能够节约贵重的硅资产。通过减少电路设计整体中耗费的硅面积，就能够削减IC芯片的成本。如此，能够实现IC的省芯片面积化及IC的低成本化。
附图说明
图1是根据本发明的第1实施方式的半导体集成电路器件的主要部分，示意地示出具有被缝隙分割为多条总线的总线金属层，具有在各条总线上配置分别具有的1个个探头检查用区域和焊接用区域的接触焊盘的结构的IC芯片的一部分的简化平面图。
图2是根据本发明的第1实施方式的半导体集成电路器件的主要部分，示意性地示出表示被缝隙分割为多条总线的总线金属层(第3层的总线)和在其1个下层中的成为源及漏电极用线的金属层(第2层的总线)，与通孔的配置关系的IC芯片的一部分的简化平面图。
图3是根据本发明的第1实施方式的半导体集成电路器件的主要部分，示意性地示出表示被缝隙分割为多条总线的总线金属层(第3层的总线)、和在其1个下层中的成为源及漏电极用线的金属层(第2层的总线)、还有在1个下层中的成为源及漏电极的金属层(第3层的总线)，与通孔的配置关系的IC芯片的一部分的简化平面图。
图4是根据本发明的第1实施方式的半导体集成电路器件的主要部分，图4是对应于图1中的IV-IV线的剖面图。
图5是根据本发明的第1实施方式的半导体集成电路器件的主要部分，图5是对应于图1中的IV-IV线的剖面图，图5是进行导线键合以前的探头检查的探针接触到接触焊盘的探头检查区接触的图。
图6是表示本发明的第1实施方式中的因探头检查而产生的探针痕的简化平面图。
图7是根据本发明的第2实施方式的半导体集成电路器件的主要部分，示意性地示出具有被缝隙分割为多条总线的总线金属层、具有配置分别连接到各总线的1个个探头检查用区域和焊接用区域的接触焊盘、还有配置用于探头检查一部分总线的电特性的探头检查用接触焊盘、在芯片周边附近配置有与功率晶体管相连接的探头检查用接触焊盘的这种结构结构的IC芯片的一部分的简化平面图，
图8是根据本发明的第3实施方式的半导体集成电路器件的主要部分，(a)是示意性示出具有2个单一总线、在各个总线上分别配置1个个探头检查用区域和焊接用区域的接触焊盘、在各个总线中的周缘部的上下左右处具备缝隙的IC芯片的一部分的简化平面图，(b)是具有2个单一总线、在各个总线上分别配置仅有1个探头检查用区域和焊接用区域的多个接触焊盘、在各个总线中的周缘部的上下左右处具备缝隙的IC芯片的一部分的简化平面图。
图9是根据本发明的第3实施方式的半导体集成电路器件的主要部分，图9是示意性地示出表示在周缘部的上下左右处具备缝隙的成为2个单一的总线的总线金属层(第3层的总线)和其1个下层中的成为源及漏电极用线的金属层(第2层的总线)，与通孔的配置关系的IC芯片的一部分的简化平面图。
图10是根据本发明的第3实施方式的半导体集成电路器件的主要部分，图10(a)是对应于图8(b)中的Xa-Xa线的剖面图，图10(b)是对应于图8(b)中的Xb-Xb线的剖面图，图10(b)是进行导线键合以前的探头检查的探针接触到接触焊盘的探头检查区的图。
图11(a)～(c)是根据本发明的第4实施方式的半导体集成电路器件的主要部分，图11(a)～(c)是示意性示出具有2个单一总线、在各个总线上配置分别具有1个个的探头检查用区域和焊接用区域的接触焊盘(或仅焊接用区域的接触焊盘)、在各个总线上的大致中心处进行导线键合的IC芯片的一部分的简化平面图。
图12(a)及(b)是根据本发明的第5实施方式的半导体集成电路器件的主要部分，图12(a)及(b)是示意性示出具有2个单一总线、在各个总线上配置分别具有1个个的探头检查用区域和焊接用区域的接触焊盘(或仅焊接用区域的接触焊盘)、并沿着各个总线上的芯片周边进行导线键合的IC芯片的一部分的简化平面图。
图13是本发明的第6实施方式中的进行探头检查的检查系统(检测器)的概括说明图。
图14是从根据本发明的第6实施方式的探针板的上面看的探针和根据第4实施方式的应用例的半导体集成电路器件的主要部分，图14是具有2个单一的总线、在各个总线上配置分别具有1个个探头检查用区域和焊接用区域的接触焊盘、在各个总线上的大致中心处进行导线键合的IC芯片的简化平面图。
图15是从根据本发明的第6实施方式的探针板的上面看的探针和根据第4实施方式的另一应用例的半导体集成电路器件的主要部分，图15是具有2个单一总线、在各个总线上配置分别具有1个个探头检查用区域和焊接用区域的接触焊盘(或仅焊接用区域的接触焊盘)、并沿着各个总线上的芯片周边进行探针检测的IC芯片的简化平面图。
图16是用于说明根据现有例的半导体集成电路器件中的课题的剖面图，由于因导线键合产生的应力，(a)是示出接触焊盘正下方的层间绝缘膜大大变形的状态的图，(b)是示出在接触焊盘正下方的层间绝缘膜中发生裂缝的状态的图。
图17是示意性地示出现有技术中、在各个总线金属层上配置接触焊盘、包含在总线金属层上具有共通连接的配置的功率晶体管的IC芯片主要部分的简化平面图。
图18是表示现有技术中、芯片周边的焊盘布局的简化平面图。
图19是表示现有技术中、芯片周边的焊盘布局的示意性剖面图。
图20(a)是用于说明根据现有例的半导体集成电路器件中的课题的简化平面图，图20(b)是用于说明根据现有例的半导体集成电路器件中的课题的剖面图，由于因经过至少1次以上探针接触而产生的应力、(a)是表示在接触焊盘的表面存在探针痕的状态的图，(b)是表示在对应于(a)中XXb-XXb线的剖面图中，接触焊盘正下方的层间绝缘膜大大变形的状态的图。
符号说明
D1～D15、DN，漏电极用线金属层(第1层的总线)
S1～S15、SN，源电极用线金属层(第1层的总线)
X，连接源电极用线(第1层的总线)和源线(第2层的总线)的通孔
X1，连接源线(第2层的总线)和总线(第3层的总线)的通孔
Y，连接漏电极用线(第1层的总线)和漏线(第2层的总线)的通孔
Y1，连接漏线(第2层的总线)和总线(第3层的总线)的通孔
10a、10b，缝隙
11～16，源线金属层(第2层的总线)
21～26，漏线金属层(第2层的总线)
50，探针板
51，探头
52，探针
53，晶片吸盘
54，晶片
55，检查系统(检测器)
100，IC(集成电路)芯片
100A，有源元件(功率晶体管)
100B，有源元件(功率晶体管)
100C，有源元件(功率晶体管)
140、140C、141、142，总线(第3层)
150、150C、151、152，总线(第3层)
200a，探头检查用接触焊盘(探头检查用区域)
304，接触焊盘
304a，仅焊接用区域的接触焊盘，焊接用区域
306，焊接导线
307，引线框
911，p型硅基板
913，n型埋置区
917，n阱区
921，源/漏接触区
930，栅极氧化物
941，第1层间绝缘体层
942，第1通孔
944，第2层间绝缘体层
947，第3层间绝缘体层
950，第4层间绝缘体层
955，保护用覆盖层
956，开口部
961，焊球
972，翘曲
973，裂缝
a14，角部
具体实施方式
第1实施方式
下面，参照附图，说明根据本发明的第1实施方式的半导体集成电路器件及其制造方法。
图1示出了根据本发明的第1实施方式的半导体集成电路器件的一部分的简化平面图。
如图1的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100A。按照覆盖功率晶体管100A的源及漏区的方式，形成总线140～142和总线150～152。此外，总线140～142作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接，总线140～142的每一条总线都被缝隙10a等分分割。此外，总线150～152作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接，总线150～152的每一条总线都被缝隙10a等分分割。在总线140～142及总线150～152上，分别形成至少1个以上的接触焊盘304。相对于总线140～142设置1个外部引线框307(电源)的同时，还相对于总线150～152设置1个外部引线框307(电源)。设置各焊接导线306，以便连接引线框307和各接触焊盘304。
此外，包括在总线140～142及总线150～152上设置的、至少1个以上的接触焊盘304，接触焊盘304具有探头检查用区域200a和焊接用区域304a。
此外，如图1的平面图所示，在上述第1总线140～142及第2总线150～152中，在各自的周边部的上下左右形成缝隙10a。由此，能够在导线键合和检查时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
图2及图3是示意性地示出图1所示的总线140～142、150～152的与下侧的金属层的位置关系的平面图。而且，在图2及图3中，透视地示出各总线140～142、150～152，在图3中还透视地示出第2层的总线。
首先，如图2所示，在本实施方式中，在成为第3层的总线140～142、150～152的下侧，按照具有细长的横方向的线条状并且变成以固定的间距相互平行的方式，交替形成作为第2层的总线(第2金属层)的源线(第1金属图形)的金属层11、12、13、14、15、16和作为第2层的总线的漏线(第2金属图形)的金属层21、22、23、24、25、26。第3层的总线140～142通过填塞了金属的多个通孔X1，分别连接到作为第2层的总线的源线11及12、13及14、15及16，第3层的总线150～152通过填塞了金属的多个通孔Y1，分别连接到漏线21及22、23及24、25及26。
此外，如图3所示，在作为第2层的总线的源线及漏线的金属层11～16、21～26的下侧，按照在与这些第2层的总线正交的同时，还具有细长的纵方向的线条状并且变成以固定的间距相互平行的方式，交替形成作为第1层的总线(第1金属层)的源电极用线(第1金属图形)的金属层S1～S15和作为第1层的总线的漏电极用线(第2金属图形)的金属层D1～D15。第1层的总线源电极用线的金属层S1～S15通过填塞了金属的多个通孔X，分别电连接到作为第2层的总线的源线11～16，第1层的总线的漏电极用线的金属层D1～D15通过填塞了金属的多个通孔Y1，分别电连接到作为第2层的总线的漏线21～26。
而且，以上的图1～图3是主要用于说明在半导体基板上形成的第1层的总线～第3层的总线、通孔、接触焊盘及焊接导线的位置关系的图，使用图4、5所示的具体的例子说明在各总线之间形成的未图示的层间绝缘膜和开口部的其它的具体的结构。
图4是对应于图1的IV-IV线的剖面图，示出了根据第1实施方式的半导体集成电路器件的剖面结构的一部分中，对接触焊盘的导线键合区域的焊接。
如图4所示，在p型硅基板911上形成n型埋置区913、n型阱区917、源/漏接触区921、栅氧化物930及多晶硅·栅931。形成第1层间绝缘体层941以覆盖它们，在该第1层间绝缘体层941中，形成到达源/漏接触区921的第1通孔942。在第1层间绝缘体层941之上形成由金属层构成的源电极用线(第1层的总线)SN及漏电极用线(第1层的总线)DN，形成第2层间绝缘体层944以覆盖该源电极用线SN及漏电极用线DN，在该第2层间绝缘体层944中形成连接到源电极用线SN的第2通孔X。而且，虽然未图示，但在第2层间绝缘体层944中同样也形成连接到漏电极用线DN的通孔。在第2层间绝缘体层944之上形成由金属层构成的源线(第2层的总线)11(而且在未图示的剖面中同样地也形成漏线(第2层的总线))，形成覆盖该源线11及未图示的漏线的第3层间绝缘体层947，在该第3层间绝缘体层947中形成连接到源线11的第3通孔X1(而且，在未图示的剖面中同样地形成连接到漏线的通孔)。在第3层间绝缘体层947之上形成由金属层构成的第3层的总线140、150，在该第3层的总线140、150中设置缝隙10a(而且，设置在总线150中的缝隙没有图示)。形成覆盖总线140、150且具有开口部956的第4层间绝缘体层950。在开口部956中形成接触焊盘304，在第4层间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955，在接触焊盘304的焊接用区域304中形成焊球961及焊接导线306，焊接导线306被图示出。此外，接触焊盘304具有焊接用区304a和探头检查用区200a。
图5是对应于图1的IV-IV线的剖面图，示出了在根据第1实施方式的半导体集成电路器件的剖面结构的一部分中对接触焊盘304中的探头检查区200a的探测。
图5的下层与图4相同，在开口部956形成接触焊盘304，在第4层间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955，此外，在接触焊盘304中形成焊接用区域304a和探头检查用区域200a，图示出对探头检查用区域200a进行探测的探针52。
图6是与图1的平面图相对应的平面图，表示基于图5所示探测探针52的探针痕(而且，在探头检查区域200a内示出该探针痕)。
如图6所示，在功率晶体管100A正上方的各个接触焊盘304上具有焊接用区域304a和探头检查用区域200a，由于各个接触焊盘304上承受的应力，在焊接用区域304中，由于即使针对多次检查也不会因探测而残留探针痕，所以有可靠地进行导线键合的优点。
如上所述，由于具备在接触焊盘304中具有焊接区域304a和探头检查区域200a的结构，或邻接具有仅焊接用区域304a的接触焊盘配置探头检查用接触焊盘的结构，所以首先由于具有探头检查用的专用区域或专用接触焊盘，就能够从测量制造设备的制约中解放出来，而且由于具有焊接用的专用区域或专用接触焊盘，就提高了对于密接性的可靠性。
此外，通过设有源元件为功率晶体管，由于利用POE的功率晶体管元件的导通电阻的低电阻化成为可能，所以PWM驱动下的低功耗化是可能的。
并且，通过改变距芯片端(位于最附近的芯片边)的距离配置各接触焊盘304(参照图1或图6)，在探测或焊接时，由于能够避免与相邻的接触焊盘304的电接触，就能够应对焊盘间距的窄间距化。
此外还有，连接到功率晶体管的源的总线140～142及连接到漏的总线150～152，是被缝隙10a等分分割的功率晶体管的大尺寸的总线。而且，在这些总线140～142、150～152的每一个上连接1个接触焊盘304，在功率晶体管的正上方配备接触焊盘304。由此，大尺寸的总线的金属层的导线键合和检查时的探测时施加的应力所引起的压力由于被缝隙10a等分分割的总线的存在而被分散。因此，抑制在应力的影响大的大面积的金属层总线存在的情形下产生的翘曲的发生，能够减少施加在功率晶体管整体上的应力导致的压力。如此这样，防止在接触焊盘304的下部形成的最上层的总线的周边的翘曲的产生，能够防止在接触焊盘周边的绝缘膜中产生裂缝。其结果，半导体集成电路的可靠性提高。
如以上所说，根据本发明的第1实施方式，由于分散了施加在各有源元件上的机械的压力而提高了可靠性，由于具有探头检查用的专用区域就能够从测量制造设备的制约中解放出来，由于具有焊接用的专用区域就能够提高对于密接性的可靠性。而且采用POE的最上层由于没有下层制约，就能够进行重视可靠性的布图。
此外，由于能够使采用POE的功率晶体管元件的导通电阻低电阻化，所以PWM驱动下的低功耗化就成为可能。
而且，能够应对探测或焊接中的焊盘间距的窄间距化。
(第2实施方式)
下面，参照附图说明本发明的第2实施方式的半导体集成电路器件及其制造方法。
图7示出了本发明的第2实施方式的半导体集成电路器件的一部分的简化平面图。
如图7的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100A。按照覆盖功率晶体管100A的源及漏区的方式，形成总线140～142和总线150～152。此外，总线140～142作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接，总线140～142的每一条总线都被缝隙10a等分分割。此外，总线150～152作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接，总线150～152的每一条总线都被缝隙10a等分分割。在总线140～142及总线150～152上，分别形成1个的接触焊盘304。在相对于总线140～142设置1个外部引线框307(电源)的同时，还相对于总线150～152设置1个外部引线框307(电源)。设置各焊接导线306，以便连接引线框307和各接触焊盘304。
此外，接触焊盘304具有接触焊盘304具有探头检查用区域200a和焊接用区域304a。但是，图中朝向纸面位于最下段的接触焊盘304仅包括焊接用区域304a，相比于IC芯片的内部侧的142、152的总线，作为探头检查用区域的探头检查用接触焊盘200a通过布线被引出到IC芯片周边侧。
利用以上的结构，根据本发明的第2实施方式，除上述第1实施方式的效果外，还得到以下所示的效果。即，相比于IC芯片的内部侧142、152的总线，由于探头检查用接触焊盘200a通过布线向总线142、152的外部引出，与探头检查用接触焊盘200a(探头检查用区域200a)相对于芯片边在直线上配置成一列的情形相比(例如参照图1)，由于没有探针的针头的针径所引起的制约，所以就能够应对探测中的焊盘间距的窄间距化。
(第3实施方式)
下面，参照附图说明本发明的第3实施方式的半导体集成电路器件及其制造方法。
图8(a)及(b)示出了本发明的第3实施方式的半导体集成电路器件的一部分的简化平面图。
如图8(a)的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100A。按照覆盖功率晶体管100A的源及漏区的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个的接触焊盘304。此外，接触焊盘304具有焊接用区域304a和探头检查用区域200a。相对于第1总线140及第2总线150，设置1个外部引线框307(电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘304。
此外，如图8(a)的平面图所示，在上述第1总线140及第2总线150中，在各自的周边部的上下左右形成缝隙10b。由此，能够在导线键合和检查时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
如图8(b)的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100A。按照覆盖功率晶体管100A的源及漏区的方式，形成单一的第1总线140和单一的第2总线150，。此外，第1总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成3个的接触焊盘304。此外，各总线140及150的中心部的接触焊盘304具有焊接用区域304a和探头检查用区域200a。相对于第1总线140及第2总线150，设置1个外部引线框307(电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘304。
此外，如图8(b)的平面图所示，在上述第1总线140及第2总线150中，在各自的周边部的上下左右形成缝隙10b。由此，能够在导线键合和检查时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
接着，先说明上述图8(a)及(b)所示的半导体集成电路器件中的作为最上层的金属层的总线和在其下侧设置的2个金属层的位置关系。
图9是示意性地表示图8(a)所示的总线140、150的与下侧的金属层的位置关系的平面图。而且，在图9中，透视地示出各总线140、150。而且，下面虽然以图8(a)及(b)中的图8(a)所示的半导体集成电路器件的情形为例进行说明，但图8(b)所示的半导体集成电路器件的情形也相同。
首先，如图9所示，在本实施方式中，在成为第3层的总线140、150的下侧，按照具有细长的横方向的线条状并且变成以固定的间距相互平行的方式，交替形成作为第2层的总线(第2金属层)的源线(第1金属图形)的金属层11、12、13、14、15、16和作为第2层的总线的漏线(第2金属图形)的金属层21、22、23、24、25、26。第3层的总线140通过填塞了金属的多个通孔X1，分别连接到作为第2层的总线的源线11及12、13及14、15及16，第3层的总线150通过填塞了金属的多个通孔Y1，分别连接到漏线21及22、23及24、25及26。
而且，关于第2层的总线和第1层的总线的位置关系，仅上述的图3中示的最上层的总线的位置不同，基本上相同，所以省略其说明。
而且，以上的图8(a)及(b)以及图9是主要用于说明在半导体基板上形成的第1层的总线～第3层的总线、通孔、接触焊盘及焊接导线的位置关系的图，使用图10(a)及(b)所示的具体的例子说明在各总线之间形成的未图示的层间绝缘膜和开口部的其它的具体的结构。
图10(a)是对应于图8(b)的Xa-Xa线的剖面图，示出了关于第3实施方式的半导体集成电路器件的剖面结构的一部分。而且，虽然没有特别地说明图8(a)所示的半导体集成电路器件的剖面结构，但基于关于图10(a)的下述说明是能够容易推测到。
如图10(a)所示，在p型硅基板911上形成n型埋置区913、n型阱区917、源/漏接触区921、栅氧化物930及多晶硅·栅931。形成第1层间绝缘体层941以覆盖它们，在该第1层间绝缘体层941中，形成到达源/漏接触区921的第1通孔942。在第1层间绝缘体层941之上形成由金属层构成的源电极用线(第1层的总线)SN及漏电极用线(第1层的总线)DN，形成第2层间绝缘体层944以覆盖该源电极用线SN及漏电极用线DN，在该第2层间绝缘体层944中形成连接到源电极用线SN的第2通孔X。而且，虽然未图示，但在第2层间绝缘体层944中同样也形成连接到漏电极用线DN的通孔。在第2层间绝缘体层944之上形成由金属层构成的源线(第2层的总线)11(而且在未图示的剖面中同样地也形成漏线(第2层的总线))，形成覆盖该源线11及未图示的漏线的第3层间绝缘体层947，在该第3层间绝缘体层947中形成连接到源线11的第3通孔X1(而且，在未图示的剖面中同样地形成连接到漏线的通孔)。在第3层间绝缘体层947之上形成由金属层构成的第3层的总线140、150，在该第3层的总线140、150中设置缝隙10b(而且，设置在总线140、150中的缝隙没有图示)。形成覆盖总线140、150且具有开口部956的第4层间绝缘体层950。在开口部956中形成接触焊盘304，在第4层间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955，在接触焊盘304的焊接用区域304中形成焊球961及焊接导线306。
此外，图10(b)是对应于图8(b)的Xb-Xb线的剖面图，示出了在根据第3实施方式的半导体集成电路器件的剖面结构的一部分中对接触焊盘304中的探头检查区200a的探测的剖面。
图10(b)的下层与图10(a)相同，在开口部956形成接触焊盘304，在第4层间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955，在接触焊盘304中形成探头检查用区域200a，图示出进行探测的探针52。
在此，作为图8(a)所示的半导体集成电路器件和图8(b)所示的半导体集成电路期间不同点是在图8(b)中，在单一的第1总线140及单一的第2总线150上连接多个焊接用的接触焊盘304。根据图8(b)的结构，能够增加焊接导线306的条数，提高电流容许值。由此，失去功率晶体管的大电流化下的焊接导线306的制约，削减功率晶体管的所有电阻中的焊接导线306的电阻成分，在实现功率晶体管的低电阻化的同时，还能够进一步提高作为整体的功率晶体管的电流容许值。
此外，作为图8(b)所示的半导体集成电路器件和图1所示的半导体集成电路器件的不同在于，图8(b)中第1总线140及第2总线150是单一的总线的结构，由于在各个总线上接触焊盘304的探头检查用区域200a有1个就可以，所以，在探头检查中的探测下，能够缓和有关功率晶体管的焊盘间距。
此外还有，如比较图8(b)所示的半导体集成电路器件和现有例的图17所示的半导体集成电路器件时可以看出的，在现有例中没有设计功率晶体管中的最上层的总线的结构，但在图8(b)所示的本实施方式的半导体集成电路器件中的最上层的总线140、150中，在其周边部设置缝隙10b。由于此结构的不同，本实施方式的半导体集成电路器件，由于借助于缝隙10b分散导线键合或检查时的探测时所施加的应力，所以就能够起到现有例中得不到的、抑制在接触焊盘304的下部形成的最上层的总线的周边处产生翘曲，能够防止在接触焊盘304的绝缘膜中产生裂缝的效果。其结果，能够实现半导体集成电路的可靠性的提高。
而且，在以上，作为图(a)及(b)所示的半导体集成电路器件，说明了在周边部的上下及左右设置第1总线140及第2总线150上的缝隙10b的情形，虽然没有特别地图示，但也可以在周边部的上下或左右的任意一方设置缝隙10b的结构。即使此情况下，也可以借助于缝隙10b分散导线键合和检查时的探测时所施加的应力。如上所述，通过在第1总线140及第2总线的每一个中形成至少一个以上的缝隙，由于能够分散施加在各功率晶体管元件上的机械的压力，所以提高了可靠性。
如以上所说明的，根据本发明的第3实施方式，特别地，由于分散施加在各有源元件上的机械的压力，所以提高了可靠性。此外，由于具有探头检查用的专用区域就能够从测量设备的制约中解放出来，同时由于具有焊接用的专用区域就可以提高对于密接性的可靠性。而且，采用POE的最上层由于没有下层制约，就能够进行重视可靠性的布图。
此外，由于采用POE的功率晶体管元件的导通电阻的低电阻化成为可能，所以PWM驱动下的低功耗化是可能的。
而且，能够应对探测或焊接中的焊盘间距的窄间距化。
此外，通过在最上层的总线上设置缝隙，由于能够吸收焊接工序或探头检查中的应力，所以能够防止宽幅的最上层的总线的翘曲的发生，能够防止在接触焊盘周边产生裂缝。由此，能够在各有源元件正上方配置接触焊盘，能够实现高可靠性的半导体集成电路器件。
而且，由于在有源元件的正上方配置电力提供接触焊盘，就能够节约贵重的硅资产。由于减少了在电路设计整体中消耗的硅面积，就能够削减IC芯片的成本。即，能够实现IC的省芯片面积化和IC的低成本化。
(第4实施方式)
下面，参照附图说明本发明的第4实施方式的半导体集成电路器件及其制造方法。
图11(a)～(c)示出了本发明的第4实施方式的半导体集成电路器件的一部分的简化平面图。
如图11(a)及图11(b)的平面图所示，作为有源元件，形成被分离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏区的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个的接触焊盘304。相对于第1总线140及第2总线150，设置1个外部引线框307(电源)，设置各焊接导线306，以连接该引线框307和各接触焊盘304。在第1总线140及第2总线150中，将接触焊盘304配置在第1总线140及第2总线150的各自的中心部附近。在第1总线140及第2总线150上分别设置的1个接触焊盘304具有焊接用区域304a和探头检查用区域200a。
在此，说明了图11(a)的IV-IV线的剖面结构，该剖面结构与上述图4及图5的剖面结构相同。而且，虽然没有特别地说明图11(b)所示的半导体集成电路器件的剖面结构，但对于图4及图5中没有示出的下部结构而言，基于上述第1实施方式的说明是能够容易推测到的，所以省略其说明。
利用以上的结构，首先能够在导线键合和检查时的探测下，分散、缓和因施加在接触焊盘304上的负载而产生的应力。
此外，图11(a)及(b)，以及后述的图11(c)所示的功率晶体管100B与上述的图1的功率晶体管100A相比较，实施了小尺寸化，因此，由于总线的尺寸也变小，就能够进一步减少应力引起的翘曲的影响。
此外，图11(a)及(b)，以及后述的图11(c)所示的第1总线140及第2总线150的形状，由于平行于芯片端(位于最附近的位置的芯片边)的边为短边，正交于芯片端的边为长边，所以能够应对探测或焊接中的焊盘间距的窄间距化，芯片紧缩和省芯片面积化是可能的。
此外，图11(a)和图11(b)的结构的差别是接触焊盘304中的探头检查用区域200a的配置不同，相比于图11(a)的结构，图11(b)的结构为对于具有纵长的形状的功率晶体管，能够应对探测中的焊盘间距的窄间距化的结构。
如图11(c)的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏区的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框307(电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘304。在第1总线140上设置的接触焊盘304仅由焊接用区域304a构成，相比于焊接用区域304a在芯片更周边侧配置成为探头检查用区域的探头检查用接触焊盘200a。此外，在第2总线150上设置的接触焊盘304具有焊接用区域304a和探头检查用区域200a，相比于焊接用区域304a，在芯片更周边侧配置探头检查用区域200a。
即，通过以阵列状且相对于一方向交替配置探头检查用区域200a或探头检查用接触焊盘200a，就能够应对探测中的焊盘间距的进一步窄间距化。
如以上所说明的，根据本发明的第4实施方式，由于分散施加在各有源元件上的机械的压力所以提高可靠性。此外，由于具有探头检查用的专用区域就能够从测量制造设备的制约中解放出来，同时由于具有焊接用的专用区域就能够提高相对于密接性的可靠性。而且采用POE的最上层由于没有下层制约，就能够进行重视可靠性的布图。
此外，由于使采用POE的功率晶体管元件的导通电阻的低电阻化成为可能，所以PWM驱动下的低功耗化是可能的。
而且，能够应对探测或焊接中的焊盘间距的窄间距化，芯片紧缩和省芯片面积化是可能的。
(第5实施方式)
下面，参照附图说明本发明的第5实施方式的半导体集成电路器件及其制造方法。
图12(a)及(b)示出了本发明的第5实施方式的半导体集成电路器件的一部分的简化平面图。
如图12(a)的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏区的方式形成单一的第1总线140和单一的第2总线150。此外，第1总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框307(电源)，设置各焊接导线306，以连接该引线框307和各接触焊盘304。各接触焊盘304具有焊接用区域304a和探头检查用区域200a，相比于焊接用区域304a，在芯片更内部侧配置探头检查用区域200a。
而且，图12(a)的功率晶体管100B与上述的图1的功率晶体管100A相比较，实施了小尺寸化，因此，由于总线的尺寸也变小，就能够进一步减少应力引起的翘曲的影响。
即，由于接触焊盘304具有焊接用区域304a和探头检查用区域200a，所以在导线键合和检查时的探测下，能够分散、缓和因施加在接触焊盘304上的负载而产生的应力。
如图12(b)的平面图所示，在IC芯片100内，作为有源元件，形成被分离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏区的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框307(电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘304。在第1总线140上设置的接触焊盘304具有焊接用区域304a和探头检查用区域200a，相比于焊接用区域304a，在芯片更内部侧配置探头检查用区域200a。此外，在第2总线150上设置的接触焊盘304仅由焊接用区域304a构成，相比于焊接用区域304a，在芯片更周边侧配置成为探头检查用区域的探头检查用接触焊盘200a。
即，通过以阵列状且相对于一方向交替配置探头检查用区域200a或探头检查用接触焊盘200a，就能够应对探测中的焊盘间距的进一步窄间距化。
在此，作为图11(a)～(c)所示半导体集成电路器件和图12(a)及(b)所示的半导体集成电路器件的不同在于，在图12(a)及(b)中，相比于探头检查用区域200a(或探头检查用接触焊盘200a)，在芯片更周边侧配置焊接用区域304a(或仅具有焊接用区域的接触焊盘304)。
然而，相比于功率晶体管本身的导通电阻，因导线长引起的电阻成分占功率晶体管的总电阻值的比例大时，通过缩短导线长，就能够减小功率晶体管的总电阻值，PWM驱动下的低功耗化是可能的。
利用以上的结构，根据本发明的第5实施方式，除上述第4实施方式的效果外，能够得到以下所示的效果。即，通过相比于探头检查用区域200a(或探头检查用接触焊盘200a)，在芯片更周边侧配置焊接用区域304a(或仅具有焊接用区域的接触焊盘304)，由于导线长变短，所以导线电阻的低电阻化的低功耗化是可能的。
(第6实施方式)
下面参照附图说明本发明的第6实施方式的半导体集成电路器件及其制造方法。
图13是在半导体集成电路器件的制造时实施的晶片的检查工序中，进行探头检查的检查系统(检测器)的概括说明图。
在切割前的晶片54的阶段，IC芯片接受检查系统(检测器)55的检查。为了检查晶片吸盘53上的晶片54，为了将检查系统(检测器)连接到形成有IC芯片的晶片54上，可使用探针板50。探针板50，在一侧的面上具备多个探头51，在此探头51的前端安装有探针52。将探针52与在晶片54上制造的IC芯片的各焊接用接触焊盘接触。利用检查系统(检测器)55检查通过探针52接触的IC芯片的电气特性。
图14示出了从上述探针板的上面看的探针和上述第4实施方式的应用例的半导体集成电路器件的主要部分，具体地，图14是具有2个单一的总线、在各个总线上配置分别具有1个个探头检查用区域和焊接用区域的接触焊盘、在各个总线上的大致中心处进行导线键合的IC芯片的简化平面图。
如图14所示，配置2组图11(a)所示的IC芯片的功率晶体管100B，配置控制功率晶体管100B的ON/OFF等的控制电路或、包含保护电路等的控制电路部、和大致包围芯片周边的接触焊盘304，该接触焊盘304分别具有探头检查用区域200a和焊接用区域304a。
而且，作为已经记述的内容，图14示出了在晶片上形成的各IC芯片，为了便于判别特征，用图像记载了探针朝向IC芯片的原点的方向进行安装，而不限定芯片整体的比例尺、功率晶体管或控制电路部的尺寸、多通道对应的功率晶体管的输出通道数、功率晶体管的排列段数等。
如图14所示，在考虑低导通电阻的多通道对应的功率晶体管的布图中，配置多个功率晶体管，为了在此功率晶体管上排列多个接触焊盘，在制作测试用探针板的时候，相对于IC芯片的芯片边在直线上排列的接触焊盘304内，相比于与功率晶体管邻接的角部a14的接触焊盘304等，由于探针52的针头部分的针径的制约(例如60～70μm)，相邻的探针52彼此产生电接触，就会产生窄焊盘间距化变困难这样的问题。
另一方面，图15示出了从探针板的上面看的探针和上述第4实施方式的另一应用例的半导体集成电路器件的主要部分，具体地，图15是具有2个单一总线、在各个总线上配置分别具有1个个探头检查用区域和焊接用区域的接触焊盘、并沿着各个总线上的芯片周边进行探针检测的IC芯片的简化平面图。
如比较图14和图15的结构所表明的，在图15中，以阵列状并且相对一方向交替配置各探头检查用区域200a或各探头检查用接触焊盘200a。
利用以上的结构，根据本发明的第6实施方式，除上述第1～第5实施方式的效果外，还具有以下所示的效果。即，通过以阵列状并且相对一方向交替配置各探头检查用区域200a或各探头检查用接触焊盘200a，就能够避免相邻的探针彼此的电接触，因此能够应对探测中的焊盘间距的窄间距化。
本发明不是限定地解释上述各实施方式中的说明。对例示出的实施方式的各种修正及组合与本发明的其它的实施方式都是可能的，通过参照本发明同业人员自明。作为一例，本发明通常涵盖了包含位于有源元件之上的接触焊盘、选择这些接触焊盘的位置以便提供向接触焊盘下的有源的部件的电力的控制和分配的半导体集成电路器件。此外，作为另一个例子，本发明涵盖了包含位于有源元件之上的接触焊盘、配置这些接触焊盘，以便使选择出的1个接触焊盘和对应于可提供电力的1个或多个接触焊盘的有源的部件之间的电力分配的距离最小化的半导体IC。因此，添加的专利权利要求范围是包含所有这样的修正及实施方式的。
工业上的可利用性
本发明的半导体集成电路器件及其制造方法，活用器件正上方的接触焊盘技术，通过设计在有源电路区域部分的正上方实施导线键合的功率集成电路的布图，所以在电源、电机驱动器、音频放大器、或多通道驱动器等的基于半导体电子部件的性能方面，有助于低功耗化及可靠性提高的兼容。因此，由于本发明，在制造方面活用现有的设备，所以以低成本就容易实现，对于低价、高品位且高性能的功率集成电路而言，非常有用。

Claims (13)

1、一种半导体集成电路器件，其特征在于，包括：
在半导体基板上形成的集成化的有源元件，
在上述有源元件之上形成的层间绝缘膜，
在上述层间绝缘膜中由在上述有源元件的正上方形成的第1金属层构成的、作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形，
由上述第1金属层构成的、作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形，
在上述层间绝缘膜中由在上述第1金属层的正上方形成的第2金属层构成的、与上述至少1个以上的第1金属图形电连接的第1总线，
由上述第2金属层构成的、与上述至少1个以上的第2金属图形电连接的第2总线，以及
设置在上述第1总线及上述第2总线上的、至少1个以上的接触焊盘；
上述接触焊盘具有探头检查用区域和焊接用区域。
2、一种半导体集成电路器件，其特征在于，包括：
在半导体基板上形成的集成化的有源元件，
在上述有源元件之上形成的层间绝缘膜，
在上述层间绝缘膜中由在上述有源元件的正上方形成的第1金属层构成的、作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形，
由上述第1金属层构成的、作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形，
在上述层间绝缘膜中由在上述第1金属层的正上方形成的第2金属层构成的、与上述至少1个以上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的第1总线，
由上述第2金属层构成的、与上述至少1个以上的第2金属图形电连接的至少1个以上的第2总线，
分别设置在上述第1总线及第2总线上的、由探头检查用区域构成的至少1个以上的探头检查用接触焊盘，以及
分别设置在上述第1总线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触焊盘。
3、根据权利要求2所述的半导体集成电路器件，其特征在于，
邻接上述焊接用接触焊盘而配置上述探头检查用接触焊盘。
4、根据权利要求2所述的半导体集成电路器件，其特征在于，
利用上述第1总线及上述第2总线的分别向外部的布线，引出并配置上述探头检查用接触焊盘。
5、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
上述有源元件是功率晶体管。
6、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
彼此相邻的上述探头检查区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的焊接用区域被配置成距位于附近位置处的芯片边的距离不同。
7、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
在各个上述第1总线及上述第2总线中形成至少1个以上的缝隙。
8、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
各个上述第1总线及上述第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与正交于上述芯片边的芯片边平行的边为长边的长方形状。
9、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
上述探头检查用区域，相比于上述焊接用区域被配置在芯片周边侧。
10、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
上述焊接用区域，相比于上述探头检查用区域被配置在芯片周边侧。
11、根据权利要求1或2所述的半导体集成电路器件，其特征在于，
设置多个上述探头检查用区域，以使它们以阵列状并且相对一方向交替配置。
12、一种半导体集成电路器件的制造方法，其特征在于，包括：
在半导体基板上形成集成化的有源元件的工序；
在上述有源元件之上形成第1层间绝缘膜的工序；
在上述有源元件的正上方隔着上述第1层间绝缘膜堆积第1金属层后，通过构图该第1金属层，形成作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形及作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形的工序；
在上述第1层间绝缘膜之上，按照覆盖上述至少1个以上的第1金属图形及上述至少1个以上的第2金属图形的方式形成第2层间绝缘膜的工序；
在上述第1金属层的正上方隔着上述第2层间绝缘膜堆积第2金属层后，通过构图该第2金属层，形成与上述至少1个以上的第1金属图形电连接的至少1个以上的第1总线及与上述至少1个以上的第2金属图形电连接的至少1个以上的第2总线的工序；
在上述第2层间绝缘膜之上，按照覆盖上述第1总线及上述第2总线的方式形成第3层间绝缘膜的工序；
在上述第3层间绝缘膜中分别形成上述至少1个以上的开口部以使上述第1总线及上述第2总线分别露出的工序；
在各个上述开口部中露出的上述第1总线及上述第2总线上设置具有探头检查用区域和焊接用区域的至少1个以上的接触焊盘，或设置由探头检查用区域构成的探头检查用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序；以及
在上述焊接用区域中安装至少1个以上的连接构件的工序。
13、根据权利要求12所述的半导体集成电路器件的制造方法，其特征在于，
构图上述第2金属层的工序包含在上述第1总线及第2总线上分别形成至少1个以上的缝隙的工序。
CNA2008100820151A 2007-02-28 2008-02-28 半导体集成电路器件及其制造方法 Pending CN101339946A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007049211A JP2008218442A (ja) 2007-02-28 2007-02-28 半導体集積回路装置及びその製造方法
JP2007049211 2007-02-28

Publications (1)

Publication Number Publication Date
CN101339946A true CN101339946A (zh) 2009-01-07

Family

ID=39714955

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100820151A Pending CN101339946A (zh) 2007-02-28 2008-02-28 半导体集成电路器件及其制造方法

Country Status (3)

Country Link
US (1) US7687900B2 (zh)
JP (1) JP2008218442A (zh)
CN (1) CN101339946A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347314A (zh) * 2010-07-23 2012-02-08 株式会社捷太格特 电动马达驱动用半导体元件
CN101894828B (zh) * 2009-05-19 2012-02-15 日月光半导体制造股份有限公司 具有测试焊垫的硅晶圆及其测试方法
CN107946203A (zh) * 2012-07-13 2018-04-20 瑞萨电子株式会社 制造半导体器件的方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5054359B2 (ja) * 2006-12-01 2012-10-24 パナソニック株式会社 半導体集積回路及びその製造方法
US8896587B2 (en) * 2008-03-31 2014-11-25 Sharp Kabushiki Kaisha Surface-emitting display device
US8115320B2 (en) * 2008-05-29 2012-02-14 United Microelectronics Corp. Bond pad structure located over active circuit structure
KR20100110613A (ko) * 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US8115321B2 (en) * 2009-04-30 2012-02-14 Lsi Corporation Separate probe and bond regions of an integrated circuit
US8513966B2 (en) * 2010-08-11 2013-08-20 Intel Corporation Probes formed from semiconductor region vias
DE102011004106A1 (de) * 2010-12-28 2012-06-28 Robert Bosch Gmbh Leiterplatte, Verfahren zum Herstellen einer Leiterplatte und Prüfvorrichtung zum Prüfen einer Leiterplatte
JP5580230B2 (ja) * 2011-02-28 2014-08-27 パナソニック株式会社 半導体装置
JP2013206905A (ja) 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
KR102011434B1 (ko) 2013-03-20 2019-08-19 삼성디스플레이 주식회사 터치 스크린 패널
US9269642B2 (en) * 2013-06-12 2016-02-23 Globalfoundries Inc. Methods for testing integrated circuits of wafer and testing structures for integrated circuits
KR102179035B1 (ko) * 2014-03-07 2020-11-16 삼성전자주식회사 반도체 장치
US11514288B2 (en) * 2014-08-10 2022-11-29 Amatech Group Limited Contactless metal card constructions
JP2017045910A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6767789B2 (ja) * 2016-06-29 2020-10-14 ローム株式会社 半導体装置
US10191121B2 (en) * 2017-05-31 2019-01-29 Quanta Computer Inc. System and method for voltage regulator self-burn-in test
JP2019169639A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108387831B (zh) * 2018-06-04 2024-01-26 华北电力大学 一种3000a半导体器件的功率循环试验系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2867488B2 (ja) * 1989-11-07 1999-03-08 セイコーエプソン株式会社 半導体装置
JPH05226405A (ja) * 1992-02-14 1993-09-03 Toshiba Corp 半導体装置
JP2974022B1 (ja) 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP3843624B2 (ja) 1998-11-27 2006-11-08 松下電器産業株式会社 半導体集積回路装置及び半導体集積回路装置の組立方法
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
ATE387012T1 (de) * 2000-07-27 2008-03-15 Texas Instruments Inc Kontaktierungsstruktur einer integrierten leistungsschaltung
JP2002090422A (ja) * 2000-09-13 2002-03-27 Toshiba Corp 半導体装置及びその製造方法
JP2002280428A (ja) * 2001-03-21 2002-09-27 Hitachi Ltd 半導体装置の製造方法
US6921979B2 (en) * 2002-03-13 2005-07-26 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6972464B2 (en) * 2002-10-08 2005-12-06 Great Wall Semiconductor Corporation Power MOSFET
JP4232584B2 (ja) * 2002-10-15 2009-03-04 株式会社デンソー 半導体装置
JP2004266012A (ja) * 2003-02-28 2004-09-24 Canon Inc 半導体装置
JP3725527B2 (ja) 2003-06-05 2005-12-14 松下電器産業株式会社 半導体装置
US7667316B2 (en) * 2006-10-31 2010-02-23 Panasonic Corporation Semiconductor integrated circuit and method for manufacturing the same
JP5054359B2 (ja) * 2006-12-01 2012-10-24 パナソニック株式会社 半導体集積回路及びその製造方法
JP4814770B2 (ja) * 2006-12-01 2011-11-16 パナソニック株式会社 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894828B (zh) * 2009-05-19 2012-02-15 日月光半导体制造股份有限公司 具有测试焊垫的硅晶圆及其测试方法
CN102347314A (zh) * 2010-07-23 2012-02-08 株式会社捷太格特 电动马达驱动用半导体元件
CN102347314B (zh) * 2010-07-23 2015-11-25 株式会社捷太格特 电动马达驱动用半导体元件
CN107946203A (zh) * 2012-07-13 2018-04-20 瑞萨电子株式会社 制造半导体器件的方法

Also Published As

Publication number Publication date
US20080203577A1 (en) 2008-08-28
JP2008218442A (ja) 2008-09-18
US7687900B2 (en) 2010-03-30

Similar Documents

Publication Publication Date Title
CN101339946A (zh) 半导体集成电路器件及其制造方法
CN100365809C (zh) 半导体装置
TWI730028B (zh) 半導體裝置及其製造方法
US8304857B2 (en) Semiconductor device
CN101911284B (zh) 半导体器件及其制造方法
CN100517681C (zh) 具有内部端互连线的封装板和采用该封装板的半导体封装
US7709947B2 (en) Semiconductor device having semiconductor element with back electrode on insulating substrate
KR20070088688A (ko) 반도체 장치 및 그 장착 구조물
US20110215481A1 (en) Semiconductor device
CN101192608A (zh) 半导体集成电路及其制作方法
CN110957329B (zh) 显示模组及显示模组的制作方法
US7335992B2 (en) Semiconductor apparatus with improved yield
JP2018166171A (ja) 半導体装置の製造方法、半導体装置および半導体装置の検査装置
JP4814770B2 (ja) 半導体集積回路
US7638886B2 (en) Semiconductor device and semiconductor chip
US8766423B2 (en) Semiconductor device and stacked semiconductor device
US8717059B2 (en) Die having wire bond alignment sensing structures
JP2007226001A (ja) 電気光学装置
JP2005303279A (ja) 半導体装置
CN100521186C (zh) 半导体器件
US7999256B2 (en) Semiconductor device
US20070090526A1 (en) Semiconductor device that attains a high integration
JPS62183134A (ja) 半導体装置
JP4221019B2 (ja) 半導体装置
JP2006148001A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090107